CN107039301A - 测试架构、测试系统及在晶圆级测试半导体装置的方法 - Google Patents

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Abstract

公开了测试架构、测试系统及在晶圆级测试半导体装置的方法。从具有测试架构的晶圆制造半导体芯片的方法包括：在晶圆上形成多个裸片，多个裸片中每一个都包括半导体装置，形成通常耦合至裸片的至少两个共用焊盘，这至少两个共用焊盘在划片通道中形成，划片通道将裸片彼此划分，以及使用至少两个共用焊盘同时在晶圆级测试半导体装置。

Description

测试架构、测试系统及在晶圆级测试半导体装置的方法
相关申请的交叉引用
本专利申请要求于2015年12月14日向韩国知识产权局提交的第10-2015-0177919号韩国专利申请的优先权权益，其全部内容通过引用并入本文。
技术领域
示例性实施方式涉及半导体装置，更具体地，涉及半导体装置的测试架构、测试系统以及在晶圆级测试半导体装置的方法。
相关技术讨论
一般而言，形成在由例如硅形成的半导体衬底上的半导体装置通过一系列单元工艺形成，包括薄膜堆叠工艺、杂质掺杂工艺、用于图案化薄膜的光刻工艺以及刻蚀工艺。为了确定每个单元工艺是否已精确执行以适应设计，每当单元工艺完成时就检测所制造的包括晶体管、电容器、电阻器、电感器等的半导体装置的故障或者评估其参数特性。
当在晶圆级半导体装置上执行测试时，在形成有多个半导体装置的晶圆上执行测试，执行晶圆级测试所需要的测试时间随晶圆上形成的半导体装置的数量增加而增加。
发明内容
一些示例性实施方式可提供半导体装置的测试架构，能够减少用于测试晶圆上的半导体装置所需的时间。
一些示例性实施方式可提供测试系统，能够减少用于测试晶圆上的半导体装置所需的时间。
一些示例性实施方式可提供在晶圆级测试半导体装置的方法，能够减少用于测试晶圆上的半导体装置所需的时间。
根据一些示例性实施方式，公开了由具有测试架构的晶圆制造半导体芯片的方法。方法包括在晶圆上形成多个裸片，多个裸片中的每个都包括半导体装置。方法还包括形成共同耦合至裸片的至少两个共用焊盘，至少两个共用焊盘形成在划片通道中，划片通道将裸片关于彼此区分开来。方法还包括使用至少两个共用焊盘同时在晶圆级测试半导体装置。
根据一些示例性实施方式，制造半导体芯片的方法包括：提供包括多个裸片的晶圆，裸片包括用于形成半导体芯片的第一裸片，在多个裸片之间的划片区域中形成多个测试焊盘；形成连接至多个测试焊盘的多个测试电路；使用多个测试焊盘和多个测试电路同时测试多个裸片；以及通过沿划片区域切割来将裸片彼此分离。多个测试焊盘和/或多个测试电路的至少一部分在分离期间被移除并且不包括在分离的裸片中。
根据一些示例性实施方式，在晶圆级测试在晶圆上形成的各裸片中形成的分开的半导体装置的方法包括：通过多个共用焊盘和分别连接至共用焊盘的多个输入缓冲器从外部测试设备共同传递测试操作信号至半导体装置，并通过至少一个输入缓冲器和至少一个共用焊盘从半导体装置提供测试结果信号至自动测试设备，响应于测试操作信号的测试图案信号。共用焊盘形成在将裸片关于彼此区分开的划片通道中，并且共用焊盘共同连接至裸片。
因此，因为使用在划片通道中形成的共用焊盘将测试操作信号同时施加至裸片，当在晶圆中形成的裸片的数量增加时可防止或减少测试所需时间的增加。
附图说明
从参照附图的以下详细描述中将更清楚地理解说明性的、非限制性的示例性实施方式。
图1是其上形成多个半导体装置的晶圆W的示意平面图。
图2是根据示例性实施方式的图1的部分10的放大平面图。
图3是示出根据示例性实施方式的图2的晶圆中的裸片之一的框图。
图4示出了根据示例性实施方式的图3中的第一输入缓冲器的配置。
图5示出了根据示例性实施方式的图4的裸片中的开关信号发生器。
图6是示出根据示例性实施方式的图3的裸片中的半导体装置的框图。
图7是根据示例性实施方式的图1的部分的另一放大平面图。
图8示出了根据示例性实施方式的图7中的数据缓冲器的配置。
图9是根据示例性实施方式的示出图8的数据缓冲器的操作的时间图。
图10是根据示例性实施方式的图1的部分的另一放大平面图。
图11示出了根据示例性实施方式的图10中的装置之一的配置。
图12示出了根据示例性实施方式的图10中的装置之一的配置。
图13是根据示例性实施方式的示出在晶圆级测试半导体装置的方法的流程图。
图14是根据示例性实施方式的示出测试系统的框图。
图15详细示出了测试系统。
图16根据示例性实施方式详细示出了在图15的测试系统中的探针卡。
图17是示出制作根据示例性实施方式的半导体封装的方法的流程图。
图18是示出根据示例性实施方式的半导体晶圆的平面图。
图19是示出在根据示例性实施方式的半导体晶圆上形成的裸片的截面图。
图20和图21是示出制作根据示例性实施方式的半导体封装的方法的透视图。
图22是示出通过制作根据示例性实施方式的半导体封装的方法形成的半导体封装的截面图。
具体实施方式
下文中将参照其中示出了一些示例性实施方式的附图更充分地描述多个示例性实施方式。然而，本公开可以许多不同形式体现并且不应被理解为限于本文所述的示例性实施方式。这些示例性实施方式仅为-示例-并且许多实施和变化可能不需要本文所提供的细节。还应强调的是，本公开提供了可选示例的细节，但这样列出的选择不是详尽的。此外，在多个示例之间的细节的任何一致性不应看做需要这样的细节——列出用于本文所述的每一特征的每一可能的变化是不可行的。应在确定本公开的要求中引用权利要求的语言。在附图中，为清楚起见，层和区域的大小及相对大小可进行夸张。相同的数字自始至终指的是相同的要素。
将会理解的是，尽管术语第一、第二、第三等可在本文中用于描述多个元件、组件、区域、层和/或段，但这些元件、组件、区域、层和/或段不应被这些术语限制。除非上下文另有指示，这些术语仅用于将一个元件、组件、区域、层或段与另一元件、组件、区域、层或段区分开，例如命名约定。因此，以下在本说明书的一个部分中讨论的第一元件、第一组件、第一区域、第一层或第一段能够在本说明书的另一部分中或在权利要求中称作第二元件、第二组件、第二区域、第二层或第二段而不背离本发明的教导。另外，在某些情况下，即使术语不使用“第一”、“第二”等进行描述，在本说明书中，仍可在权利要求中称为“第一”或“第二”以互相区分不同的要求的要素。
将会理解的是，当元件称为“连接”或“耦合”至另一元件或“在”另一元件上时，其能够直接连接或耦合至另一元件或在另一元件上或可存在介于中间的元件。相反，当元件称为“直接连接”或“直接耦合”至另一元件时，或者“接触”另一元件或“与另一元件接触”时，则不存在介于中间的元件。用于描述元件之间的关系的其他语言应以同样的方式理解(例如“介于……之间”相对“直接介于……之间”、“相邻”相对“直接相邻”等)。
如本文中所使用，描述为“电连接”的物品被配置为使电信号能够从一个物品传递至另一个物品。因此，物理连接至无源绝缘组件(例如印刷电路板的半固化片层、绝缘粘性连接的两个装置、绝缘的底部填充物或模具层等)的无源导电组件(例如导线、焊盘、内部电气线路等)不是电连接至该组件的。此外，术语“直接电连接”至彼此是通过一个或多个无源元件电连接的，例如导线、焊盘、内部电气线路、通孔等。由此，直接电连接的组件不包括通过有源元件电连接的组件，譬如晶体管或二极管。直接电连接的组件可直接物理连接或直接电连接。
依照公开的技术领域中的惯例，在附图中按照功能块、单元和/或模块描述和阐示特征和实施方式。本领域技术人员会理解的是，这些块、单元和/或模块通过电子(或光学)电路例如逻辑电路、分离组件、微处理器、硬连线电路、存储器元件、有线连接等物理地实现，其可使用基于半导体的制作技术或其他制造技术形成。在块、单元和/或模块通过微处理器或类似物实现的情况下，其可使用软件(例如微码)编程以执行本文中讨论的多种功能并可可选择地通过固件和/或软件驱动。可选地，每个块、单元和/或模块可通过专用硬件实现，或作为专用硬件的组合以执行一些功能，并作为处理器(例如一个或多个编程的微处理器和相关电路)以执行其他功能。而且，实施方式的每个块、单元和/或模块可物理地分成两个或多个相互作用和分离的块、单元和/或模块而不背离本发明概念的范围。此外，实施方式的块、单元和/或模块可物理地组合成多个复杂块、单元和/或模块而不背离本发明概念的范围。
图1是其上形成多个半导体装置的晶圆W的示意平面图。图2是根据示例性实施方式的图1的部分10的放大平面图。如本文中所使用的，半导体装置例如可涉及诸如半导体芯片(例如包括从晶圆形成的集成电路的裸片)的装置，并且一般还可涉及包括这种芯片的电子装置，譬如半导体芯片堆、包括堆叠在封装衬底上的一个或多个半导体芯片的半导体封装或包括多个封装的堆叠封装装置。半导体装置还可涉及半导体芯片的一部分，譬如存储器单元和用于执行诸如读取、写入和擦除的存储器操作的相关逻辑电路。
参照图1和图2，通过使用制作(FAB)工艺在晶圆上形成多个裸片20。裸片20由划片通道(scribe lane)SL分离(或分隔)并基于装配工艺被制造为芯片的独立单元。划片通道SL还可被称为划片线。划片通道或划片线指的是为了将裸片彼此分隔而切割的区域。例如，在划片通道中包括的电路可在分隔裸片后不再以相同方式作用，同时电路亦可移除，或切割以确保组件浮动和/或不可操作。
在FAB工艺完成之后和装配工艺之前，可为测试在晶圆W上形成的裸片20的多种电气性能执行测试步骤。该测试步骤可包括例如电气裸片分选(EDS)工艺。在下文中，将详细描述EDS工艺。然而，本发明概念不限于在EDS工艺中使用，还可将本文中公开的技术用于测试半导体装置DIE(裸片)是否有故障的其他测试。
在EDS工艺期间，电信号施加至在晶圆W上形成的裸片20。响应于该信号，裸片20传输输出信号。这些输出信号用于确定一个或多个裸片20是否有故障。在EDS工艺中，自动测试设备(ATE)生成一个或多个测试操作信号，并通过探针卡传输测试操作信号至裸片20。裸片20通过探针卡传输响应于测试操作信号的测试结果信号至ATE，ATE确定裸片20中中每一个是否有故障。
由于半导体装置制造技术的改进，半导体装置减小了尺寸，并且因此，在晶圆上形成的裸片的数量得以增加。因为ATE具有有限数量的探针卡，同时测试的裸片数量由探针卡的数量所限制。因此，测试在一个晶圆上形成的半导体装置所需的时间可随在一个晶圆中形成裸片数量增加而增加。
参照图2，晶圆W的部分10可包括多个裸片20a、20b、20c和20d以及区分多个裸片20a、20b、20c和20d的划片通道SL。多个裸片20a、20b、20c和20d可在晶圆W的上表面上形成(例如在晶圆衬底上形成的集成电路可在晶圆W的上表面形成)，并且多个裸片20a、20b、20c和20d的每个都可被配置为独立执行各自的功能(例如作为分开的半导体装置的一部分)。
可在划片通道SL中形成至少两个共用焊盘21和23，并且至少两个共用焊盘21和23可用于测试晶圆W。术语“焊盘”一般是指具有平面轮廓并通常在层沉积和图案化工艺中形成的导电端子，其通常连接至内部电路(例如集成电路)或焊盘形成在其上的衬底或半导体芯片的导电线路。
裸片20a可包括至少两个芯片焊盘31、33和37，至少两个输入缓冲器100a、170a和180a及半导体装置200a。裸片20b可包括至少两个芯片焊盘41、43和47、至少两个输入缓冲器100b、170b和180b及半导体装置200b。裸片20c可包括至少两个芯片焊盘51、53和57，至少两个输入缓冲器100c、170c和180c及半导体装置200c。裸片20d可包括至少两个芯片焊盘61、63和67、至少两个输入缓冲器100d、170d和180d及半导体装置200d。
芯片焊盘31、33和37中每一个可连接至输入缓冲器100a、170a和180a中相对应的输入缓冲器，并且输入缓冲器100a、170a和180a可连接至半导体装置200a。芯片焊盘41、43和47中每一个可连接至输入缓冲器100b、170b和180b中相对应的输入缓冲器，并且输入缓冲器100b、170b和180b可连接至半导体装置200b。芯片焊盘51、53和57中每一个可连接至输入缓冲器100c、170c和180c中相对应的输入缓冲器，并且输入缓冲器100c、170c和180c可连接至半导体装置200c。芯片焊盘61、63和67中每一个可连接至输入缓冲器100d、170d和180d中相对应的输入缓冲器，并且输入缓冲器100d、170d和180d可连接至半导体装置200d。
半导体装置200a、200b、200c和200d中每一个可为被配置为彼此独立执行各自功能的半导体存储装置诸如DRAM或MRAM。例如，响应于分别或共同接收的一个或多个信号，每个半导体存储装置可执行其自己的功能而不考虑其他半导体存储装置执行的功能。如前所述，尽管术语“半导体装置”可在本文中用于指示芯片或封装，其还可用于指示执行某些操作譬如存储器操作的芯片或封装的一部分。因此，半导体存储装置可指示执行存储器操作的芯片或封装的部分。
第一共用焊盘21可共同连接至输入缓冲器100a、100b、100c和100d而第二焊盘23可共同连接至输入缓冲器170a、170b、170c和170d。
当测试晶圆W时，探针卡71可接触第一共用焊盘21而探针卡73可接触第二共用焊盘23。来自探针卡71的命令信号可通过第一共用焊盘21同时应用于输入缓冲器100a、100b、100c和100d，而来自探针卡73的地址信号可通过第二共用焊盘23同时应用于输入缓冲器170a、170b、170c和170d。另外，当测试晶圆W时，测试图案信号可分别通过芯片焊盘37、47、57和67应用于输入缓冲器180a、180b、180c和180d。
当测试晶圆W时，裸片20a中的输入缓冲器100a和170a将来自ATE并且经由共用焊盘21和23的测试操作信号，诸如命令信号和地址信号，传递至半导体装置200a，并切断通过芯片焊盘31和33的路径，裸片20b中的输入缓冲器100b和170b将来自ATE并且经由共用焊盘21和23的测试操作信号传递至半导体装置200b并切断通过芯片焊盘41和43的路径，裸片20c中的输入缓冲器100c和170c将来自ATE并且经由共用焊盘21和23的测试操作信号传递至半导体装置200c并切断通过芯片焊盘51和53的路径，裸片20d中的输入缓冲器100d和170d将来自ATE并且经由共用焊盘21和23的测试操作信号传递至半导体装置200d并切断通过芯片焊盘61和63的路径。
图3是示出根据示例性实施方式的图2的晶圆中的裸片之一的框图。
图3示出了输入缓冲器100a和170a中的第一输入缓冲器100a。
参照图3，裸片20a包括半导体装置200a和输入缓冲器100a。输入缓冲器100a包括开关电路110、内部驱动器130和选择电路150。裸片20a还可包括开关信号发生器170。
开关电路110连接至第一共用焊盘21和裸片20a中的第一接地焊盘VSS1，响应于第一开关控制信号SCS1和第二开关控制信号SCS2通过第一共用焊盘21输出测试操作信号之一并从第一接地焊盘VSS1输出接地电压。内部驱动器130连接至芯片焊盘31和第一接地焊盘VSS1。选择电路150连接至开关电路110和内部驱动器130，并响应于第二开关控制信号SCS2提供开关电路110的输出和内部驱动器130的输出之一至半导体装置200a。
当在晶圆级测试半导体装置200a时，开关电路110响应于第一开关控制信号SCS1和第二开关控制信号SCS2从共用焊盘21输出测试操作信号，选择电路150响应于第二开关控制信号SCS2提供开关电路110的输出至半导体装置200a。
尽管未在图3中示出第二输入缓冲器170a，第二输入缓冲器170a的配置可大体上与第一输入缓冲器100a的配置相同。
图4示出了根据示例性实施方式的图3中的第一输入缓冲器的配置。
参照图4，第一输入缓冲器100a中的开关电路110包括第一传输门111和第二传输门113。
第一传输门111连接在第一共用焊盘21和连接至选择电路150的第一节点N11之间，并接收第一开关控制信号SCS1和第二开关控制信号SCS2。第二传输门113连接在第一接地焊盘VSS1和第一节点N11之间，并接收第一开关控制信号SCS1和第二开关控制信号SCS2。
内部驱动器130包括二极管131和132、电阻器R1、NMOS晶体管133、电阻器R2和运算放大器135。
二极管131连接在裸片20a中的电源焊盘VDD1和连接至芯片焊盘31的第二节点N12之间，而二极管132连接在第二节点N12和第一接地焊盘VSS1之间。电阻器R1连接在第二节点N12和第三节点N13之间。NMOS晶体管133连接在第三节点N13和第一接地焊盘VSS1之间，而电阻器R2连接在NMOS晶体管133的栅极和第一接地焊盘VSS1之间。运算放大器135具有连接至第三节点N13的正输入端子、连接至参考电压VREFCA的负输入端子和连接至选择电路150的输出端子。
当在晶圆级测试裸片20时，内部驱动器130可切断通过芯片焊盘31流入的噪声。
选择电路150包括NAND门151、152和153及转换器155。转换器155转换第二开关控制信号SCS2。NAND门151针对开关电路110的输出和转换器155的输出执行NAND操作。NAND门152针对第二开关控制信号SCS2和内部驱动器130的输出执行NAND操作。NAND门153针对NAND门151和152的输出执行NAND操作以提供其输出至半导体装置200a。
开关信号发生器170连接至划片通道SL中的第二接地焊盘VSS2，并基于第二接地焊盘VSS2的电压生成第一开关控制信号SCS1和第二开关控制信号SCS2。开关信号发生器170提供第一开关控制信号SCS1和第二开关控制信号SCS2至第一输入缓冲器100a。
在一个实施方式中，当在晶圆级测试半导体装置200a时，第一开关控制信号SCS1在第一逻辑电平(例如逻辑高)使能，而第二开关控制信号SCS2在第二逻辑电平(例如逻辑低)禁用。因此，当通过使用这些输入在晶圆级测试半导体装置200a时，第一传输门111是导通的而第二传输门是断开的，且开关电路110通过第一共用焊盘21输出测试操作信号至选择电路150。
当根据该实施方式在晶圆级测试半导体装置200a时，第二开关控制信号SCS2在第二逻辑电平禁用，并且转换器155的输出具有第一逻辑电平。因此，NAND门151转换开关电路110的输出。因为NAND门151的输出具有第一逻辑电平而不考虑内部驱动器130的输出，NAND门153转换NAND门151的输出。因此，对于此实施方式，当在晶圆级测试半导体装置200a时，开关电路110的输出可作为NAND门153的输出提供。
当针对图1中的裸片20a～20d的测试在晶圆级完成并且裸片20a～20d关于划片通道SL分开时，共用焊盘21和23及第二接地焊盘VSS2也分开，并且连接至开关信号发生器170的电压浮动。当连接至开关信号发生器170的电压浮动时，第一开关控制信号SCS1在第二逻辑电平(例如逻辑低)禁用，而第二开关控制信号SCS2在第一逻辑电平(例如逻辑高)使能。因此，当裸片20a～20d关于划片通道SL分开时，开关电路110从第一接地焊盘VSS1提供接地电压至选择电路150。因此，选择电路150通过芯片焊盘31和内部驱动器130提供信号至半导体装置200a。以此方式，根据一个实施方式，选择电路在晶圆测试焊盘和半导体装置200a之间输入测试信号与在芯片焊盘和半导体装置200a之间输入数据信号之间进行选择。
图5示出了根据示例性实施方式的图4的裸片中的开关信号发生器。
参照图5，开关信号发生器170包括NMOS晶体管171、电阻器R3及转换器173和175。
NMOS晶体管171连接在第二接地焊盘VSS2和节点N21之间。电阻器R3连接在划片通道SL中的第一电源焊盘VDD1和节点N21之间。转换器173转换节点N21处的电压以输出第一开关控制信号SCS1。转换器175连接至节点N22、转换器173的输出，并转换节点N22处的电压以输出第二开关控制信号SCS2。
控制信号PKG_ENB应用于NMOS晶体管171的栅极。当测试晶圆W时控制信号PKG_ENB可在第一逻辑电平处使能。控制信号还可称为晶圆测试使能信号，其能够在第一逻辑电平(例如逻辑高电平)使能，并在第二逻辑电平(例如逻辑低电平)禁用。
当测试晶圆W时，NMOS晶体管171响应于控制信号PKG_ENB导通，转换器173通过转换第二接地焊盘VSS2的接地电压来输出第一开关控制信号SCS1，而转换器175通过转换转换器173的输出来输出第二开关控制信号SCS2。当测试晶圆W时，第一开关控制信号SCS1具有第一逻辑电平而第二开关控制信号SCS2具有第二逻辑电平。
当针对图1的裸片20a～20d的测试在晶圆级完成且裸片20a～20d关于划片通道SL分开时，转换器173的输入由电阻器R3浮动，第一开关控制信号SCS1具有第二逻辑电平而第二开关控制信号SCS2具有第一逻辑电平。
开关信号发生器170提供第一开关控制信号SCS1和第二开关控制信号SCS2至输入缓冲器100a和170a。另外，开关信号发生器170提供第一开关控制信号SCS1和第二开关控制信号SCS2至输入缓冲器180a。在此情况下，输入缓冲器180a接收代替第一开关控制信号SCS1的第二开关控制信号SCS2和代替第二开关控制信号SCS2的第一开关控制信号SCS1(例如,其接收用于由输入缓冲器100a和170a接收的SCS1和SCS2的信号的电平的倒转)。当输入缓冲器180a接收代替第一开关控制信号SCS1的第二开关控制信号SCS2和代替第二开关控制信号SCS2的第一开关控制信号SCS1时，半导体装置200a可在测试晶圆W时接收输入缓冲器180a的内部驱动器的输出。
图6是示出根据示例性实施方式的图3的裸片中的半导体装置的框图。
在图6中，假设图3的半导体装置200a通过动态随机存取存储器(DRAM)实施。然而，这仅是一个例子，作为晶圆的半导体芯片的一部分的多种其他类型的半导体装置能够使用本文中所描述的电路和方法测试。
参照图6，半导体存储装置200a可包括控制逻辑器210、地址寄存器220、体控制逻辑器230、刷新计数器297、行地址多路复用器240、列地址锁存器250、行解码器260、列解码器270、存储单元阵列300、感应放大器单元285、输入/输出(I/O)门电路290、纠错电路360及数据输入/输出(I/O)缓冲器299。
存储单元阵列300可包括第一体阵列310至第四体阵列340。行解码器260可包括分别耦合至第一体阵列310至第四体阵列340的第一体行解码器260a至第四体行解码器260d，列解码器270可包括分别耦合至第一体阵列310至第四体阵列340的第一体列解码器270a至第四体列解码器270d，以及感应放大器单元285可包括分别耦合至第一体阵列310至第四体阵列340的第一感应放大器285a至第四体感应放大器285d。第一体阵列310至第四体阵列340、第一体行解码器260a至第四体行解码器260d、第一体列解码器270a至第四体列解码器270d及第一体感应放大器285a至第四体感应放大器285d可形成第一体至第四体。尽管半导体存储装置200a在图6中示出为包括四个体，但半导体存储装置200a可包括任何数量的体。
地址寄存器220可从存储器控制器接收包括体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可提供接收的体地址BANK_ADDR至体控制逻辑器230，可提供接收的行地址ROW_ADDR至行地址多路复用器240，以及可提供接收的列地址COL_ADDR至列地址锁存器250。
体控制逻辑器230可响应于体地址BANK_ADDR生成体控制信号。对应于体地址BANK_ADDR的第一体行解码器260a至第四体行解码器260d之一可响应于体控制信号激活，而且对应于体地址BANK_ADDR的第一体列解码器270a至第四体列解码器270d之一可响应于体控制信号激活。
刷新计数器297可在控制逻辑器210的控制下在存储单元阵列中生成用于刷新存储器单元行的刷新行地址REF_ADDR。
行地址多路复用器240可从地址寄存器220接收行地址ROW_ADDR，并可从刷新计数器297接收刷新行地址REF_ADDR。行地址多路复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA可应用于第一体行解码器260a至第四体行解码器260d。
第一体行解码器260a至第四体行解码器260d中激活的一个可解码从行地址多路复用器240输出的行地址RA，并可激活对应于行地址RA的字线。例如，激活的体行解码器可施加字线驱动电压至对应于行地址RA的字线。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并可暂时储存接收的列地址COL_ADDR。在一些实施方式中，在突发模式中，列地址锁存器250可生成从接收的列地址COL_ADDR增加的列地址。列地址锁存器250可应用暂时储存或生成的列地址至第一体列解码器270a至第四体列解码器270d。
第一体列解码器270a至第四体列解码器270d中激活的一个可解码从列地址锁存器250输出的列地址COL_ADDR，并可控制I/O门电路290以便输出对应于列地址COL_ADDR的数据。
I/O门电路290可包括用于选通输入/输出数据的电路。I/O门电路290还可包括用于储存从第一体阵列310至第四体阵列340输出的数据的读取数据锁存器，以及用于写入数据至第一体阵列310至第四体阵列340的写入驱动器。
待从第一体阵列310至第四体阵列340的一个体阵列读取的码字CW可由感应放大器感应，并可储存在读取数据锁存器中，该感应放大器感应耦合至待从其读取数据的一个体阵列。储存在读取锁存器中的码字CW可通过纠错电路360和数据I/O缓冲器299提供至存储器控制器。待写入至第一体阵列310至第四体阵列340中一个体阵列的主要数据MD可从存储器控制器提供至数据I/O缓冲器299。提供至I/O缓冲器299的主要数据MD在纠错电路360中编码至码字CW。写入驱动器可在第一体阵列310至第四体阵列340的一个体阵列中写入码字CW。
当测试晶圆W时，数据I/O缓冲器299从ATE接收测试图案数据TP，提供测试图案数据TP至I/O门电路290。当测试晶圆W时，I/O门电路290写入测试图案数据TP至存储单元阵列300的目标页并从目标页读取测试图案数据TP以提供测试结果数据TR至数据I/O缓冲器299。
在裸片20a～20d分离后，在写入操作中，纠错电路360基于包括来自数据I/O缓冲器299的多个单元数据的主要数据MD生成奇偶校验数据，并提供包括主要数据MD和奇偶校验数据的码字CW至I/O门电路290。I/O门电路290写入码字CW至存储单元阵列300的目标页。另外，在读取操作中，ECC电路360从I/O门电路290接收从目标页读取的码字CW。
控制逻辑器210可控制半导体存储装置200a的操作。例如，控制逻辑器210可生成用于半导体存储装置200a的控制信号以便执行写入操作或读取操作。控制逻辑器210可包括解码从存储器控制器100接收的命令CMD的命令解码器211和设置半导体存储装置200a的操作模式的模式寄存器212。
例如，命令解码器211可通过解码写入使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等生成对应于命令CMD的控制信号。
图7是根据示例性实施方式的图1的部分的另一放大平面图。
图7的晶圆W的部分10b不同于图2的晶圆W的部分10a，因为晶圆W的部分10b还包括共用焊盘27和连接至共用焊盘27的数据缓冲器80，并且数据缓冲器80通常连接至裸片20a、20b、20c和20d中每一个中的输入缓冲器180a、180b、180c和180d。
当测试晶圆W时，命令信号和地址信号通过图2中的共用焊盘21和23共同应用于裸片20a、20b、20c和20d，而命令信号、地址信号和测试图案信号通过图7的实施方式中的共用焊盘21、23和27共同应用于裸片20a、20b、20c和20d。如本文中所述，诸如命令信号和地址信号的信号一般描述为数据控制信号，而测试图案信号和正常数据信号(例如正常数据信号是在半导体芯片的操作期间在测试和分隔后使用的信号)描述为数据i/o信号。
例如，当测试晶圆W时，命令信号和地址信号通过共用焊盘21和23共同应用于裸片20a、20b、20c和20d，测试图案信号通过图2中芯片焊盘37、47、57和67中每一个分别应用于裸片20a、20b、20c和20d，而测试图案信号通过图7的实施方式中的共用焊盘27共同应用于裸片20a、20b、20c和20d。
参照图7，数据缓冲器80连接至共用焊盘27且数据缓冲器80共同连接至裸片20a、20b、20c和20d中每一个中的输入缓冲器180a、180b、180c和180d。数据缓冲器80传递测试图案信号至半导体装置200a、200b、200c和200d并通过输入缓冲器180a、180b、180c和180d及共用焊盘27中每一个传递响应于测试图案信号的测试结果信号至ATE。
在此情况下，图5的开关信号发生器170共同应用第一开关控制信号SCS1和第二开关控制信号SCS2至输入缓冲器100a、170a和180a。
图8示出了根据示例性实施方式的图7中的数据缓冲器的配置。
参照图8，数据缓冲器80包括多路复用器81和串行化器83。
多路复用器81具有接收测试图案信号TP的第一输入端和连接至第二接地焊盘VSS2的第二输入端。因此，多路复用器81可提供测试图案信号TP至输入缓冲器180a、180b、180c和180d。串行化器83可基于时钟信号CLK串行化测试结果信号TR_A～TR_D并通过共用焊盘27提供串行化的测试结果信号TR至ATE。测试结果信号TR_A～TR_D从半导体装置200a、200b、200c和200d同时提供至串行化器83。
图9是示出根据示例性实施方式的图8的数据缓冲器的操作的时间图。
参照图8和图9，当测试结果信号TR_A～TR_D从半导体装置200a、200b、200c和200d同时提供至串行化器83时，串行化器83储存测试结果信号TR_A～TR_D，基于时钟信号CLK串行化测试结果信号TR_A～TR_D并顺序地输出测试结果信号TR。时钟信号CLK可提供自ATE并且串行化器83可包括储存测试结果信号TR_A～TR_D的缓冲器。
图10是根据示例性实施方式的图1的部分的另一放大平面图。
图10的晶圆W的部分10c不同于图2的晶圆W的部分10a，因为驱动器90连接至共用焊盘21而驱动器97连接至共用焊盘23，驱动器90的输出端通常连接至输入缓冲器100a、100b、100c和100d而驱动器97的输出端通常连接至输入缓冲器170a、170b、170c和170d。
如图2中所示，探针卡71可接触第一共用焊盘21，探针卡73可接触第二共用焊盘23。
当测试晶圆W时，驱动器90驱动来自共用焊盘21的测试操作信号并应用测试操作信号至输入缓冲器100a、100b、100c和100d。驱动器97驱动来自共用焊盘23的测试操作信号并应用测试操作信号至输入缓冲器170a、170b、170c和170d。当驱动器90和97驱动测试操作信号时，可提升来自ATE的信号完整性。
尽管一个驱动器90连接至第一共用焊盘21，且一个驱动器97连接至第二共用焊盘23，但是两个或多个驱动器可连接至第一共用焊盘21且两个或更多驱动器可连接至第二共用焊盘23。
图11示出了根据示例性实施方式的图10中的装置之一的配置。
参照图11，驱动器90可包括转换器91和92。
转换器91具有耦合至第一共用焊盘21的输入端并耦合至转换器92。转换器92转换转换器91的输出以共同提供其输出至输入缓冲器100a、100b、100c和100d。转换器91和92具有在划片通道SL中形成的来自第二电源焊盘VDD2的电源电压和来自第二接地焊盘VSS2的接地电压并通过第一共用焊盘21驱动测试操作信号。
图10中的驱动器97的配置可大体上与图11的驱动器10a的配置相同。
图12示出了根据示例性实施方式的图10中的装置之一的配置。
参照图12，驱动器90a包括二极管93和94、电阻器R3、NMOS晶体管133、电阻器R4和运算放大器96。
二极管93连接在划片通道SL中的第二电源焊盘VDD2和连接至第一共用焊盘21的节点N31之间，并且二极管94连接在节点N31和第二接地焊盘VSS2之间。电阻器R3连接在节点N31和节点N32之间。NMOS晶体管95连接在节点N32和第二接地焊盘VSS2之间，并且电阻器R4连接在NMOS晶体管95的栅极和第二接地焊盘VSS2之间。运算放大器96具有连接至节点N32的正输入端子、连接至参考电压VREFSA的负输入端子和共同连接至输入缓冲器100a、100b、100c和100d的输出端子。
因此，当测试晶圆W时，驱动器90b可通过第二电源焊盘VDD2的供电电压和第二接地焊盘VSS2的接地电压通过第一共用焊盘21驱动测试操作信号。
图10中的驱动器97的配置可大体上与图12的驱动器10b的配置相同。
在以上实施方式中，在一些实现方案中，在划片通道中形成测试焊盘和连接至测试焊盘的导电线路的部分。测试焊盘可连接至附加的电路元件，譬如输入缓冲器、驱动器或转换器。这些电路元件中的一些同样也可位于划片通道中，譬如图7的数据缓冲器80或图10的驱动器90和97。测试焊盘、导电线路和附加的电路元件可称为测试电路。测试焊盘和/或划片通道中其他物品的至少一部分(例如测试电路的一部分)可在晶圆的切割期间从其他电路元件移除和/或分离，这在一些实施方式中改变或防止本来连接至划片通道中这些组件的一些剩余组件的使能操作(例如可改变输入缓冲器的操作)。例如，切割的裸片可包括部分测试电路，其在本文中定义为不完全测试电路。例如，其可包括不连接至任何测试焊盘的导电测试线路，并可包括不连接至任何测试焊盘的其他测试组件。
根据这些实施方式，对于每个裸片，输入缓冲器(例如第一输入缓冲器、第二输入缓冲器等)能够在测试期间以第一方式操作，并能够在分隔后以不同于第一方式正常操作的第二方式操作。在一些实施中的操作方式上的区别由测试架构引起(例如因为作为测试架构一部分的某测试电路被切割并在分隔的芯片中改变或不出现)。
图13是示出根据示例性实施方式的在晶圆级测试半导体装置的方法的流程图，而图14是示出根据示例性实施方式的测试系统的框图。
参照图14，测试系统500包括在晶圆W中形成的半导体装置的测试架构TA和测试半导体装置的测试架构TA的ATE 510。
半导体装置的测试架构TA可包括与执行图2至图12中的晶圆W的测试有关的组件。测试架构TA包括图2中的共用焊盘21和23、芯片焊盘31、33和37、输入缓冲器100a、170a和180a及半导体装置200a、芯片焊盘41、43和47、输入缓冲器10b、170b和180b及半导体装置200b、芯片焊盘51、53和57、输入缓冲器100c、170c和180c及半导体装置200c、芯片焊盘61、63和67、输入缓冲器100d、170d和180d及半导体装置200d。测试架构TA还可包括图7中的数据缓冲器80。测试架构TA还可包括图10中的驱动器90和97。照此，测试架构可包括在分隔前出现在晶圆上的以上不同实施中描述的多个特征。晶圆可以此方式形成以具有包括仅致力于测试的某些测试组件的测试架构、和可用于测试和正常操作(例如在分隔后)两者或仅用于正常操作的其他组件。
在下文中，根据某些示例性实施方式，将根据图1至图14描述在晶圆级测试半导体装置的方法。
参照图1至图14，为了在晶圆级测试分别在晶圆W上的裸片20a上形成的半导体装置200a、在裸片20b上形成的半导体装置200b、在裸片20c上形成的半导体装置200c和在裸片20d上形成的半导体装置200d，ATE通过在分离裸片20a、20b、20c和20d的划片通道SL中形成的共用焊盘21、23、27和输入缓冲器100a、170a和180a传输测试操作信号至半导体装置200a，通过在分离裸片20a、20b、20c和20d的划片通道SL中形成的共用焊盘21、23、27和输入缓冲器100b、170b和180b传输测试操作信号至半导体装置200b，通过在分离裸片20a、20b、20c和20d的划片通道SL中形成的共用焊盘21、23、27和输入缓冲器100c、170c和180c传输测试操作信号至半导体装置200c，以及通过在分离裸片20a、20b、20c和20d的划片通道SL中形成的共用焊盘21、23、27和输入缓冲器100d、170d和180d传输测试操作信号至半导体装置200d(S110)。ATE 510通过共用焊盘21传输命令信号至半导体装置200a、200b、200c和200d，通过共用焊盘23传输地址信号至半导体装置200a、200b、200c和200d，并通过共用焊盘27或芯片焊盘37传输测试图案信号至半导体装置200a、通过共用焊盘27或芯片焊盘47传输测试图案信号至半导体装置200b、通过共用焊盘27或芯片焊盘57传输测试图案信号至半导体装置200c，以及通过共用焊盘27或芯片焊盘67传输测试图案信号至半导体装置200d。半导体装置200a通过共用焊盘27或芯片焊盘37提供响应于测试图案信号的测试结果信号至ATE510，半导体装置200b通过共用焊盘27或芯片焊盘47提供响应于测试图案信号的测试结果信号至ATE 510，半导体装置200c通过共用焊盘27或芯片焊盘57提供响应于测试图案信号的测试结果信号至ATE 510，以及半导体装置200d通过共用焊盘27或芯片焊盘67提供响应于测试图案信号的测试结果信号至ATE 510。ATE 510可基于测试结果信号确定裸片20a、20b、20c和20d中每一个是否有缺陷。
因此在测试半导体装置的方法中，因为测试操作信号使用在划片通道SL中形成的共用焊盘21、23和27同时应用于裸片20a、20b、20c和20d，即使当晶圆W中形成的裸片的数量增加时仍可防止或减少测试所需时间的增加。
图15详细示出了测试系统，而图16详细示出了根据示例性实施方式的图15的测试系统中的探针卡。
参照图15和图16，测试系统500可包括探针卡540、测试室550、ATE 510和装载器室590。ATE 510包括通过电线电连接的测试头530和测试体520。在下文中将根据图1、图2、图14、图15和图16详细描述测试系统500中的元件。
探针卡540可包括衬底541和探针单元543。因为在晶圆上形成的裸片20a～20d的每个尺寸都很小，可能难以直接连接生成电信号至裸片20a～20d中每一个的ATE 510。因此，探针卡540用作生成电信号的ATE 510和其上形成裸片20a～20d每一个的晶圆W之间的媒介。
衬底541形成为圆板型，在衬底541的上表面上可在衬底541的圆周方向上形成多个公连接器和母连接器。通过使用多个公连接器或母连接器，探针卡540可连接至测试头300。例如，衬底541可为印刷电路板(PCB)。而且，衬底541可称为主电路板。
探针单元543可附于衬底541的侧面，并可通过有线连接传输从ATE 510接收的电信号至裸片20a～20d中每一个。探针单元543可包括多个焊盘545和多个探针547。探针547可接触共用焊盘21、23和27，并通过有线连接传输从ATE 510接收的电信号，即电源信号、数据控制信号和数据信号中的至少之一，至共用焊盘21、23和27。探针单元543可在测试结束后从探针卡540移除。
测试室550提供用于测试裸片20a～20d的电气性质的空间。支承晶圆W的晶圆支承卡盘570可配置于测试室550中。晶圆支承卡盘570可支承并升高和降低晶圆W。特别地，当待测试晶圆W在测试期间配置于预定位置时，晶圆支承卡盘570可升高晶圆W。可选地，当待测试晶圆W在测试期间配置于预定位置时，晶圆支承卡盘570可升高晶圆W以便探针卡540上的多个探针547和晶圆W上的多个共用焊盘21、23和29互相接触。当测试结束时，晶圆支承卡盘570可降低晶圆W。
其上设有多个探针153的探针卡540的第一侧面布置成使探针卡540的第一侧面面向测试室550的开口部分。在测试室550中，晶圆W配置在晶圆支承卡盘570上以便其上形成集成电路的晶圆W的侧面面向探针卡540。当在晶圆支承卡盘570上提供晶圆W时，通过使用晶圆W的平台区域，晶圆W上的共用焊盘21、23和27可排列在探针卡540的探针547的阵列方向上。
当晶圆W上的共用焊盘21、23和27在垂直方向上排列在探针卡540的探针547之下时，晶圆W上的共用焊盘21、23和27可在晶圆支承卡盘570升高和降低时物理地和电气地接触探针卡540的相应探针547。
测试头530可包括测试头板531和基部533。测试头板531配置测试头530的主体，并可形成为例如在其侧面带有倾斜的平面四边形，其中下部区域小于上部区域。然而，测试头板531的形状不限于此。例如，测试头板531可形成为带有尺寸相同的上部区域和下部区域的规则平面四边形平板或平面圆板。
基部533配置在测试头板531的下平面处，并可具有其中中空的环形。探针卡540可耦合至基部533的下表面。基部533的结构可根据探针卡540的形状变化。
测试体520可生成用于测试裸片20a～20d的电信号，并可通过测试头530和探针卡540传输电信号至晶圆W上的裸片20a～20d。而且，测试体520可通过探针卡540和测试头530接收响应于传输至传输至裸片20a～20d中每一个的电信号从裸片20a～20d中每一个输出的输出信号，并从而确定裸片20a～20d中每一个是否有缺陷。
装载器室590是用于储存待测试的晶圆W的空间。为了进行测试，储存在装载器室590中的晶圆W可通过移动装置(未示出)逐一传递至测试室550的晶圆支承卡盘570。
图17是示出制作根据示例性实施方式的半导体封装的方法的流程图。图18是示出根据示例性实施方式的半导体晶圆的平面图。图19是示出根据示例性实施方式的半导体晶圆上形成的裸片的截面图。图20和图21是示出制作根据示例性实施方式的半导体封装的方法的立体图。图22是示出通过制作根据示例性实施方式的半导体封装的方法形成的半导体封装的截面图。
参照图1、图2和图17，提供了其上形成多个裸片20a～20d的晶圆W并且在分离裸片20a～20d的划片通道SL中形成多个共用焊盘21和23(S210)。在裸片20a、20b、20c和20d中每一个中可分别形成具有相应功能的半导体装置200a、200b、200c和200d中每一个。晶圆W可具有测试架构。
参照图18和图19，每个裸片20可包括在半导体衬底(例如硅衬底)上形成的半导体装置200和贯穿半导体衬底以电连接至外部的衬底通孔TSV(例如也可表示为TSV的硅通孔)。半导体装置200可包括诸如DRAM、MRAM和闪存的半导体存储装置。
衬底通孔TSV(实际上可为多个衬底通孔)可与半导体装置200间隔分开配置，并可通过导电焊盘(未示出)电连接至半导体装置200。在实施方式中，衬底通孔TSV可配置在裸片20中每一个的边缘，或可布置在裸片20中每一个的中心部分。此外，贯穿半导体衬底的衬底通孔TSV可由绝缘层包围。
在某些实施方式中，在分离裸片20的划片通道SL中，可如根据图5和图7至图12描述的那样形成共用焊盘21、23和27、数据缓冲器80及驱动器90和97。
参照图17至图19，如根据图13和图14描述的那样在晶圆级测试裸片20，并且从裸片20中筛选出有缺陷的裸片(S220)。当在晶圆级测试裸片20时，可通过同时通过在裸片20中每一个中形成的共用焊盘21和23及输入缓冲器100、170和180提供测试操作信号至半导体制造200a、200b、200c和200d来减少测试时间。
参照图2、图17和图20，关于划片通道SL切割晶圆W并且分离裸片20(S230)。例如，在晶圆W上沿划片通道SL执行锯切工艺并且分离裸片20。在此工艺中，可移除测试焊盘。此外，可移除测试导电线路的一部分。此外，可移除电路的一部分，譬如开关信号发生器的一部分，这可改变至某些输入缓冲器的操作和/或输入。
参照图2、图17、图18和图21，堆叠裸片20a～20d。可使用粘合层接合裸片20a～20d。在裸片20a～20d黏合时，在裸片20a～20d中形成的衬底通孔TSV可连接至彼此。例如，图20和图21的衬底通孔TSV可接触彼此或可通过使用焊接凸点彼此电连接。应注意的是，在单个封装中使用的裸片能够以不同的方式准备。例如，不是使用来自相同晶圆的裸片来形成堆叠，而是来自不同晶圆的裸片能够结合以形成用于封装的芯片堆叠。例如，裸片能够在晶圆级堆叠，然后能够通过从晶圆堆叠分隔芯片堆叠来形成单个芯片堆叠。
参照图2、图17、图18和图22，可在包括堆叠裸片20a～20d的半导体芯片堆叠600上执行封装工艺。
半导体芯片堆叠600可安装在封装衬底710上。例如可通过倒装芯片接合法安装半导体芯片堆叠600。
封装衬底710可包括多个种类的衬底，包括例如印刷电路板、柔性衬底和磁带衬底。根据实施方式，封装衬底710可包括其中包括内藏导线的柔性印刷电路板、刚性印刷电路板及其组合。
封装衬底710具有顶面和底面，并包括接合焊盘、连接焊盘和内藏导线。接合封装布置在封装衬底710的顶面上，并可通过凸点720电连接至半导体芯片堆叠600。例如，封装衬底710的顶面上的接合焊盘可通过凸点720连接至裸片20a～20d的衬底通孔。连接焊盘可布置在封装衬底710的底面上，并可通过内藏导线电连接至接合焊盘。此外，连接半导体封装至外部电子装置的外部连接端子740(例如导电凸点或诸如焊锡球的球)可附于连接焊盘。
此外，安装在封装衬底710上的半导体芯片堆叠600可通过模塑层730成型。模塑层730可在封装衬底710和半导体芯片堆叠600之间额外形成底部填充层。模塑层730可包括例如环氧树脂模塑材料。
根据另一实施方式，包括堆叠的裸片20a～20d的半导体芯片堆叠600可以芯片级别封装。例如，用于连接至外部装置的外部连接端子740可附于位于半导体芯片堆叠600中最底层的裸片20d。
半导体芯片堆叠600可应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等的系统。
上文阐示了示例性实施方式并且不被理解为限制于此。尽管已描述了一些示例性实施方式，但本领域技术人员将很容易地领会，在示例性实施方式中多种修改是可能的，这实质上不背离本公开的新颖教导和优点。因此，所有这样的修改旨在确定为包括在如权利要求中所定义的本公开的范围内。

Claims (20)

1.一种从具有测试架构的晶圆制造半导体芯片的方法，所述方法包括：
在晶圆上形成多个裸片，所述多个裸片中每一个包括半导体装置；
形成共同耦合至所述裸片的至少两个共用焊盘，所述至少两个共用焊盘在划片通道中形成，所述划片通道将所述裸片彼此区分；以及
使用所述至少两个共用焊盘在晶圆级同时测试所述半导体装置。
2.根据权利要求1所述的方法，其中所述裸片中每一个包括：
多个芯片焊盘；以及
至少两个输入缓冲器，每一个耦合至所述至少两个共用焊盘之一和所述多个芯片焊盘之一，
其中，在晶圆级测试所述半导体装置期间，所述至少两个输入缓冲器被配置为将通过所述至少两个共用焊盘且来自外部自动测试设备的测试操作信号传递至其中的所述半导体装置，并且被配置为切断通过所述芯片焊盘的至少一部分的通路，以及
其中所述至少两个输入缓冲器包括：
第一输入缓冲器，耦合至所述至少两个共用焊盘中的第一共用焊盘、所述多个芯片焊盘中的第一芯片焊盘和所述半导体装置；以及
第二输入缓冲器，耦合至所述至少两个共用焊盘中的第二共用焊盘、所述多个芯片焊盘中的第二芯片焊盘和所述半导体装置。
3.根据权利要求2所述的方法，其中所述第一输入缓冲器包括：
连接至所述第一共用焊盘和所述裸片中的第一接地焊盘的开关电路，其中所述开关电路被配置为响应于第一开关控制信号和第二开关控制信号输出通过所述第一共用焊盘的测试操作信号和所述第一接地焊盘的接地电压之一；
连接至所述第一芯片焊盘和所述第一接地焊盘的内部驱动器；以及
连接至所述开关电路和所述内部驱动器的选择电路，其中所述选择电路被配置为响应于第二开关控制信号提供所述开关电路的输出和所述内部驱动器的输出之一至所述半导体装置。
4.根据权利要求3所述的方法，其中在晶圆级测试所述半导体装置期间，
所述开关电路响应于所述第一开关控制信号和所述第二开关控制信号输出通过所述第一共用焊盘的所述测试操作信号，以及
所述选择电路响应于所述第二开关控制信号提供所述开关电路的输出至所述半导体装置。
5.根据权利要求3所述的方法，其中所述开关电路包括：
连接在所述第一共用焊盘和与所述选择电路连接的第一节点之间的第一传输门，其中所述第一传输门接收所述第一开关控制信号和所述第二开关控制信号；以及
连接在所述第一接地焊盘和所述第一节点之间的第二传输门，其中所述第二传输门接收所述第一开关控制信号和所述第二开关控制信号。
6.根据权利要求5所述的方法，其中在晶圆级测试所述半导体装置期间，
所述第一开关控制信号通过第一逻辑电平使能，
所述第二开关控制信号通过不同于所述第一逻辑电平的第二逻辑电平禁用，
所述第一传输门导通并将所述第一共用焊盘和所述第一节点彼此连接，以及
所述第二传输门响应于所述第一开关控制信号和所述第二开关控制信号断开。
7.根据权利要求3所述的方法，其中对于所述裸片中每一个，所述测试架构包括：
连接至所述划片通道中的第二接地焊盘的开关信号发生器，被配置为生成所述第一开关控制信号和所述第二开关控制信号。
8.根据权利要求7所述的方法，其中所述开关信号发生器至少部分地形成在所述划片区域中。
9.根据权利要求7所述的方法，还包括：
在晶圆级测试所述裸片期间，通过第一逻辑电平使能所述第一开关控制信号并通过第二逻辑电平禁用所述第二开关控制信号；以及
在晶圆级测试所述半导体装置之后关于所述划片通道分离所述多个裸片，其中
所述开关信号发生器被配置为通过第一逻辑电平使能所述第二开关控制信号并被配置为在所述分离后通过第二逻辑电平禁用所述第一开关控制信号。
10.根据权利要求2所述的方法，其中所述多个芯片焊盘还包括未连接至所述共用焊盘的第三芯片焊盘，以及
其中所述第三芯片焊盘是输入/输出芯片焊盘，其在晶圆级测试所述半导体装置期间从自动测试设备接收所述测试操作信号，并基于所述测试操作信号输出测试结果信号至所述自动测试设备。
11.根据权利要求2所述的方法，其中所述至少两个共用焊盘还包括第三共用焊盘，
其中连接至所述第三共用焊盘的数据缓冲器形成在所述划片通道中，以及
其中所述至少两个输入缓冲器还包括第三输入缓冲器，其连接至所述数据缓冲器、所述至少两个芯片焊盘中的第三芯片焊盘和所述半导体装置。
12.根据权利要求11所述的方法，其中在晶圆级测试所述半导体装置期间，所述数据缓冲器被配置为将通过所述第三共用焊盘来自所述自动测试设备的测试图案信号通过所述第三输入缓冲器中的每一个传递至所述半导体装置中的每一个，并被配置为将来自所述半导体装置中的每一个基于所述测试图案信号的测试结果信号通过第三共用焊盘顺序地提供至所述自动测试设备。
13.根据权利要求2所述的方法，还包括：
至少两个驱动器，形成在所述划片通道中并分别连接至所述至少两个共用焊盘，
其中在晶圆级测试半导体装置期间，所述至少两个驱动器被配置为驱动来自所述至少两个共用焊盘的测试信号以将所述测试信号分别提供至每个裸片中的至少两个输入缓冲器。
14.根据权利要求13所述的方法，其中所述至少两个驱动器接收分别来自所述划片通道中的电源焊盘的供电电压和来自所述划片通道中的接地焊盘的接地电压。
15.一种制造半导体芯片的方法，包括：
提供包括多个裸片和多个测试焊盘的晶圆，所述多个裸片包括用于形成所述半导体芯片的第一裸片，所述多个测试焊盘形成在所述多个裸片之间的划片区域中；
形成连接至所述多个测试焊盘的多个测试电路；
使用所述多个测试焊盘和所述多个测试电路以同时测试所述多个裸片；以及
通过沿所述划片区域切割来彼此分隔所述裸片，
其中在分隔期间所述多个测试焊盘和/或所述多个测试电路的至少一部分被移除，并且不被包括在分隔的裸片中。
16.根据权利要求15所述的方法，其中每个裸片包括连接至第一测试焊盘的第一输入缓冲器，而且方法还包括：
对于每个裸片，在测试期间以第一方式操作所述第一输入缓冲器，并在测试期间以不同于所述第一方式的第二方式操作所述第一输入缓冲器，
其中所述操作方式上的区别是由所述测试架构引起的。
17.根据权利要求16所述的方法，其中：
第一方式包括在分隔前将来自测试焊盘的信号输入至所述半导体装置；以及
第二方式包括在分隔后将来自芯片焊盘的信号输入至所述半导体装置。
18.根据权利要求16所述的方法，其中：
分隔所述裸片包括移除所述测试焊盘和切通开关信号发生器的一部分，所述开关信号发生器被用于生成用于控制所述多个裸片的测试的信号。
19.一种在晶圆级测试在晶圆上形成的相应裸片中形成的分离的半导体装置的方法，所述方法包括：
通过多个共用焊盘和分别连接至所述共用焊盘的多个输入缓冲器将来自外部测试设备的测试操作信号共同传递至所述半导体装置；以及
响应于所述测试操作信号的测试图案信号，通过至少一个输入缓冲器和至少一个共用焊盘将来自所述半导体装置的测试结果信号提供至自动测试设备，
其中所述共用焊盘形成在将所述裸片彼此区分的划片通道中，并且所述共用焊盘共同连接至所述裸片。
20.根据权利要求19所述的方法，其中对于每个裸片，在晶圆级测试所述半导体装置期间响应于开关控制信号，所述输入缓冲器被配置为将通过所述共用焊盘的所述测试操作信号传递至所述半导体装置并且被配置为切断来自连接至所述裸片中的所述输入缓冲器的多个芯片焊盘的通路。
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