KR20240050321A - 테스트 회로들 상에 정밀한 전압을 설정하기 위한 장치 및 방법 - Google Patents

테스트 회로들 상에 정밀한 전압을 설정하기 위한 장치 및 방법 Download PDF

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Abstract

장치는 칩들의 행들 및 열들을 호스팅하는 반도체 웨이퍼를 가지며, 칩들의 행들 및 열들은 스크라이브 라인들에 의해 분리된다. 셀렉트 회로는 스크라이브 라인들 내에 배치된다. 셀렉트 회로는 스크라이브 라인들 내의 테스트 회로들에 접속된다. 셀렉트 회로는 단일 테스트 회로에서 전압 제어를 인에이블하면서 다른 모든 테스트 회로들을 디스에이블하도록 동작하고 각각의 테스트 회로에 대한 헤더 스위치 및 각각의 테스트 회로에 대한 푸터 스위치를 포함한다.

Description

테스트 회로들 상에 정밀한 전압을 설정하기 위한 장치 및 방법
본 출원은 2021년 6월 25일에 출원된 미국 가특허출원 일련번호 63/215,050에 대한 우선권을 주장하며, 그 내용은 본 명세서에 참조로 포함된다.
본 발명은 일반적으로 반도체 웨이퍼들을 테스트 하는 것에 관한 것이다. 특히, 본 발명은 테스트 회로들 상에 정밀한 전압을 설정하는 것에 관한 것이다.
도 1은 웨이퍼(104) 상의 패드들과 접속관계를 이루는 프로브 카드(102)에 접속된 테스트 장비(100)를 포함하는 알려진 반도체 웨이퍼 테스트 시스템을 예시한다. 도 2는 개별 칩들(200)을 갖는 반도체 웨이퍼(104)를 예시한다. 개별 칩들(200)은 스크라이브 라인들(202)에 의해 분리되는 칩들의 행들 및 열들을 형성한다. 스크라이브 라인(202) 내에 테스트 회로들(204)이 있다. 테스트 회로들(204)은 웨이퍼 레벨 테스트 동안 사용된다. 테스트가 완료될 때, 후속 패키징을 위해 개별 칩들을 나누기 위해 스크라이브 라인들에서 톱이 사용된다. 이러한 절단 프로세스는 스크라이브 라인들 내의 테스트 회로들(204)을 파괴한다. 도 3은 게이트 패드(300), 소스 패드(302) 및 드레인 패드(304)를 갖는 간단한 테스트 회로를 예시한다. 프로브 카드 니들(306)이 드레인 패드(304)에 접속된다.
도 4는 소스 측정 유닛들 SMU(source measurement unit)1 및 SMU2을 포함하는 테스트 장비(100)를 예시한다. SMU 전압들은 장비 케이블들, 프로브 팁들, 프로브 패드들, 및 온-칩 메탈 루트들(on-chip metal routes)로부터의 와이어 접속들을 통해 본 명세서에서 저항기 R9로 도시된 의도된 회로로 접속된다. 테스트 회로는 임의의 복잡성을 가질 수 있다는 점이 이해되어야 한다.
전류는 SMU로부터 테스트 회로로 흐르고, 이는 저항기 R9에서의 전압이 SMU 전압들로부터 저하될 것임을 의미한다. 저항기들 R1-R8은 잘 제어되지 않는다. 저항들 R1, R2, R3, R4, R5, 및 R6은 케이블들, 프로브 카드, 프로브 팁들 및/또는 프로브 패드들에서의 기생 저항들을 표현한다. 저항들 R7 및 R8은 온-칩 와이어 루트들로부터의 기생 저항들을 표현한다.
각각의 SMU는 2개의 접속, 즉 "포스(force)" 접속 및 "센스(sense)" 접속을 포함한다. 이 경우에서, 타겟 전압이 SMU의 포스 단자를 통해 인가된다. 포스 단자로부터의 전류는 R1의 저항과 전류의 값의 곱과 동일한 전압 강하("IR 전압" 강하로 알려짐)를 생성하는 R1을 통해 흐른다. IR 전압 강하로 인해, 노드 N1에서의 전압은 SMU에서 인가되는 전압과 다르다. SMU의 센스 단자는 전압을 측정한다. 센스 단자를 통한 전류는 R2를 통한 IR 전압 강하가 무시할만 하도록 매우 낮게 설계된다. SMU는 센스 전압을 의도된 타겟 전압과 비교하고, 포스 전압을 증가시켜 타겟 전압이 "켈빈 노드", N1에서 획득되도록 한다. 포스 및 센스 단자들이 만나는 켈빈 노드들 N1 및 N2는 통상적으로 케이블 접합들 또는 프로브 카드 또는 프로브 패드 또는 칩(104) 상에 위치될 수 있다.
도 5는 테스트 장비(100) 및 다수의 테스트 회로들(1 내지 N)을 갖는 웨이퍼(104)를 갖는 종래 기술의 시스템을 예시한다. 어레이의 모든 테스트 회로들은 효율적인 패드 이용을 위해 공통 Vdd 및/또는 Vss 패드를 공유한다. 각각의 테스트 회로는 하나의 회로만이 인에이블되고 나머지 회로들은 디스에이블되도록 디지털 어드레싱이 가능하다. 공통 Vdd 및 Vss 패드들로부터의 전류 소모(current draw)는 디스에이블된 회로들 중 임의의 것과 비교하여 인에이블된 회로에 대해서 몇 자릿수 더 높다. 이는 SMU에서 측정된 전류가 인에이블된 회로에 대한 전류 소모와 대략 동일하다는 것을 의미한다. 이것은 두 가지 문제점들을 갖는다.
첫째, 테스트 회로들의 어레이가 큰 경우에, 디스에이블된 회로들로부터의 누설 전류는 인에이블된 회로에 대한 전류 측정에 상당한 에러를 야기할 만큼 충분히 클 수 있다. 둘째, 각각의 개별 테스트 회로 상의 누설 전류를 측정하는 것이 바람직하다. 이 경우에서, 모든 회로들이 디스에이블되고 전류 측정은 모든 테스트 회로들에 대한 조합 누설이다. 각각의 테스트 회로 상의 누설 전류를 측정하는 능력은 없다.
따라서, 웨이퍼 스크라이브 라인들 내의 테스트 회로들의 개선된 전력 관리가 필요하다.
장치는 칩들의 행들 및 열들을 호스팅하는 반도체 웨이퍼를 가지며, 칩들의 행들 및 열들은 스크라이브 라인들에 의해 분리된다. 셀렉트 회로(selection circuitry)는 스크라이브 라인들 내에 배치된다. 셀렉트 회로는 스크라이브 라인들 내의 테스트 회로들에 접속된다. 셀렉트 회로는 단일 테스트 회로에서 전압 제어를 인에이블하면서 다른 모든 테스트 회로들을 디스에이블하도록 동작한다.
본 발명은 첨부 도면들과 함께 취해진 다음의 상세한 설명과 관련하여 더 충분히 이해된다.
도 1은 종래 기술에서 알려진 반도체 웨이퍼 테스트 시스템을 예시한다.
도 2는 테스트 회로들을 호스팅하는 스크라이브 라인을 갖는 종래 기술의 반도체 웨이퍼를 예시한다.
도 3은 종래 기술의 테스트 회로 및 관련된 프로브 카드 니들을 예시한다.
도 4는 테스트 회로와 연관된 종래 기술의 저항 네트워크를 예시한다.
도 5는 종래 기술의 테스트 장비 및 웨이퍼 상의 테스트 회로들을 예시한다.
도 6은 본 발명의 실시예에 따른 테스트 회로 셀렉트 회로를 갖는 웨이퍼를 예시한다.
도 7은 본 발명의 실시예에 따른 헤더 스위치(header switch) 셀렉트 회로를 갖는 웨이퍼를 예시한다.
도 8은 본 발명의 실시예에 따른 푸터 스위치(footer switch) 셀렉트 회로를 갖는 웨이퍼를 예시한다.
도 9는 본 발명의 실시예에 따라 이용되는 셀렉트 회로를 예시한다.
도 10은 본 발명의 실시예에 따라 이용되는 셀렉트 회로를 예시한다.
도 11은 본 발명의 실시예에 따라 이용되는 셀렉트 회로를 예시한다.
동일한 참조 번호들은 여러 도면들에 걸쳐 대응하는 부분들을 지칭한다.
도 6은 SMU 공급들과 각각의 테스트 회로 사이에 삽입된 헤더 스위치(600)를 예시한다. 테스트 회로가 링 발진기와 같은 디지털 회로인 경우에 헤더 스위치는 Vdd 공급을 제어하고 푸터 스위치(602)는 Vss 공급을 제어한다.
어드레싱가능한 어레이 내의 각각의 테스트 회로는 그 자신의 헤더 스위치 및 그 자신의 푸터 스위치를 갖는다. 디지털 셀렉트 라인(604)은 외부 패드 접속(들)으로부터 각각의 헤더 스위치 및 푸터 스위치에 접속된다. 디지털 어드레싱은 한 번에 하나의 회로만이 셀렉트("1"의 값)될 수 있도록 한다. 모든 나머지 테스트 회로들에 대한 디지털 셀렉트 값은 "0"으로 설정된다. 예를 들어, 디지털 셀렉트 신호는 테스트 장비(100)에서 개시된 다음 프로브 핀에 의해 디지털 셀렉트 패드에 인가될 수 있다.
도면에서 노드 라벨링에 도시되는 바와 같이 전원에 대한 SMU 접속들은 모든 헤더 스위치들 및 푸터 스위치들에 걸쳐 공통이다. 이 예에서, 4개의 SMU - SMU1, SMU2, SMU3 및 SMU4가 있고, 각각은 포스 및 센스 라인들, N1F, N1S, N2F, N2S, N3F, N3S, N4F 및 N4S를 각각 갖는다. 이러한 포스 및 센스 라인 노드들은, 도 6에 도시된 바와 같이, 헤더 스위치(600) 및 푸터 스위치(602)에 대한 접속들을 갖는다. 이 실시예에서, 헤더 스위치들(600)은 노드들 N1F, N1S, N2F, N2S에 접속되고 푸터 스위치들(602)은 노드들 N3F, N3S, N4F, NFS에 접속된다.
헤더 스위치와 푸터 스위치 모두를 사용하는 것은 전원 레일들 둘 다에 대한 IR 전압 강하의 제거 또는 감소를 허용한다.
도 7에 도시된 바와 같이, 본 발명의 실시예는 헤더 스위치들(600)만을 사용한다.
이 도면에서, Vss에 대한 켈빈 노드(700)(SMU3에 대한 포스과 센스가 만나는 곳)는 칩(104) 상에 있는 것으로 도시된다. 이 켈빈 노드는 SMU 공급 라인을 따라 다른 곳에서 발생할 수 있다(예를 들어, 오프-칩). 도 7의 구현의 이점은 복잡성 감소이다.
도 8은 푸터 스위치들(602)만을 사용하는 본 발명의 실시예를 예시한다.
이 도면에서, Vdd에 대한 켈빈 노드(800)(SMU1에 대한 포스와 센스가 만나는 곳)는 칩 상에 있는 것으로 도시된다. 이 켈빈 노드는 SMU 공급 라인을 따라 다른 곳에서 발생할 수 있다(예를 들어, 오프-칩). 이러한 구현의 이점은 복잡성 감소이다.
도 9는 헤더 스위치(600) 및 푸터 스위치(602)의 구현을 예시한다. 각각의 테스트 회로에 대한 헤더 및 푸터 스위치는 테스트 회로들의 N개의 경우들(instances)에 대한 디지털 셀렉트(S1, S2, ... SN)에 의해 제어된다. (셀렉트 위의 바는 셀렉트 신호가 반전된 것을 나타낸다). N개의 경우들에 대해, 한 번에 하나의 셀렉트만이 "1"의 값을 가질 수 있고 나머지 셀렉트들 모두는 "0"이다. 예를 들어, S1이 "1"의 논리값을 갖는 경우, S2-SN 셀렉트들은 "0"이어야 한다. S1이 "1"이면, 트랜지스터들 MNa1, MNb1, MPa1, MPb1이 턴온되고, 테스트 회로 1에 대한 전력이 SMU1의 포스 및 센스(노드들 N1F, N1S) 및 SMU3의 포스 및 센스(노드들 N3F, N3S)에 접속된다. SMU1의 포스 및 센스에 대한 켈빈 노드는 SMU3에 대한 노드 900 및 노드 902이다. 이 노드들은 테스트 회로 1에 직접 인접한다(물리적으로 및 개략적으로). 트랜지스터들 MNc1, MNd1, MPc1, 및 MPd1의 게이트들은 SMU2 및 SMU4(노드들 N2F, N2S, N4F, N4S)로부터 접속해제된다. S2-SN은 "0"이므로, 이들 테스트 회로들 모두는 SMU1 및 SMU3으로부터 접속해제되지만, 이들은 SMU2 및 SMU4에 접속된다.
SMU3 상에 인가된 전압은 SMU1 상에 인가된 전압과 동일하게 설정되므로, 헤더 및 푸터 스위치들 내의 "오프" 트랜지스터들 양단에는 전압 강하가 존재하지 않는다. 따라서, 셀렉트된 트랜지스터에 대해, 셀렉트된 테스트 회로로부터의 모든 전류는 SMU1 및 SMU3으로 전환되고, 셀렉트되지 않은 테스트 회로들에 대한 모든 전류는 SMU2 및 SMU4로 전환된다.
도 10은 헤더 스위치(600) 및 푸터 스위치(602)의 다른 구현을 예시하며, 여기서 셀렉트되지 않은 테스트 회로들에 대한 켈빈 노드 포인트는 스위치들 앞에 위치한다. 이것은 회로 복잡성 및 와이어 라우팅 복잡성을 절약한다.
이러한 구현은 셀렉트되지 않은 테스트 회로들에 대한 누설 전류가 충분히 큰 경우(즉, SMU2 및 SMU4 레그들 상에서) 상당한 IR 전압 강하를 초래할 수 있다. 테스트 회로들의 어레이가 충분히 큰 경우, 셀렉트되지 않은 테스트 회로들에 대한 누설 전류들은 합산되어 상당해질 수 있다. 따라서, 이 구현은 어레이에 배치될 수 있는 테스트 회로들의 수에 제한을 갖는다.
도 11은 SMU2 및 SMU4의 켈빈 노드(즉, 각각의 SMU에 대한 포스과 센스 사이의 접속)가 헤더 및 푸터 스위치들 밖에 (예로서, 아마도 오프칩) 배치되는 것을 허용하는 다른 구현을 예시한다. S1이 "1"로 설정되는 경우, S2-SN은 "0"으로 설정되고 트랜지스터들 MPa1, MPb1, MPd1, MPe1은 턴온되고 SMU1(노드들 N1F 및 N1S)을 테스트 회로 1의 상부 측에 접속한다. 유사하게, MNa1, MNb1, MNd1, MNe1은 턴온되고 테스트 회로 1의 하부 측을 SMU3에 접속한다. 트랜지스터들 MPc1, MPf1, MNc1 및 MNf1이 오프되기 때문에 SMU2 및 SMU4는 테스트 회로 1로부터 접속해제된다.
S1이 여전히 "1"인 동안, 대향하는 세트의 트랜지스터들은 테스트 회로 2 내지 테스트 회로 N의 헤더 및 푸터 스위치들에서 턴온/오프된다. 테스트 회로 2의 헤더 스위치에 대해, SMU2는 이전 회로들에서와 같이 테스트 회로의 최상부에 직접 접속되지 않는다. 이 경우에, 노드 Na2 및 Nb2에 대한 SMU2 접속은 MPa2 및 MPb2에 의해 테스트 회로로부터 격리되어, 턴오프된다.
설명을 목적으로, 전술한 설명에서는 본 발명의 충분한 이해를 제공하기 위해 특정한 명명법을 사용하였다. 그러나, 특정 세부사항들은 본 발명을 실시하기 위해 요구되지 않는다는 것이 본 기술분야의 통상의 기술자에게는 자명할 것이다. 따라서, 본 발명의 특정 실시예들에 대한 전술한 설명들은 예시 및 설명을 목적으로 제시된다. 그들은 완전한 것으로도 또는 본 발명을 개시된 정확한 형태들로 제한하려는 것이 아니고; 자명하게, 위의 교시들을 고려하여 많은 수정들 및 변형들이 가능하다. 실시예들은 본 발명의 원리들과 그 실제적 적용들을 최상으로 설명하기 위해 선택되고 설명되었으며, 본 기술분야의 통상의 기술자가 고려되는 특정 용도에 적합한 다양한 수정들과 함께 본 발명과 다양한 실시예들을 최상으로 이용할 수 있도록 한다. 이하의 청구항들 및 그것의 등가물들은 본 발명의 범주를 정의하려는 것이다.

Claims (5)

  1. 장치로서,
    칩들의 행들 및 열들을 호스팅하는 반도체 웨이퍼- 상기 칩들의 행들 및 열들은 스크라이브 라인들에 의해 분리됨 -; 및
    상기 스크라이브 라인들 내에 배치된 셀렉트 회로- 상기 셀렉트 회로는 상기 스크라이브 라인들 내의 테스트 회로들에 접속되고, 상기 셀렉트 회로는 단일 테스트 회로에서 전압 제어를 인에이블하면서 다른 모든 테스트 회로들을 디스에이블하도록 동작함 -를 포함하는 장치.
  2. 제1항에 있어서, 상기 셀렉트 회로는 각각의 테스트 회로에 대한 헤더 스위치를 포함하는 장치.
  3. 제1항에 있어서, 상기 셀렉트 회로는 각각의 테스트 회로에 대한 푸터 스위치를 포함하는 장치.
  4. 제1항에 있어서, 테스트 장비에서 이용되는 각각의 소스 관리 유닛에 대한 소스 측정 유닛 포스 및 센스 패드들을 추가로 포함하는 장치.
  5. 제1항에 있어서, 상기 단일 테스트 회로에서의 전압 제어를 인에이블하면서 다른 모든 테스트 회로들을 디스에이블하도록 동작하는 상기 셀렉트 회로에 대한 제어 신호를 수신하는 디지털 셀렉트 패드를 추가로 포함하는 장치.
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