CN107017254B

CN107017254B - 半导体器件及其制造方法

Info

Publication number: CN107017254B
Application number: CN201611051425.0A
Authority: CN
Inventors: 程潼文; 陈志山; 林木沧
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-12-16
Filing date: 2016-11-24
Publication date: 2019-12-03
Anticipated expiration: 2036-11-24
Also published as: US10636788B2; US20170179120A1; US10497701B2; US11004845B2; US20200075590A1; US20210280581A1; TWI641148B; US11594534B2; TW201724523A; US20180337180A1; CN107017254A

Abstract

半导体器件包括半导体衬底、多个半导体鳍、栅极堆叠件和外延结构。半导体鳍存在于半导体衬底上。半导体鳍分别包括位于其中的凹槽。栅极堆叠件存在于邻近凹槽的半导体鳍的部分上。外延结构横跨半导体鳍的凹槽而存在。外延结构包括多个角和存在于角之间的至少一个槽，以及槽具有大于至少一个角的曲率半径的曲率半径。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法

技术领域

本发明实施例涉及半导体器件及其制造方法。

背景技术

为了实现提高晶体管性能以及减小其尺寸，晶体管已经发展为：沟道和源极/漏极区位于从衬底形成的鳍中。这种非平面器件是多重栅极FinFET。多重栅极FinFET可以具有栅电极，栅电极横跨一个鳍式硅主体以形成沟道区域。可以邻近沟道区形成外延源极/漏极区在增加沟道区的载子迁移率。

发明内容

根据本发明的一个实施例，提供了一种半导体器件，包括：半导体衬底；多个半导体鳍，存在于所述半导体衬底上，所述半导体鳍分别包括位于所述半导体鳍中的凹槽；至少一个栅极堆叠件，存在于所述半导体鳍的邻近所述凹槽的部分上；以及至少一个外延结构，横跨所述半导体鳍的所述凹槽存在，其中，所述外延结构包括多个角和存在于所述角之间的至少一个槽，以及所述槽具有比所述角的至少一个角的曲率半径大的曲率半径。

根据本发明的另一实施例，还提供了一种半导体器件，包括：半导体衬底；多个半导体鳍，存在于所述半导体衬底上，所述半导体鳍分别包括位于所述半导体鳍中的凹槽；至少一个栅极堆叠件，存在于所述半导体鳍的邻近所述凹槽的部分上；以及至少一个外延结构，横跨所述半导体鳍的所述凹槽存在，其中，所述外延结构包括位于所述外延结构中的至少一个槽，并且所述外延结构的所述槽具有大于0.5nm的曲率半径。

根据本发明的又一实施例，还提供了一种形成半导体器件的方法，包括：在半导体衬底上形成多个半导体鳍；去除所述半导体鳍的部分以形成凹槽；在所述半导体鳍的邻近所述凹槽的另一部分上形成栅极堆叠件；在所述凹槽内形成外延结构至少直到所述外延结构合并，以及在合并的所述外延结构中形成槽；以及使所述槽成形使得成形的所述槽具有比成形前的所述槽的曲率半径大的曲率半径。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。

图1至图13示出了根据本发明的一些实施例的形成半导体器件的方法的不同步骤。

具体实施方式

下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。

图1至图13示出了根据本发明的一些实施例的形成半导体器件的方法的不同步骤。参照图1，在衬底100上形成多个半导体鳍110。在一些实施例中，衬底110包括块状硅衬底。在另一个实施例中，衬底100可以是晶体结构的硅。在一些其他实施例中，衬底100可以包括诸如锗的其他元素半导体，或包括诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体。在另一些其他实施例中，衬底100包括绝缘体上硅(SOI)衬底。可以使用注氧隔离、晶圆接合和/或其他适当方法制造SOI衬底。

半导体鳍110从衬底100延伸。可采用诸如光刻和蚀刻工艺的合适的工艺形成半导体鳍110。在一些实施例中，可以使用干蚀刻或等离子体工艺从衬底100蚀刻半导体鳍110。其后，形成隔离结构120以填充位于半导体鳍110之间的沟槽的下部作为浅槽隔离(STI)。换句话说，半导体鳍110被隔离结构120包围。隔离结构120可以包括诸如氧化硅的任何合适的介电材料。形成隔离结构120的方法可以包括：在衬底100上沉积介电材料以覆盖半导体鳍110，可选择地实施平坦化工艺以去除位于半导体鳍110之间的沟槽的外部的多余的介电材料，然后在剩余的介电材料上实施蚀刻工艺直到暴露半导体鳍110的上部。

参考图2，伪栅极材料层130形成在半导体鳍110上。伪栅极材料层130可以包括多晶硅。可以通过诸如化学汽相沉积(CVD)工艺的沉积工艺形成伪栅极材料层130。通过诸如CVD工艺的沉积工艺在伪栅极材料层130上形成掩模层140。在一些实施例中，掩模层140可以包括诸如氮化硅(SiN)、氧化硅或它们的组合的硬掩模。在一些实施例中，掩模层140可以是多层结构。例如，掩模层140可以包括形成于伪栅极材料层130上的氮化硅层和形成于氮化硅层上的氧化硅层。

参考图3，图案化掩模层140和伪栅极材料层130以形成横跨半导体鳍110的部分的伪栅极堆叠件150。暴露半导体鳍110的位于伪栅极堆叠件150旁边的其他部分。图案化步骤包括实施光刻和蚀刻工艺。

参考图4，一对隔件160形成于伪栅极堆叠件150的相对的两侧壁上。在一些实施例中，间隔件160可包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。间隔件160可以包括单层或多层结构。形成间隔件160的方法包括：在衬底100上形成介电层并实施蚀刻工艺以去除介电层的部分。在一些实施例中，间隔件160可以用于偏移随后形成的掺杂区，例如源极/漏极区。间隔件160还可以用于设计或改变源极/漏极区轮廓。

参考图5，分别部分地去除(或部分地凹进)半导体鳍110的被栅极堆叠件150和间隔件160暴露的部分以形成凹槽112。在该去除(步骤)之后,剩余的半导体鳍110的至少一个具有嵌入部分114和突出部分116。嵌入部分114嵌入在隔离结构120中，并且嵌入部分114至少被凹槽112部分地暴露。突出部分116从嵌入部分114突出并且邻近凹槽112。栅极堆叠件150和间隔件160覆盖突出部分116，以及突出部分116的相对的侧壁分别从间隔件160暴露。可以使用伪栅极堆叠件150和间隔件160作为硬掩模通过反应离子蚀刻(RIE)或通过任何其他合适的去除工艺实施该去除(步骤)。在一些实施例中，可以在大约1mTorr到1000mTorr的压力、大约50W到1000W的功率、大约20V到500V的偏置电压、大约40℃到60℃的温度下、使用HBr和/或者Cl₂作为蚀刻气体来实施刻蚀工艺。另外，在提供的一些实施例中，可以调节刻蚀工艺使用的偏置电压以允许对蚀刻方向的良好的控制，以实现用于半导体鳍110的嵌入部分114的期望的轮廓。

参考图6，未成形的外延结构170分别形成在凹槽112中和半导体鳍110的嵌入部分114上。在外延工艺期间，未成形的外延结构170的外延生长垂直和横向地延伸，从而未成形的外延结构170合并在一起(或物理连接)以形成未成形的合并的外延结构180，未成形的合并的外延结构180横跨半导体鳍110的凹槽112而存在。可使用一个或多个外延或外延的(epi)工艺来形成该未成形的外延结构170，使得可在半导体鳍110的嵌入部分114上可以形成晶体状态的Si部件、SiGe部件、其他合适的部件和/或它们的组合。例如，至少一个未成形的外延结构170具有外延层172和覆盖层174。覆盖层174覆盖外延层172。在一些实施例中，外延层172包括硅锗，以及覆盖层174包括硅。可以在嵌入部分114上通过外延生长形成外延层172。也可以在外延层172上通过外延生长形成覆盖层174。在一些实施例中，覆盖层174包括基本上纯的硅。这样的覆盖层可以增加未成形的外延结构170的导电率。未成形的外延结构170的覆盖层174合并在一起。

在一些实施例中，未成形的外延结构170的晶格常数不同于半导体鳍110的晶格常数，从而位于半导体鳍110的突出部分中的被伪栅极堆叠件150覆盖的沟道可以通过外延结构170具有应力或应变以提高半导体器件的载流子迁移率和加强器件性能。例如，半导体鳍110包括硅以及外延结构170的外延层172包括硅锗。外延工艺的一些实例包括CVD沉积技术(如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延生长和/或其他合适的工艺。该外延工艺可使用与半导体鳍110的嵌入部分114的成分相互作用的气体前体和/或液体前体。在一些实例中，当未成形的外延结构170包括硅锗，诸如具有硅锗外延层172时，未成形的外延结构170的外延生长的前体可以分别包括诸如SiH₄的含硅气体和诸如GeH₄含锗气体，调节含硅气体和含锗气体的分压来改变锗原子百分比和硅原子百分比。在外延生长期间，可以控制含锗前体的流量以调节未成形的外延结构170的尺寸。在一些实施例中，可以控制含锗气体的流量以增加未成形的外延结构170的尺寸，并且此类控制含锗气体流量可以增加在随后的工艺中源极/漏极接触件可以形成于外延结构170上的面积。

在一些实施例中，未成形的外延结构170可以是原位掺杂的。例如，掺杂的种类包括诸如硼或BF₂的p型掺杂剂和/或其他合适的掺杂剂。如果未成形的外延结构170不是原位掺杂的，那么将执行第二注入工艺(例如，结注入工艺)以掺杂该未成形的外延结构170。可以执行一次或多次退火工艺以激活该未成形的外延结构170。该退火工艺包括快速热退火(RTA)和/或激光退火工艺。

参照图7和图8，其中，图8是沿着图7中的线8获取的截面图。实施形状修改工艺以使图6中的未成形的合并的外延结构180成形为成形的合并的外延结构185。例如，可以蚀刻图6的合并的外延结构180以形成具有基本平滑的角的合并的外延结构185。由于通过形状修改工艺使合并的外延结构185成形，合并的外延结构185包括至少一个基本圆的弯曲槽186。该基本圆的槽186可以增加在随后的工艺中源极/漏极接触件可以形成于槽186上的面积。也就是说，使图6中的未成形的外延结构170成形为图7中的成形的外延结构175，以及使图6中未成形的外延结构170之间的凹槽成形作为图7中的位于成形的外延结构175之间的槽186，使得图7中的位于成形的外延结构175之间的槽186具有比图6中位于未成形的外延结构170之间的凹槽大的曲率半径。换句话说，使图6中未成形的外延结构170成形以形成图7中的成形的外延结构175，成形的外延结构175协同形成凹面187,以及凹面187将基本圆的槽186限定于其上。也就是说，凹面187基本是圆的并作为基本圆的槽186的底面。凹面187的基本圆的轮廓可以增加在随后的工艺中源极/漏极接触件可以形成于凹面187上的面积。在一些实施例中，凹面187(或基本圆的槽186)的曲率半径大于约0.5nm，这可以增加源极/漏极接触件可以形成于凹面187上的面积。在一些实施例中，成形的外延结构175的至少一个的高度在从约40nm至约60nm的范围内。在一些实施例中，成形的外延结构175的至少一个的宽度在从约30nm至约50nm的范围内。

如图8所示，在一些实施例中，成形的合并的外延结构185具有顶角188。成形的合并的外延结构185的顶角188分别位于有成形的外延结构175形成于其上的半导体鳍110之上。也就是说，顶角188在衬底100的表面102上的投影分别与半导体鳍110重叠。基本圆的槽186存在于顶角188之间，以及凹面187也存在于顶角188之间。在一些实施例中，形状修改工艺使顶角188成形为基本圆角。在一些实施例中，由于形状修改工艺，基本圆的顶角188的至少一个具有比基本圆的槽186的曲率半径小的曲率半径。也就是说，基本圆的槽186的曲率半径大于基本圆的顶角188的曲率半径，因此增加了源极/漏极接触件可以形成于槽186上的面积。例如，基本圆的槽186的曲率半径大于约0.5nm，基本圆的顶角188的曲率半径在从约1nm到约10nm的范围，或小于0.5nm。

关于基本圆的槽186，基本圆的顶角188是凸起的。也就是说，关于基本圆的顶角188，基本圆的槽186是凹面的并且存在于基本圆的顶角188之间。换句话说，基本圆的顶角188邻近凹面187相对的侧壁，以及凹面187具有比基本圆的顶角188更靠近衬底100的底部。也就是说，从凹面187的底部到衬底100的表面102的距离比从基本圆的顶角188到衬底100的表面102的距离短。在这种配置中，基本圆的顶角188和基本圆的槽186可以一起形成基本波浪形表面，并且基本波浪形表面的凹陷区具有大于基本波浪形表面的凸起区的曲率半径，这可以增加源极/漏极接触件可以形成于凹陷区上的面积。

在一些实施例中，在形状修改工艺之后，去除覆盖层174的至少部分。保留覆盖层174的存在于外延层172之间的合并的部分以用作合并的覆盖层176。在合并的覆盖层176的外表面上形成基本圆的槽186。也就是说，使合并的覆盖层176成形以在合并的覆盖层176上形成凹面187。在一些实施例中，使覆盖层174成形，不使外延层172成形。在一些实施例中，使覆盖层174和外延层172成形。在一些实施例中，在形状修改工艺之后，暴露外延层172的部分，并且外延层172暴露的表面邻近限定基本圆的槽186的凹面187。

在一些实施例中，基本圆的顶角188形成在外延层172上。也就是说，外延层172具有通过形状修改工艺成形的基本圆的顶角。在一些实施例中，基本圆的槽186的底部和基本圆的顶角188的顶部由不同的材料制成。例如，基本圆的槽186的底部包括硅，而基本圆的顶角188的顶部包括硅锗。在一些实施例中，为了提高导电率，可以对合并的外延结构185实施可选的外延工艺以用于在合并的外延结构185上形成另一个硅盖。

在一些实施例中，形状修改工艺包括各向同性蚀刻工艺。也就是说，可以对图6中未成形的合并的外延结构180实施各向同性蚀刻工艺以形成图7中成形的合并的外延结构185。各向同性蚀刻工艺是一种不包括优选方向的蚀刻。在一些实施例中，各向同性蚀刻可以是锗选择蚀刻工艺、硅选择蚀刻或它们的组合。例如，在各向同性蚀刻工艺中使用的蚀刻剂可以包括氢氟酸(HF)、氯化氢(HCl)、氢溴酸(HBr)、过氧化氢(H₂O₂)、其他合适的蚀刻剂或它们的组合。硅选择蚀刻工艺指的是对硅有选择性的蚀刻工艺。也就是说，在单个蚀刻工艺中，蚀刻掉的含硅结构的量大于蚀刻掉的含其他结构的量。同样地，锗选择蚀刻工艺指的是对锗有选择性的蚀刻工艺。也就是说，在单个蚀刻工艺中，蚀刻掉的含锗结构的量大于蚀刻掉的含其他结构的量。

在一些实施例中,如图8中所示，衬底100具有表面102，并且半导体鳍110存在于(或凸起于)衬底100的表面102上。基本圆的槽186在衬底100的有半导体鳍110存在于其上的表面102上的投影至少存在于半导体鳍110之间，并且因此增加了源极/漏极可以形成于槽186上的面积。

在一些实施例中，如图8所示，隔离结构120的部分在合并的外延结构185之下。也就是说，合并的外延结构185在衬底100的表面102上的投影与隔离结构120在衬底100的表面102的投影重叠。隔离结构120具有邻近合并的外延结构185的顶面122。换句话说，顶面122远离衬底100。由于形状修改工艺，隔离结构120的顶面122至少部分地凹进。也就是说，隔离结构120的顶面122可以是凹面，由于至少形状修改工艺而形成这样的凹形轮廓。例如，顶部凹面122可以是弯曲的或基本圆的。

参考图9，在衬底100上形成层间介电(ILD)层200以覆盖伪栅极堆叠件150、外延结构185和半导体鳍110。层间介电层200可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、低介电常数介电材料或它们的组合。可以通过诸如CVD工艺的沉积工艺形成ILD层200。然后，去除ILD层200的部分以暴露伪栅极堆叠件150的顶面。去除步骤可以包括实施化学机械抛光(CMP)工艺。

参考图10，通过合适的工艺去除间隔件160之间的伪栅极堆叠件150以形成凹槽210。凹槽210的形成可以通过反应离子蚀刻(RIE)或任何其他合适的去除工艺来实施。凹槽210的形成可以包括相对于位于半导体鳍110的下面的突出部分选择性地蚀刻伪栅极堆叠件150的选择性蚀刻工艺。在凹槽210的形成期间，可以通过诸如光刻胶掩模或硬掩模的掩模保护间隔件160和ILD层200。在形成凹槽210之后，可以通过灰化、剥离或其他合适的技术去除掩模。

参考图11和图12，其中图12是沿着图11中的线11获取的截面图。在凹槽210中以及半导体鳍110的位于凹槽210中的突起部分上形成栅极介电层220。在凹槽210中以及栅极介电层220上形成栅电极层230。栅极介电层220和栅电极层230在间隔件160之间形成栅极堆叠件240。防止电子损耗的栅极介电层220可以包括,例如，诸如金属氧化物、金属氮化物、金属硅盐酸、过渡金属氧化物、过渡金属氮化物、过渡金属硅盐酸、金属的氮氧化物、金属铝酸、硅酸锆、铝酸锆或它们的组合的高k介电材料。在一些实施例中，栅极介电层220可以包括氧化铪(HfO₂)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化锆铪(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta₂O₅)、氧化钇(Y₂O₃)、氧化锶钛(SSrTiO₃,STO)、氧化钡钛(BaTiO₃,BTO)、氧化钡锆(BaZrO)、氧化镧铪(HfLaO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化铝(Al₂O₃)、氮化硅(Si₃N₄)、氮氧化硅(SiON或它们的组合。栅极介电层220可具有多层结构，例如一个氧化硅层(即，界面层)和另外一个高k材料层。栅极介电层220可使用CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、臭氧氧化、其他合适的工艺或它们的组合形成。

在一些实施例中，栅电极层230包括诸如多晶硅、非晶硅等的半导体材料。可掺杂或不掺杂地沉积栅电极层230。例如，在一些实施例中，栅电极层230包括通过低压化学汽相沉积(LPCVD)不掺杂沉积的多晶硅。一旦应用，例如,多晶硅可以掺杂有磷离子(或其他P型掺杂物)以形成PMOS器件，或者可以掺杂有硼(或其他N型掺杂物)以形成NMOS器件。例如,该多晶硅还可以通过原位掺杂的多晶硅的炉沉积的方式来沉积。可选地，栅电极层230可包括多晶硅金属合金或包括诸如钨(W)、镍(Ni)、铝(Al)、钽(Ta)、钛(Ti)或它们的组合的金属的金属栅极。

参考图13，源极/漏极接触件250穿过ILD层200并与外延结构185的基本圆的凹面187接触。也就是说，源极/漏极接触件250形成于基本圆的槽186上。在一些实施例中，由于源极/漏极接触件250形成于基本圆的凹面187上，因此源极/漏极接触件250可以包括与基本圆的凹面187对应的基本圆的底面252。也就是说，基本圆的底面252与基本圆的凹面187接触，并且基本圆的底面252具有与槽186基本相同的曲率半径。在一些实施例中，基本圆的底面252的曲率半径大于约0.5nm。在一些实施例中，基本圆的底面252的曲率半径比基本圆的顶角188的曲率半径大。源极/漏极接触件250的形成包括：通过蚀刻工艺向下蚀刻穿过ILD层200至合并的外延结构185的基本圆的凹面187来形成接触孔并且通过诸如CVD工艺的沉积工艺在接触孔中沉积金属或其他合适的导电材料以形成源极/漏极接触件250。

在一些实施例中，横跨半导体鳍的凹槽而存在的外延结构具有槽。使槽成形使其具有比外延结构的角的曲率半径大的曲率半径。结果，源极/漏极接触件可以形成于更大的面积上，从而可以降低接触电阻。

参照一些实施例，一种半导体器件包括半导体衬底、多个半导体鳍、栅极堆叠件和外延结构。半导体鳍存在于半导体衬底上。半导体鳍分别包括位于半导体鳍中的凹槽。栅极堆叠件存在于半导体鳍的邻近凹槽的部分上。外延结构横跨半导体鳍的凹槽而存在。外延结构包括多个角和存在于角之间的至少一个槽，以及槽具有比至少一个角的曲率半径大的曲率半径。

根据一些实施例，一种半导体器件包括半导体衬底、多个半导体鳍、栅极堆叠件和外延结构。半导体鳍存在于半导体衬底上。半导体鳍分别包括位于半导体鳍中的凹槽。栅极堆叠件存在于半导体鳍的邻近凹槽的部分上。外延结构横跨半导体鳍的凹槽而存在。外延结构包括至少一个槽。槽具有大于约0.5nm的曲率半径。

根据一些实施例，一种形成半导体器件的方法包括：在半导体衬底上形成多个半导体鳍，去除半导体鳍的部分以形成凹槽，在半导体鳍的邻近凹槽的另一部分上形成栅极堆叠件，在凹槽内形成外延结构至少直到外延结构合并以及在合并的外延结构上形成槽，并使该槽成形使得成形后的槽具有比成形前的槽的曲率半径大的曲率半径。

在上述半导体器件中，所述槽在所述半导体衬底的表面上的投影至少部分地存在于所述半导体鳍之间，所述半导体鳍存在于所述半导体衬底上。

在上述半导体器件中，所述外延结构还包括分别存在于所述半导体鳍上的多个外延层和至少存在于所述外延层之间的至少一个覆盖层，其中，所述槽至少存在于所述覆盖层上。

在上述半导体器件中，还包括：至少一个接触件，存在于所述槽上。

在上述半导体器件中，还包括：至少一个接触件，具有与所述外延结构接触的底面，其中，所述接触件的所述底面具有比所述角的至少一个角的所述曲率半径大的曲率半径。

在上述半导体器件中，还包括：至少一个接触件，具有与所述外延结构接触的底面，其中，所述接触件的所述底面具有大于0.5nm的曲率半径。

在上述半导体器件中，所述槽的所述曲率半径大于0.5nm。

在上述半导体器件中，所述角的至少一个角的所述曲率半径小于0.5nm。

在上述半导体器件中，所述外延结构还包括邻近所述槽的至少一个角，并且所述槽具有比所述角更靠近所述衬底的底部。

在上述半导体器件中，所述角具有比所述槽的所述曲率半径小的曲率半径。

在上述半导体器件中，所述槽的所述底部和所述角由不同的材料制成。

在上述半导体器件中，还包括：至少一个接触件，具有与所述外延结构接触的底面，其中，所述接触件的所述底面具有与所述槽的所述曲率半径基本相同的曲率半径。

在上述方法中，所述成形包括对合并的所述外延结构实施各向同性蚀刻工艺。

在上述方法中，用于所述成形中的蚀刻剂包括过氧化氢(H₂O₂)。

在上述方法中，实施所述成形至少直到所述槽的所述曲率半径大于0.5nm。

在上述方法中，形成合并的所述外延结构包括：在所述凹槽内分别形成外延层；以及分别在所述外延层上形成覆盖件至少直到所述覆盖件合并在一起，其中，所述成形包括去除所述覆盖件的至少部分。

在上述方法中，还包括：在成形的所述槽上形成至少一个接触件。

上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims

1.一种半导体器件，包括：

半导体衬底；

多个半导体鳍，存在于所述半导体衬底上，所述半导体鳍分别包括位于所述半导体鳍中的凹槽；

至少一个栅极堆叠件，存在于所述半导体鳍的邻近所述凹槽的部分上；以及

至少一个外延结构，横跨所述半导体鳍的所述凹槽存在，其中，所述外延结构包括多个角和存在于所述角之间的至少一个槽，以及所述槽具有比所述角的至少一个角的曲率半径大的曲率半径，所述外延结构还包括分别存在于所述半导体鳍上的多个外延层和至少存在于所述外延层之间的至少一个覆盖层，其中，所述槽至少存在于所述覆盖层上，所述外延层具有未被所述覆盖层覆盖的顶面。

2.根据权利要求1所述的半导体器件，其中，所述槽在所述半导体衬底的表面上的投影至少部分地存在于所述半导体鳍之间，所述半导体鳍存在于所述半导体衬底上。

3.根据权利要求1所述的半导体器件，还包括：

至少一个接触件，存在于所述槽上。

4.根据权利要求1所述的半导体器件，还包括：

至少一个接触件，具有与所述外延结构接触的底面，其中，所述接触件的所述底面具有比所述角的至少一个角的所述曲率半径大的曲率半径。

5.根据权利要求1所述的半导体器件，还包括：

至少一个接触件，具有与所述外延结构接触的底面，其中，所述接触件的所述底面具有大于0.5nm的曲率半径。

6.根据权利要求1所述的半导体器件，其中，所述槽的所述曲率半径大于0.5nm。

7.根据权利要求1所述的半导体器件，其中，所述角的至少一个角的所述曲率半径小于0.5nm。

8.一种半导体器件，包括：

半导体衬底；

至少一个外延结构，横跨所述半导体鳍的所述凹槽存在，其中，所述外延结构包括位于所述外延结构中的至少一个槽，并且所述外延结构的所述槽具有大于0.5nm的曲率半径，所述外延结构还包括分别存在于所述半导体鳍上的多个外延层和至少存在于所述外延层之间的至少一个覆盖层，其中，所述槽至少存在于所述覆盖层上，所述外延层具有未被所述覆盖层覆盖的顶面。

9.根据权利要求8所述的半导体器件，其中，所述外延结构还包括邻近所述槽的至少一个角，并且所述槽具有比所述角更靠近所述衬底的底部。

10.根据权利要求9所述的半导体器件，其中，所述角具有比所述槽的所述曲率半径小的曲率半径。

11.根据权利要求9所述的半导体器件，其中，所述槽的所述底部和所述角由不同的材料制成。

12.根据权利要求8所述的半导体器件，还包括：

至少一个接触件，具有与所述外延结构接触的底面，其中，所述接触件的所述底面具有与所述槽的所述曲率半径相同的曲率半径。

13.根据权利要求8所述的半导体器件，还包括：

14.一种形成半导体器件的方法，包括：

在半导体衬底上形成多个半导体鳍；

去除所述半导体鳍的部分以形成凹槽；

在所述半导体鳍的邻近所述凹槽的另一部分上形成栅极堆叠件；

在所述凹槽内形成外延结构至少直到所述外延结构合并，以及在合并的所述外延结构中形成槽；以及

使所述槽成形使得成形的所述槽具有比成形前的所述槽的曲率半径大的曲率半径，其中，形成合并的所述外延结构包括：

在所述凹槽内分别形成外延层；以及

分别在所述外延层上形成覆盖件至少直到所述覆盖件合并在一起，其中，所述成形包括去除所述覆盖件的至少部分以暴露所述外延层的顶面。

15.根据权利要求14所述的形成半导体器件的方法，其中，所述成形包括对合并的所述外延结构实施各向同性蚀刻工艺。

16.根据权利要求14所述的形成半导体器件的方法，其中，用于所述成形中的蚀刻剂包括过氧化氢(H₂O₂)。

17.根据权利要求14所述的形成半导体器件的方法，其中，实施所述成形至少直到所述槽的所述曲率半径大于0.5nm。

18.根据权利要求14所述的形成半导体器件的方法，还包括：

在成形的所述槽上形成至少一个接触件。