CN106997753A - 一种goa驱动电路 - Google Patents
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Abstract
本发明公开了一种GOA驱动电路，包括多级GOA驱动单元，每级GOA驱动单元用于向一行像素单元输出行扫描信号，所述GOA驱动单元进一步包括上拉单元、上拉控制单元、下传单元、下拉单元以及下拉维持单元；所述上拉控制单元输出第一电压信号；其中，所述下拉单元被配置为：在所述第一电压信号由高电位跳变为低电位的过程中，增加将所述第一电压信号下拉至第一电位的时间，以使所述第一电压信号具有阶梯式下降沿。该GOA驱动电路保证了电路中关键节点电压在发生变化的过程中的平稳性，有利于改善GOA驱动电路的输出特性，提升GOA驱动电路的整体性能。
Description
技术领域
本发明属于显示技术领域，尤其涉及一种GOA驱动电路。
背景技术
随着液晶显示技术的发展以及薄膜晶体管(TFT)性能的提升，GOA(Gate OnArray)驱动电路已日渐普遍地应用于液晶显示设备中。
GOA驱动电路具有很多的优点，例如由于GOA驱动电路是直接在阵列基板上制作形成的，因此可以节省栅极驱动芯片(Gate IC)的使用，实现显示屏的无边框设计，且有利于提高产品的良率。降低生产成本等。
使GOA驱动电路中关键电路节点的电压保持稳定，是提高GOA驱动电路性能的重要手段。
发明内容
本发明所要解决的技术问题之一是需要提供一种能够使关键电路节点的电压保持稳定的GOA驱动电路。
为了解决上述技术问题，本申请的实施例首先提供了一种GOA驱动电路，包括多级GOA驱动单元，每级GOA驱动单元用于向一行像素单元输出行扫描信号，所述GOA驱动单元进一步包括上拉单元、上拉控制单元、下传单元、下拉单元以及下拉维持单元；所述上拉控制单元输出第一电压信号；其中，所述下拉单元被配置为：在所述第一电压信号由高电位跳变为低电位的过程中，增加将所述第一电压信号下拉至第一电位的时间，以使所述第一电压信号具有阶梯式下降沿。
优选地，在所述第一电压信号经由所述下拉单元进行放电的路径上设置有时延元件。
优选地，所述下拉单元包括第一晶体管，所述第一晶体管的栅极连接下拉信号，其漏极连接所述第一电压信号，其源极与所述时延元件的第一端相连接，所述时延元件的第二端连接第一电源信号。
优选地，所述时延元件包括第二晶体管；
所述第二晶体管的栅极与漏极共同连接于所述第一晶体管的源极，其源极连接所述第一电源信号。
优选地，所述下拉单元还包括第三晶体管，所述第三晶体管的栅极连接所述下拉信号，其漏极连接对应于其所属的GOA驱动单元的行扫描信号，其源极连接所述第一电源信号。
优选地，所述上拉控制单元包括第四晶体管，所述第四晶体管的栅极连接与本级GOA驱动单元级联的前一级GOA驱动单元的下传单元所输出的下传信号，其源极连接所述第一电压信号，其漏极连接第二电源信号。
优选地，所述下拉维持单元包括：第五晶体管，其源极连接所述第一电源信号，其漏极连接所述第一电压信号；第六晶体管，其栅极与源极分别与所述第五晶体管的栅极与源极相连接，其漏极连接对应于其所属的GOA驱动单元的行扫描信号；第七晶体管，其源极连接所述第一电源信号，其栅极连接所述第一电压信号，其漏极连接所述第五晶体管的栅极；第八晶体管，其栅极与漏极共同连接第三电源信号，其源极连接所述第五晶体管的栅极。
优选地，所述上拉单元包括：第九晶体管，其栅极连接所述第一电压信号，其漏极连接时钟信号，其源极连接对应于其所属的GOA驱动单元的行扫描信号；自举电容，其并联连接于所述第九晶体管的栅极与源极之间。
优选地，所述下拉信号包括与本级GOA驱动单元级联的后一级GOA驱动单元输出的行扫描信号。
优选地，所述时钟信号的占空比为0.5。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
通过在下拉单元内设置时延元件，来增加Q点电压下拉至第一电位的时间，进而使得Q点电压具有阶梯式下降沿，保证了电路中关键节点电压在发生变化的过程中的平稳性，有利于改善GOA驱动电路的输出特性，提升GOA驱动电路的整体性能。
本发明的其他优点、目标，和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书，权利要求书，以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请的技术方案或现有技术的进一步理解，并且构成说明书的一部分。其中，表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案，但并不构成对本申请技术方案的限制。
图1为现有技术中一种GOA驱动单元的结构示意图；
图2为Q点电压的波形示意图；
图3为根据本发明一实施例的一级GOA驱动单元的结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本发明的保护范围之内。
图1为现有技术中一种GOA驱动单元的结构示意图，实际的GOA驱动电路一般由多级如图所示的GOA驱动单元相互连接构成，一级GOA驱动单元用于向一行像素单元输出行扫描信号。
如图1所示，现有GOA驱动电路一般设置有上拉控制单元11、上拉单元12、下拉单元13以及下拉维持单元14等。其中，上拉控制单元11与上拉单元12相连接，可以在特定的时序中向上拉单元12输出一个控制信号，以图1中的Q点电压来表示，该控制信号用于开启上拉单元12输出行扫描信号。下拉单元13用于将本级GOA驱动单元的行扫描信号和Q点电压下拉至低电位，下拉维持单元14则用于在非本行像素单元的扫描期间内，维持行扫描信号和Q点电压的低电位。
可以看出，Q点为众多支路的汇聚点，是GOA驱动电路中的一个关键的电路节点，其电压的数值以及动作的时序是否符合要求对GOA驱动电路功能的实现至关重要。而在实际使用中，当Q点电压发生变化时，包括在从高电位跳变至低电位或在从低电位跳变至高电位的过程中，Q点电压的平稳性，也会对GOA驱动电路的性能产生较大的影响。一般地，我们需要Q点电压的波形可以呈现阶梯式变化。因为如果直接将Q点电压拉低至最终设定的低电位，Q点电压的瞬时变化量将非常大，形成冲击的电压或冲击的电流，使GOA驱动电路的输出特性变差。
Q点电压的波形如图2所示，CK与XCK分别用于表示接入GOA驱动电路中的时钟信号，Q点电压的波形在上升阶段与下降阶段均呈现阶梯式变化。U1与U2分别用于表示使Q点电压的波形处于不同级别的阶梯状态时的设定的电压值。当Q点电压从高电位向低电位跳变时，U1表示第一次跳变时所达到的第一阶梯电位，U2表示第二次跳变时所达到的第二阶梯电位。本发明主要针对Q点电压从高电位向低电位跳变时，如何形成两级阶梯式下降沿提出解决方案。下面结合另一个具体的实施例对本发明进行说明。
本发明实施例的GOA驱动单元，其结构如图3所示。包括上拉控制单元21、上拉单元22、下拉单元23、下拉维持单元24以及下传单元25。其中，下拉单元23被配置为，在Q点电压由高电位跳变为低电位的过程中，增加将Q点电压下拉至设定的第一阶梯电位(第一电位)的时间。
在本发明的一个实施例中，在Q点电压经由下拉单元23进行放电的路径上设置时延元件。利用时延元件产生的延迟作用来增加Q点电压发生跳变的时间，同时使Q点电压第一次跳变后可以达到设定的第一阶梯电位。
具体的，如图3所示，晶体管t11(第四晶体管)构成上拉控制单元21，晶体管t11的栅极连接与本级GOA驱动单元级联的前一级GOA驱动单元所输出的下传信号STn1(n1的值小于n的值)。t11的源极连接Q点，t11的漏极连接连接固定的高电压信号Vdd(第二电源信号)。其中，下传信号STn1由第n1级GOA驱动单元的下传单元25产生。
下传单元25主要包括晶体管t22，t22的栅极连接Q点，t22的漏极连接时钟信号CK，t22的源极输出下传信号STn(对应于本级GOA驱动单元的下传信号)。在本发明实施例中，设置下传单元25可以在一定程度上减少本级GOA驱动单元的Q点在其电压维持阶段经由上拉单元22发生漏电。
上拉单元22包括晶体管t21(第九晶体管)和自举电容Cb。其中，自举电容Cb并联连接在t21的栅极与源极之间。t21的漏极连接时钟信号CK，t21的源极作为本级GOA驱动单元的行扫描信号输出端，输出相应的行扫描信号Gn，t21的栅极连接在Q点。
本实施例中的下拉单元23包括晶体管t31(第三晶体管)、晶体管t41(第一晶体管)以及晶体管t411(第二晶体管)。其中，t31的栅极与t41的栅极连接在一起，接收下拉信号的控制。t31的漏极连接本级GOA驱动单元的行扫描信号，用于拉低相应的行扫描信号，t31的源极连接固定的低电压信号Vss(第一电源信号)。
晶体管t41的漏极连接在Q点，t41的源极连接晶体管t411的栅极。t411的漏极和栅极连接在一起，同时与t41的源极相连接。晶体管t411可以实现时延元件的延时功能。其中，连接在一起的漏极和栅极相当于时延元件的第一端，而t411的源极相当于时延元件的第二端，该第二端连接固定的低电压信号Vss。
t31与t41的栅极由下拉信号Gn2控制(Gn2为对应于第n2级GOA驱动单元的行扫描信号，n2的值大于n的值)。
上述下拉单元23的工作过程如下，当下拉信号Gn2为高电平时，晶体管t31首先被开启，将本级GOA驱动单元的行扫描信号Gn拉低至低电位。而晶体管t41以及t411所在的支路，由于t411的作用，会存在一个下拉延迟。具体的，当晶体管t41的栅极被施加高电平信号时，连接于t41的源极的晶体管t411的栅极的电位也将逐渐升高，但在初始阶段，晶体管t411还未能开启。当电位升高到一定值时，t411开启，晶体管t41经由晶体管t411与固定的低电压信号Vss连通，此时，由t41以及t411组成的放电路径全部开启，Q点开始放电。
可以看出，由于在Q点的放电路径上设置了晶体管t411，使得Q点电压不能马上对下拉信号Gn2进行响应，需要延迟一定的时间才能开始放电。
另一方面，由于晶体管t411的存在，这相当于在放电路径中串接了一个电阻，因此，将使得Q点电压在本次放电中不能达到最终设定的低电位(本实施例中为电源电压Vss)。在第一次下拉过程中，Q点电压被从高电位拉低至一个高于设定的低电位Vss的电压值，相当于被下拉至第一阶梯电位U1，即Q的下降沿形成了第一级阶梯。
Q点电压的第二次下拉由下拉维持单元24完成。如图3所示，下拉维持单元24包括晶体管t42(第五晶体管)、晶体管t32(第六晶体管)、晶体管t52(第七晶体管)与晶体管t51(第八晶体管)。其中，t42的源极连接固定的低电压信号Vss，t42的漏极连接Q点。t32的栅极与源极分别与t42的栅极与源极相连接，t32的漏极连接对应于其所属的GOA驱动单元的行扫描信号，用于在适当的时序中将行扫描信号拉低至低电位。t52的栅极连接Q点，t52的源极连接固定的低电压信号Vss，t52的漏极连接t42的栅极(P点)。t51的栅极与漏极共同连接固定的高电压信号LC(第三电源信号)，t51的源极连接t42的栅极。
Q点电压被下拉单元23拉低至第一阶梯电压U1后，t52将关闭，t51可以使得P点电压处于高电位，将晶体管t42维持在开启的状态，进而通过t42将Q点电压第二次拉低，并最终达到设定的Vss，电源电压Vss相当于第二阶梯电压U2，由此，在Q的下降沿形成了两级的阶梯式电压。
另外需要注意的是，应使得第一阶梯电压U1的值小于晶体管t52的开启电压。而当第一阶梯电压U1由连接成二极管形式的晶体管t411来确定的时候，上述关系能够得到满足。
在本发明的实施例中，通过增加晶体管t411，使得Q点电压在放电过程中存在下拉延迟，进而实现了Q点电压的缓慢变化。
相比于现有技术，本发明实施例的GOA驱动电路可以采用占空比为0.5的时钟信号，即时钟信号的脉冲宽度占时钟信号周期的二分之一，就能够维持Q点电压的平稳，而不需要改变时钟信号的占空比。
具体的，现有技术中，为了使Q点电压能够平稳变化，形成具有阶梯式的下降沿，一种通常的做法是采用占空比为0.4的时钟信号对GOA驱动电路进行驱动。但这种方式会缩短GOA驱动电路输出有效的行扫描信号的时间，进而减少像素单元的充电时间。如果像素单元的充电时间达不到设定的要求，很有可能影响液晶显示设备的显示效果。而本发明实施例可以在不降低像素单元的充电时间的情况下提升Q点电压的平稳性。
另外，本发明实施例的GOA驱动电路结构简单，有利于简化设计。如图3所示，作用于晶体管t31与t41的栅极上的下拉信号Gn2，可以采用与晶体管t11的栅极所连接的下传信号STn1相对应的连接方式。
具体的，当下传信号为与本级GOA驱动单元级联的前一级GOA驱动单元输出的下传信号时，下拉信号可以采用与本级GOA驱动单元级联的后一级GOA驱动单元输出的行扫描信号。举例而言，如果GOA驱动电路采用8CK模式进行驱动时，CK端依次连接CK1、CK3、CK5以及CK7，XCK端依次连接CK2、CK4、CK6以及CK8，同时将全部GOA驱动单元分为四组。则第n级GOA驱动单元的下传信号为ST(n-4)，而其下拉信号为ST(n+4)。这在GOA驱动电路的设计中属于对称设计的范畴，可以简化设计，不存在解析困难的问题，且便于实施。
虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种GOA驱动电路，包括多级GOA驱动单元，每级GOA驱动单元用于向一行像素单元输出行扫描信号，所述GOA驱动单元进一步包括上拉单元、上拉控制单元、下传单元、下拉单元以及下拉维持单元；所述上拉控制单元输出第一电压信号；其中，
所述下拉单元被配置为：在所述第一电压信号由高电位跳变为低电位的过程中，增加将所述第一电压信号下拉至第一电位的时间，以使所述第一电压信号具有阶梯式下降沿。
2.根据权利要求1所述的GOA驱动电路，其特征在于，在所述第一电压信号经由所述下拉单元进行放电的路径上设置有时延元件。
3.根据权利要求2所述的GOA驱动电路，其特征在于，所述下拉单元包括第一晶体管，所述第一晶体管的栅极连接下拉信号，其漏极连接所述第一电压信号，其源极与所述时延元件的第一端相连接，所述时延元件的第二端连接第一电源信号。
4.根据权利要求3所述的GOA驱动电路，其特征在于，所述时延元件包括第二晶体管；
所述第二晶体管的栅极与漏极共同连接于所述第一晶体管的源极，其源极连接所述第一电源信号。
5.根据权利要求3或4所述的GOA驱动电路，其特征在于，所述下拉单元还包括第三晶体管，所述第三晶体管的栅极连接所述下拉信号，其漏极连接对应于其所属的GOA驱动单元的行扫描信号，其源极连接所述第一电源信号。
6.根据权利要求3或4所述的GOA驱动电路，其特征在于，所述上拉控制单元包括第四晶体管，所述第四晶体管的栅极连接与本级GOA驱动单元级联的前一级GOA驱动单元的下传单元所输出的下传信号，其源极连接所述第一电压信号，其漏极连接第二电源信号。
7.根据权利要求3或4所述的GOA驱动电路，其特征在于，所述下拉维持单元包括：
第五晶体管，其源极连接所述第一电源信号，其漏极连接所述第一电压信号；
第六晶体管，其栅极与源极分别与所述第五晶体管的栅极与源极相连接，其漏极连接对应于其所属的GOA驱动单元的行扫描信号；
第七晶体管，其源极连接所述第一电源信号，其栅极连接所述第一电压信号，其漏极连接所述第五晶体管的栅极；
第八晶体管，其栅极与漏极共同连接第三电源信号，其源极连接所述第五晶体管的栅极。
8.根据权利要求3或4所述的GOA驱动电路，其特征在于，所述上拉单元包括：
第九晶体管，其栅极连接所述第一电压信号，其漏极连接时钟信号，其源极连接对应于其所属的GOA驱动单元的行扫描信号；
自举电容，其并联连接于所述第九晶体管的栅极与源极之间。
9.根据权利要求3或4所述的GOA驱动电路，其特征在于，所述下拉信号包括与本级GOA驱动单元级联的后一级GOA驱动单元输出的行扫描信号。
10.根据权利要求8所述的GOA驱动电路，其特征在于，所述时钟信号的占空比为0.5。
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