CN106981519A - 一种高雪崩耐量的超结dmos器件 - Google Patents
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Abstract
本发明涉及功率半导体器件技术领域，具体涉及到一种高雪崩耐量的超结DMOS器件。本发明提供一种高雪崩耐量的超结DMOS器件，在现有超结DMOS器件中，通过改变超结结构第一导电类型掺杂柱区的掺杂浓度来固定超结DMOS器件的雪崩击穿点，具体的为降低超结结构第一导电类型掺杂柱区上部的掺杂浓度，使第二导电类型半导体体区附近的电场降低，并且降低超结结构第一导电类型掺杂柱下部的掺杂浓度，使第二导电类型掺杂柱区底部的电场增加。最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在超结DMOS器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高超结DMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
Description
技术领域
本发明属于半导体功率器件技术领域，涉及一种高雪崩耐量的超结DMOS器件。
背景技术
超结(Super Junction，缩写为SJ)MOSFET打破了常规功率DMOS的“硅极限”，具有导通电阻小、开关损耗低等特点，可广泛应用于工业控制系统、汽车电子、消费类电子产品、家用电器以及航空航天等领域，是目前应用广泛的新型功率器件。解决超结DMOS在系统应用中的可靠性问题，是实现其大规模应用的前提条件。
非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)通常被认为是功率DMOS在系统应用中所能遭遇的最极端电应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。特别是在高频开关和汽车电子等特殊工作环境下，UIS过程中由于雪崩耐量低导致的器件失效已成为功率DMOS最主要的安全杀手，这种失效带来的损伤通常也是不可修复的。因此，雪崩耐量通常是衡量功率器件可靠性的重要指标。对于功率器件的UIS失效机理的研究，一直是功率器件可靠性研究中的热点问题。雪崩耐量是衡量抗UIS能力的重要参数。
提高超结器件的抗UIS失效能力，目前普遍采用的方法是像普通功率DMOS一样，通过减小寄生BJT管的基区电阻来抑制其开启。同样，这样的解决办法依然无法完全杜绝寄生BJT管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大DMOS器件的阈值电压(沟道开启电压)。
发明内容
针对以上问题，本发明提供一种高雪崩耐量的超结DMOS器件，在现有超结DMOS器件中，通过改变超结结构第一导电类型掺杂柱区的掺杂浓度来固定超结DMOS器件的雪崩击穿点，具体的为降低超结结构第一导电类型掺杂柱区上部的掺杂浓度，使第二导电类型半导体体区附近的电场降低，并且降低超结结构第一导电类型掺杂柱下部的掺杂浓度，使第二导电类型掺杂柱区底部的电场增加。最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在超结DMOS器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高超结DMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
本发明技术方案如下：
一种高雪崩耐量的超结DMOS器件，如图2所示，包括金属化漏电极1、第一导电类型半导体掺杂衬底2、第一导电类型掺杂柱区3、第二导电类型半导体掺杂柱区6、多晶硅栅电极10、栅介质层11、金属化源极12；金属化漏电极1位于第一导电类型半导体掺杂衬底2下表面；第一导电类型掺杂柱区3和第二导电类型半导体掺杂柱区6位于第一导电类型半导体掺杂衬底2上表面；第二导电类型半导体掺杂柱区6位于第一导电类型掺杂柱区3两侧；第二导电类型半导体掺杂柱区6顶部具有第二导电类型半导体体区7；第二导电类型半导体体区7上层具有相互独立的第一导电类型半导体掺杂源区8和第二导电类型半导体掺杂接触区9，其中第一导电类型半导体掺杂源区8位于靠近第一导电类型掺杂柱区3的一侧；所述多晶硅栅电极10位于第二导电类型半导体体区7上表面，并与第二导电类型半导体体区7之间通过栅介质层11相绝缘；所述金属化源电极12位于器件的最上层，金属化源电极12的下表面覆盖在第二导电类型半导体掺杂接触区9、部分第一导电类型半导体掺杂源区8的上表面，以及栅介质层11的上表面和侧面；其特征在于，所述第一导电类型掺杂柱区3的上表面和栅介质层11之间具有低掺杂浓度的第一第一导电类型掺杂区35，所述低掺杂浓度的第一第一导电类型掺杂区35两侧与第二导电类型半导体体区7接触；所述第一导电类型掺杂柱区3的下表面与第一导电类型半导体掺杂衬底2上表面之间具有低掺杂浓度的第二第一导电类型掺杂区34，所述低掺杂浓度的第二第一导电类型掺杂区34的两侧与第二导电类型半导体掺杂柱区6接触；所述低掺杂浓度的第一第一导电类型掺杂区34和低掺杂浓度的第二第一导电类型掺杂区35是指第一第一导电类型掺杂区34和第二第一导电类型掺杂区35的掺杂浓度小于第一导电类型半导体掺杂柱区3的掺杂浓度。
作为优选方式，所述第一导电类型掺杂柱3仅在顶部具有低掺杂的第一导电类型掺杂区35。
作为优选方式，所述第一导电类型掺杂柱3仅在底部具有低掺杂的第一导电类型掺杂区34。
本发明的有益效果是：通过在常规超结DMOS器件的基础上，改变超结结构第一导电类型掺杂柱区的掺杂浓度，具体在所述第一导电类型掺杂柱的上部采用低掺杂的第一导电类型掺杂柱区35，并且在所述第一导电类型掺杂柱的下部采用低掺杂的第一导电类型掺杂柱区34。通过上述措施，能够有效改变超结DMOS器件发生雪崩击穿时雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT的基区，从而避免寄生BJT的发射极正偏，造成BJT开启，从而提高了器件可靠性。
附图说明
图1是普通超结DMOS器件结构及其寄生BJT管和雪崩击穿电流路径的示意图；
图2是实施例1提供的一种高雪崩耐量的超结DMOS器件；
图3是实施例1提供的一种高雪崩耐量的超结DMOS器件结构及其寄生BJT和雪崩击穿电流路径的示意图；
图4是普通超结MOSFET器件发生雪崩击穿时的电流分布和击穿点示意图。虚线圈表示雪崩击穿点位置；
图5是本发明提供的一种高雪崩耐量的超结DMOS器件发生雪崩击穿时的电流分布和击穿点示意图。虚线圈表示雪崩击穿点位置；
图6(a)是本发明提供的一种高雪崩耐量的超结DMOS器件发生雪崩击穿时的电场分布，虚线圈表示低掺杂的第一导电类型掺杂柱区3与第二导电类型掺杂柱区6相接触处处的电场峰值；(b)是本发明提供的一种高雪崩耐量的超结DMOS器件发生雪崩击穿时的碰撞电离率分布；
图7是实施例2提供的一种高雪崩耐量的超结DMOS器件；
图8是实施例3提供的一种高雪崩耐量的超结DMOS器件；
图1、2、3、7、8中：1是金属化漏电极，2是第一导电类型半导体掺杂衬底，3是第一导电类型掺杂柱区，34是低掺杂第一导电类型掺杂区，35是低掺杂第一导电类型掺杂区，6是第二导电类型掺杂柱区，7是第二导电类型半导体体区，8是第一导电类型半导体掺杂源区，9是第二导电类型半导体掺杂接触区，10是多晶硅栅电极，11是栅介质层，12是金属化源极，13是高掺杂的第一导电类型掺杂柱区，BJT是器件中寄生的三极管，Rb表示寄生三极管的基区电阻，带箭头的虚线表示雪崩击穿电流路径。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种高雪崩耐量的超结DMOS器件，如图2所示，从下到上依次包括金属化漏电极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂柱区3、第二导电类型半导体掺杂柱区6、多晶硅栅电极10、栅介质层11、金属化源极12。第二导电类型半导体掺杂柱区6位于第一导电类型掺杂柱3两侧；第一导电类型掺杂柱3的顶部具有较低掺杂浓度的第一导电类型掺杂区35，第一导电类型掺杂柱3的底部具有较低掺杂浓度的第一导电类型掺杂区34；第二导电类型半导体掺杂柱区6的顶部具有第二导电类型半导体体区7，第二导电类型半导体体区7分别与第二导电类型半导体掺杂柱区6和低掺杂的第一导电类型掺杂柱区35相接触；第二导电类型半导体体区7中分别具有第一导电类型半导体掺杂源区8和第二导电类型半导体掺杂接触区9；所述多晶硅栅电极10位于第二导电类型半导体体区7和低掺杂的第一导电类型掺杂柱区35上方，与第二导电类型半导体体区7和低掺杂的第一导电类型掺杂柱区35之间通过栅介质层11相绝缘；所述金属化源电极12位于器件的最上层，两端分别与第二导电类型半导体体区7中的第一导电类型半导体掺杂源区8和第二导电类型半导体掺杂接触区9相接触，与多晶硅栅电极10之间通过栅介质层11相绝缘。其特征在于，第一导电类型掺杂区35和第一导电类型掺杂区34的掺杂浓度均小于第一导电类型半导体掺杂柱区3。
上述技术方案，当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述超结DMOS器件为N沟道超结DMOS器件；当所述第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所述超结DMOS器件为P沟道超结DMOS器件。
以实施例1说明本发明的工作原理(以N沟道超结DMOS器件为例)：
图1为普通超结DMOS器件结构及其寄生BJT管和雪崩电流示意图。通常普通超结DMOS器件的雪崩击穿发生在P-body区7的边缘。在非箝位电感负载应用中，当普通超结DMOS器件发生雪崩击穿后，雪崩电流将流经N+源区8下面的P-body区7到达P+接触区9。图4为采用二维仿真工具Medici仿真得到的普通超结MOSFET器件雪崩电流分布图，从图中可以看出雪崩电流流经了寄生BJT管的基极电阻Rb，必然会在Rb上产生正向压降，这个压降大于P/N+结的正向导通电压，将使寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩击穿电流，进而造成器件的热烧毁。
本发明提出的一种高雪崩耐量的超结DMOS器件，雪崩击穿发生在N柱3下部低掺杂的N型区34与P柱区6接触处。图5为仿真得到的该器件的雪崩击穿电流分布图。雪崩电流流经低掺杂的N型区34与P柱区6接触处，然后直接流入源极接触区12。本发明提出的一种高雪崩耐量的超结DMOS器件能够改变雪崩电流路径的原因是：N柱上部低掺杂的N型区35，降低了P-body7处的电场，并且N柱下部低掺杂的N型区34，提高了P柱下部的电场，在N柱下部低掺杂的N型区34与P柱区6接触处引入了一个电场峰值。图6(a)为该结构的电场分布图，可以看出N柱下部低掺杂的N型区34与P柱区6接触处存在一个电场尖峰。由于载流子的碰撞电离率与电场强度密切相关，电场强度越高，碰撞电离率越大，如图6(b)所示，最大碰撞电离率出现在N柱下部低掺杂的N型区34内。碰撞电离率越高的地方，越容易发生雪崩击穿。因此，雪崩击穿点将始终被固定在N型区34与P柱区6接触处，同时载流子总会选择电阻最小的路径，所以雪崩击穿电流流经N型区34与P柱区6接触处后将直接流入源极接触区12，有效地避开了寄生BJT的基区电阻，提高了器件在非箝位电感负载应用中的可靠性。
实施例2
如7所示，本例的结构在实施例2的基础上，所述第一导电类型掺杂柱3仅在顶部具有低掺杂的第一导电类型掺杂区35。所述低掺杂的第一导电类型掺杂区35能降低第二导电类型半导体体区7处的电场，可使雪崩电流有效地避开的寄生BJT的基区电阻，提高了器件在非箝位电感负载应用中的可靠性。
实施例3
如图8所示，本例的结构在实施例2的基础上，所述第一导电类型掺杂柱3仅在底部具有低掺杂的第一导电类型掺杂区34。所述低掺杂的第一导电类型掺杂区34能提高第二导电类型半导体掺杂柱区6下部处的电场，可使雪崩电流有效地避开的寄生BJT的基区电阻，提高了器件在非箝位电感负载应用中的可靠性。
上述实施例中，制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代硅。
Claims (1)
1.一种高雪崩耐量的超结DMOS器件，包括金属化漏电极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型掺杂柱区(3)、第二导电类型半导体掺杂柱区(6)、多晶硅栅电极(10)、栅介质层(11)、金属化源极(12)；金属化漏电极(1)位于第一导电类型半导体掺杂衬底(2)下表面；第一导电类型掺杂柱区(3)和第二导电类型半导体掺杂柱区(6)位于第一导电类型半导体掺杂衬底(2)上表面；第二导电类型半导体掺杂柱区(6)位于第一导电类型掺杂柱区(3)两侧；第二导电类型半导体掺杂柱区(6)顶部具有第二导电类型半导体体区(7)；第二导电类型半导体体区(7)上层具有相互独立的第一导电类型半导体掺杂源区(8)和第二导电类型半导体掺杂接触区(9)，其中第一导电类型半导体掺杂源区(8)位于靠近第一导电类型掺杂柱区(3)的一侧；所述多晶硅栅电极(10)位于第二导电类型半导体体区(7)上表面，并与第二导电类型半导体体区(7)之间通过栅介质层(11)相绝缘；所述金属化源电极(12)位于器件的最上层，金属化源电极(12)的下表面覆盖在第二导电类型半导体掺杂接触区(9)、部分第一导电类型半导体掺杂源区(8)的上表面，以及栅介质层(11)的上表面和侧面；其特征在于，所述第一导电类型掺杂柱区(3)的上表面和栅介质层(11)之间具有低掺杂浓度的第一第一导电类型掺杂区(35)，所述低掺杂浓度的第一第一导电类型掺杂区(35)两侧与第二导电类型半导体体区(7)接触；所述第一导电类型掺杂柱区(3)的下表面与第一导电类型半导体掺杂衬底(2)上表面之间具有低掺杂浓度的第二第一导电类型掺杂区(34)，所述低掺杂浓度的第二第一导电类型掺杂区(34)的两侧与第二导电类型半导体掺杂柱区(6)接触；所述低掺杂浓度的第一第一导电类型掺杂区(34)和低掺杂浓度的第二第一导电类型掺杂区(35)是指第一第一导电类型掺杂区(34)和第二第一导电类型掺杂区(35)的掺杂浓度小于第一导电类型半导体掺杂柱区(3)的掺杂浓度。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108231903A (zh) * | 2018-01-24 | 2018-06-29 | 重庆大学 | 一种带软恢复体二极管的超结功率mosfet |
| CN110310983A (zh) * | 2019-07-31 | 2019-10-08 | 电子科技大学 | 一种超结vdmos器件 |
| CN110416285A (zh) * | 2019-07-31 | 2019-11-05 | 电子科技大学 | 一种超结功率dmos器件 |
| CN113745339A (zh) * | 2021-09-07 | 2021-12-03 | 无锡新洁能股份有限公司 | 高可靠性功率半导体器件及其制作方法 |
| CN110416285B (zh) * | 2019-07-31 | 2024-06-07 | 电子科技大学 | 一种超结功率dmos器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060231917A1 (en) * | 2005-04-07 | 2006-10-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US20070114602A1 (en) * | 2005-11-24 | 2007-05-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US20080135929A1 (en) * | 2006-11-01 | 2008-06-12 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| CN103915500A (zh) * | 2013-01-07 | 2014-07-09 | 瑞萨电子株式会社 | 垂直功率mosfet |
-
2017
- 2017-06-08 CN CN201710425818.1A patent/CN106981519B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060231917A1 (en) * | 2005-04-07 | 2006-10-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US20070114602A1 (en) * | 2005-11-24 | 2007-05-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US20080135929A1 (en) * | 2006-11-01 | 2008-06-12 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| CN103915500A (zh) * | 2013-01-07 | 2014-07-09 | 瑞萨电子株式会社 | 垂直功率mosfet |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108231903A (zh) * | 2018-01-24 | 2018-06-29 | 重庆大学 | 一种带软恢复体二极管的超结功率mosfet |
| CN108231903B (zh) * | 2018-01-24 | 2020-06-02 | 重庆大学 | 一种带软恢复体二极管的超结功率mosfet |
| CN110310983A (zh) * | 2019-07-31 | 2019-10-08 | 电子科技大学 | 一种超结vdmos器件 |
| CN110416285A (zh) * | 2019-07-31 | 2019-11-05 | 电子科技大学 | 一种超结功率dmos器件 |
| CN110310983B (zh) * | 2019-07-31 | 2024-02-23 | 电子科技大学 | 一种超结vdmos器件 |
| CN110416285B (zh) * | 2019-07-31 | 2024-06-07 | 电子科技大学 | 一种超结功率dmos器件 |
| CN113745339A (zh) * | 2021-09-07 | 2021-12-03 | 无锡新洁能股份有限公司 | 高可靠性功率半导体器件及其制作方法 |
Also Published As
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