CN106910527A - 存储器系统的操作方法 - Google Patents

Abstract

一种存储器系统的操作方法包括：从包括在存储器装置中的多个数据组中的特定数据组读取第一数据；对所述第一数据执行第一错误纠正码(ECC)解码；当所述第一ECC解码失败时，从所述特定数据组读取所述第一数据之外的多个剩余数据；对所述多个剩余数据执行第二ECC解码；当所述第二ECC解码失败时，在所述多个剩余数据中识别所述第二ECC解码失败的数据；获得分别对应于所述第一ECC解码失败的所述第一数据和所述第二ECC解码失败的所述第二数据的第一软读取数值和第二软读取数值；基于所述第一软读取数值和第二软读取数值确定所述第一数据和第二数据的可靠性；以及基于所述第一数据和第二数据的可靠性纠正所述第一数据。

Description

存储器系统的操作方法

相关申请的交叉引用

本发明要求2015年12月22日提交的申请号为10-2015-0183647的韩国专利申请的优先权，其公开全文作为全部并入本申请。

技术领域

本发明的各种实施例涉及一种存储器系统，并且更具体地，涉及一种用于纠正错误数据位的存储器系统的操作方法。

背景技术

通信通道或者简单的通道可以广泛地限定为包括存储数据并读取存储的数据的数据存储装置。通道也包括数据通过其传递的路径。例如，数据可以从主机通过通道传递至数据存储装置以用于存储，或者从数据存储装置读取的数据可以通过通道传递至主机。通道可以是无线路径。

在通过通道转移期间，数据可能被损坏，即数据位中可能发生一个或多个错误。之前，已经广泛地研究了检测并纠正数据错误以将损坏的数据恢复至原始数据的装置和方法。例如，使用不同类型的错误纠正码(ECC)，也称作错误控制码，来检测并纠正数据错误以将损坏的数据恢复至原始数据。因此，例如经由错误码编码，损坏的读取数据能够恢复。

特定通道的错误率取决于通道的具体特征。随着通道变得更复杂并且数据传递速度增加，数据错误率也变大。因此，需要进一步改善错误编码和解码方法和更尖端的错误纠正装置。

发明内容

本发明的各种实施例涉及一种纠正数据位错误的存储器系统的操作方法。

根据本发明的实施例，一种存储器系统的操作方法可以包括：从包括在存储器装置中的多个数据组中的特定数据组读取第一数据；对所述第一数据执行第一错误纠正码(ECC)解码；当所述第一ECC解码失败时，从所述特定数据组读取所述第一数据之外的多个剩余数据；对所述多个剩余数据执行第二ECC解码；当所述第二ECC解码失败时，在所述多个剩余数据中识别所述第二ECC解码失败的数据；获得分别对应于所述第一ECC解码失败的所述第一数据和所述第二ECC解码失败的所述第二数据的第一软读取数值和第二软读取数值；基于所述第一软读取数值和第二软读取数值确定所述第一数据和第二数据的可靠性；以及基于所述第一数据和第二数据的可靠性纠正所述第一数据。

所述多个数据组包括的数据组可以包括：多个数据；以及通过对所述多个数据的异或(XOR)操作获得的备份数据。获得所述第一软读取数值和第二软读取数值包括通过利用第一读取电压和不同于所述第一读取电压的第二读取电压重新读取所述第一数据而获得第一重读数据和第二重读数据；以及通过对所述第一重读数据和第二重读数据执行XOR操作并且对所述第一重读数据和第二重读数据反推一个或多个XOR操作的结果位而获得对应于所述第一数据的第一软读取电压。获得所述第一软读取数值和第二软读取数值包括通过利用第三读取电压和不同于所述第三读取电压的第四读取电压重新读取所述第二数据而获得第三重读数据和第四重读数据；以及通过对第三重读数据和第四重读数据执行XOR操作并且对第三重读数据和第四重读数据反推一个或多个XOR操作的结果位而获得对应于所述第二数据的第二软读取电压。所述第一数据的错误位的纠正包括：根据利用所述第一软读取数值确定所述第一数据的位的可靠性的结果，确定是否确定所述第二数据的位的可靠性。通过所述第一软读取数值和第二软读取数值确定是否确定所述第二数据的位的可靠性可以包括：当所述第一数据的位确定为可靠性高时，在不确定第二数据的位的可靠性的情况下确定所述第一数据的位是否是最后的位，当所述第一数据的位确定不为最后的位时，增加所述第一数据的位的索引并且通过所述第一软读取数值重复确定所述第一数据的位的可靠性；以及当所述第一数据的位确定为最后的位时，对其中纠正了错误位的所述第一数据执行第三ECC解码。通过所述第一软读取数值和第二软读取数值确定是否确定所述第二数据的位的可靠性可以包括：当所述第一数据的位确定为可靠性低时，通过所述第二软读取数值确定所述第二数据的位的可靠性。通过所述第二软读取数值确定所述第二数据的位的可靠性包括：当所述第二数据的位确定为可靠性高时，通过对所述特定数据组中所述第一数据之外的所述多个剩余数据执行XOR操作而纠正可靠性低的所述第一数据的位。通过所述第二软读取数值确定所述第二数据的位的可靠性可以包括：当所述第二数据的位确定为可靠性低时，确定所述第一数据的位是否为最后的位；当所述第一数据的位确定不为最后的位时，增加所述第一数据的位的索引并且通过所述第一软读取数值重复确定所述第一数据的位的可靠性；以及当所述第一数据的位确定为最后的位时，对所述第一数据执行第三ECC解码。

根据本发明的实施例，一种存储器系统的操作方法可以包括：从包括在存储器装置中的多个数据组中的特定数据组读取第一数据；对所述第一数据执行第一错误纠正码(ECC)解码；当所述第一ECC解码失败时，从所述特定数据组读取作为所述第一数据之外的所述剩余数据的一个或多个第二数据并且对所述第二数据执行第二ECC解码；当所述第二ECC解码失败时，通过第二ECC解码成功的所述第二数据获得第三数据；获得分别对应于所述第一ECC解码失败的所述第一数据和所述第二ECC解码失败的所述第二数据的第一软读取数值和第二软读取数值；通过基于所述第一软读取数值确定所述第一数据的可靠性而确定所述第一数据是否包括错误位；当所述第一数据包括错误位时，通过基于所述第二软读取数值确定所述第二数据的可靠性而确定所述第二数据是否包括错误位；以及当所述第二数据不包括错误位时，基于所述第二ECC解码失败的第二数据和所述第三数据纠正所述第一数据。

所述多个数据组包括的数据组可以包括：多个数据；以及通过对所述多个数据的XOR操作获得的备份数据。当所述第二ECC解码成功时，通过对所述第二数据执行XOR操作而纠正所述第一数据的错误位。当所述第二ECC解码失败时，通过所述第二ECC解码成功的第二数据获得所述第三数据，可以包括：通过对所述第二ECC解码成功的所述第二数据执行XOR操作而获得所述第三数据。获得所述第一软读取数值和第二软读取数值可以包括：通过利用第一读取电压和不同于所述第一读取电压的第二读取电压重新读取所述第一数据而获得第一重读数据和第二重读数据；以及通过对所述第一重读数据和第二重读数据执行XOR操作并且对所述第一重读数据和第二重读数据反推一个或多个XOR操作的结果位而获得对应于所述第一数据的第一软读取电压。获得所述第一软读取数值和第二软读取数值包括：通过利用第三读取电压和不同于所述第三读取电压的第四读取电压重新读取所述第二数据而获得第三重读数据和第四重读数据；以及通过对第三重读数据和第四重读数据执行XOR操作并且对第三重读数据和第四重读数据反推一个或多个XOR操作的结果位而获得对应于所述第二数据的第二软读取电压。通过利用所述第一软读取数值确定所述第一数据的位的可靠性而确定所述第一数据的每个位是否是错误位可以包括：通过所述第一软读取数值确定所述第一数据的位的可靠性；当所述第一数据的位确定为可靠性低时，确定所述第一数据的位是所述错误位；以及当所述第一数据的位确定为可靠性高时，确定所述第一数据的位不是所述错误位。当周围通过所述第一软读取数值确定所述第一数据的位的可靠性的结果所述第一数据的位确定不是所述错误位时，可以不执行通过所述第二软读取数值的所述第二数据的位的可靠性的确定。通过利用所述第二软读取数值确定所述第二数据的位的可靠性而确定所述第二数据的每个位是否是错误位可以包括：通过所述第二软读取数值确定所述第二数据的位的可靠性；当所述第二数据的位确定为可靠性低时，确定所述第二数据的位是所述错误位；以及当所述第二数据的位确定为可靠性高时，确定所述第二数据的位不是所述错误位。所述第一数据的错误位的纠正可以包括：通过对所述第二ECC解码失败的第二数据和所述第三数据执行XOR操作而纠正所述第一数据的错误位。当所述第二数据的位是所述错误位时，进一步可以包括：确定所述第一数据的位是否是最后的位；当所述第一数据的位确定不为最后的位时，增加所述第一数据的位的索引并且通过所述第一软读取数值重复确定所述第一数据的位的可靠性；以及当所述第一数据的位确定为最后的位时，对所述第一数据执行第三ECC解码。

根据本发明的实施例，一种存储器系统的操作方法可以包括：从包括在存储器装置中的多个数据组中的特定数据组读取第一数据；对所述第一数据执行第一错误纠正码(ECC)解码；当所述第一ECC解码失败时，从所述特定数据组读取所述第一数据之外的多个剩余数据；对所述多个剩余数据执行第二ECC解码并且确定所述第二ECC解码是否成功；当所述第二ECC解码失败时，通过第二ECC解码成功的所述多个剩余数据获得第二数据；获得分别对应于所述第一ECC解码失败的所述第一数据和所述第二ECC解码失败的所述多个剩余数据的多个软读取数值；通过对应于所述多个软读取数值中所述第一数据的第一软读取数值之外的其他软读取数值获得第二软读取数值；通过所述第二ECC解码失败的所述多个剩余数据获得第三数据；通过基于所述第一软读取数值确定所述第一数据的可靠性而确定所述第一数据是否包括错误位；当所述第一数据包括错误位时，通过基于所述第二软读取数值确定所述第三数据的可靠性而确定所述第三数据是否包括错误位；以及当所述第三数据不包括错误位时，基于所述第二数据和所述第三数据纠正所述第一数据。所述多个数据组包括的多个数据组可以包括：多个数据；以及通过对所述多个数据的XOR操作获得的备份数据。通过对所述多个剩余数据中所述第二ECC解码成功的所述多个剩余数据执行XOR操作而执行利用所述第二ECC解码成功的所述多个剩余数据获得所述第二数据。通过对所述多个软读取数值中对应于所述第一数据的第一软读取数值之外的其他软读取数值执行和(AND)操作而执行利用所述多个软读取数值中对应于所述第一数据的所述第一软读取数值之外的其他软读取数值获得所述第二软读取数值。通过利用所述第一软读取数值确定所述第一数据的位的可靠性而确定所述第一数据的每个位是否是错误位可以包括：通过所述第一软读取数值确定所述第一数据的位的可靠性；当所述第一数据的位确定为可靠性低时，确定所述第一数据的位是所述错误位；以及当所述第一数据的位确定为可靠性高时，确定所述第一数据的位不是所述错误位。当周围通过所述第一软读取数值确定所述第一数据的位的可靠性的结果所述第一数据的位确定不是所述错误位时，不执行通过所述第二软读取数值的所述第二数据的位的可靠性的确定。当所述第一数据的位是所述错误位时，通过利用所述第二软读取数值确定所述第三数据的位的可靠性而确定所述第三数据的每个位是否是错误位可以包括：通过所述第二软读取数值确定所述第三数据的位的可靠性；当所述第三数据的位确定为可靠性低时，确定所述第三数据的位是所述错误位；以及当所述第三数据的位确定为可靠性高时，确定所述第三数据的位不是所述错误位。所述第一数据的错误位的纠正可以包括：通过对第二数据和所述第三数据的位执行XOR操作而纠正所述第一数据的错误位。当作为通过确定所述第三数据的位的可靠性而确定所述第三数据的每个位是否是所述错误位的结果所述第三数据的位可以是所述错误位时，进一步可以包括：确定所述第一数据的位是否是最后的位；当所述第一数据的位确定不为最后的位时，增加所述第一数据的位的索引并且通过所述第一软读取数值重复确定所述第一数据的位的可靠性；以及当所述第一数据的位确定为最后的位时，对所述第一数据执行第三ECC解码。

根据本发明的实施例，可以获得对应于两个以上数据的多个软读取数值，可以使用对应于两个以上数据中主机请求读取的读取的数据的软读取数值，并且可以根据读取的数据的位的可靠性的确定结果纠正读取的数据的错误位。

附图说明

图1是示出根据本发明的实施例的半导体存储器系统的框图。

图2是示出根据本发明的实施例的存储器装置中的存储块的存储器单元阵列电路的简图。

图3是示出根据本发明的实施例多个数据组的简图。

图4是示出存储器系统的一般操作方法的流程图。

图5是示出根据本发明的第一实施例的存储器系统的操作方法的流程图。

图6是说明根据本发明的第一实施例的基于软读取数值确定数据可靠性的操作的简图。

图7是示出根据本发明的第二实施例的存储器系统的操作方法的流程图。

图8是说明根据本发明的第二实施例的基于软读取数值确定数据可靠性的操作的简图。

图9是示出根据本发明的第三实施例的存储器系统的操作方法的流程图。

图10是说明根据本发明的第三实施例的基于软读取数值确定数据可靠性的操作的简图。

图11至图15是示出根据本发明的实施例三维(3D)非易失性存储器装置的简图。

图16至图18是示出根据本发明的另一个实施例的三维(3D)非易失性存储器装置的简图。

图19是示出根据本发明的实施例的包括半导体存储器系统的电子设备的示例的框图。

图20是示出根据本发明的实施例的包括半导体存储器系统的电子设备的另一个示例的框图。

图21是示出根据本发明的实施例的包括半导体存储器系统的电子设备的又一个示例的框图。

具体实施方式

下面将参考附图更加详细地描述各种实施例。然而，本发明可以不同的形式呈现且不应被解释为限于在本文中提出的实施例。而是，这些实施例被提供使得本公开将是彻底且完整的，并且将向本领域技术人员完全地表达本发明。

附图不一定按比例，并且在一些情况下，为了清楚地示出实施例的特征，比例可能已经被扩大。在整个公开中，参考数字直接对应本发明的各种附图和实施例中的相似部件。

应该注意的是，在本说明书中，“连接/联接”不仅指一个元件直接联接另一个元件而且指通过中间元件间接联接另一个元件。

另外，单数形式可包括复数形式，只要未在句子中特别地提到。应该容易理解的是，在本发明中的“上”和“上方”的意思应该以最宽的方式来解释使得“上”不仅指“直接在某事物上”而且指通过其间的中间特征或层而“处于某事物“上”，并且“上方”不仅指直接在某事物的顶面上而且指通过其间的中间特征或层在某事物的顶面上。当第一层被称为在第二层“上”或在衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况而且也指第一层和第二层或衬底之间存在第三层的情况。此外，当被一个元件被称作在两个元件或层“之间”时应当理解为，该一个元件可以是两个元件层之间的唯一的元件，或者也可以存在一个或多个中间元件。

本文使用的术语仅是出于描述特定实施例而不意在限制本发明。此外，将理解的是，当在本说明书中使用时，术语“包括”是指提及的元件的存在，但不用于排除一个或多个其他元件的存在或增加。在本文中使用时，术语“和/或”包括一个或多个相关列出项目的任何和所有组合。

除非有相反说明，包括本文使用的科技术语的所有的项目具有与本发明所属技术领域技术人员通常所理解的相同意义。此外，将理解的是，诸如在常用词典里定义的那些术语应当解释为具有与其在相关技术上下文中的意义一致的意义，并且不应理解为理想化或过于正式的感觉，除非在本文中明确地如此定义。

在下列说明中，陈述了大量特殊的细节，以提供本发明的透彻理解。本发明可以在没有部分或全部所述特殊细节的情况下实施。在其他情况下，为了不使本发明被不必要地模糊，不详细描述公知的工艺结构和/或工艺。

在一些情况下，对本领域技术人员显然的是，除非另有具体说明，结合特定实施例描述的元件可以单独使用或者与其他实施例其他特征或元件组合使用。

以下，将参考附图详细地描述本发明的各种实施例。

图1是示出根据本发明的实施例的半导体存储器系统110的框图。

根据图1的实施例，数据处理系统10可以包括主机100和存储器系统110。

主机100可以包括例如便携电子设备，诸如移动电话、MP3播放器、笔记本电脑，或者电子设备，诸如台式电脑、游戏机、电视、投影仪等。

存储器系统110可以响应于主机100的请求而操作，并且特别地，可以存储待被主机100访问的数据。例如，存储器系统110可以用作主机100的主存储器系统或者辅助存储器系统。存储器系统110可以利用根据待与主机100电联接的主机接口的协议的各种存储器装置中的任一种来实现。存储器系统110可以通过各种存储器装置中的一种来实现，诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的多媒体卡(RS-MMC)和微型-MMC、安全数字(SD)卡、小型SD卡、微型SD卡、通用串行总线(USB)存储器装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。

存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等非易失性存储器装置来实现。可以使用一个或多个存储器装置。

存储器系统110可包括可以存储待被主机100访问的数据的存储器装置200和可控制数据在存储器装置200中的存储的控制器120。

控制器120和存储器装置200可以集成到半导体装置中并被配置为存储卡。例如，控制器130和存储器装置200可以集成到半导体装置中并且被配置为固态驱动器(SSD)。当存储器系统110用作SSD时，与存储器系统110电联接的主机100的操作速度可以显著地增加。

控制器120和存储器装置200可以集成到半导体装置中并被配置为存储卡。例如，控制器120和存储器装置200可集成在半导体装置中并且配置为诸如以下的存储卡，例如个人计算机存储卡国际联合会(PCMCIA)、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、小型(RS)-MMC和微型MMC、安全数字(SD)卡、小型SD卡、微型SD卡、安全数字高容量(SDHC)、通用闪速存储(UFS)装置等。

在一个实施例中，存储器系统110可以是或者包括计算机、超便携移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置、配置计算机系统的各种组成元件中的一种等。

甚至当电源切断时，存储器系统110的存储器装置200也可以保存所存储的数据。具体地，存储器装置200可以通过写入操作存储主机100提供的数据，并且通过读取操作将存储的数据提供至主机100。

存储器系统110的存储器装置200可以包括多个存储块210、控制电路220、电压供给单元230、行解码器240、页面缓冲器250和列解码器260。存储器装置200可以是非易失性存储器装置，例如闪速存储器装置。闪速存储器装置可以具有3维(3D)堆叠结构。

每个存储块210可以包括多个页面。每个页面可以包括多个存储器单元，多个字线(WL)电联接至所述多个存储器单元。

控制电路220可以控制存储器装置200的各种操作，诸如例如编程、擦除和读取操作。

电压供给单元230可以根据操作模式将字线电压，诸如，编程电压、读取电压和过电压提供至各个字线，并且可以提供待供应至其中形成有存储器单元的体材料(bulks)例如阱区的电压。可以在控制逻辑220的控制下执行电压供给电路230的电压生成操作。电压供给单元230可以生成多个可变读取电压以生成多个读取的数据。

电压发生器310可以在控制逻辑220的控制下选择存储器单元阵列210的存储块或扇区中的一个，并且从选择的存储块中选择一个字线。行解码器240可以在控制逻辑220的控制下将电压供给电路230生成的字线电压提供至选定的字线或者未选定的字线。

编程操作期间，页面缓冲器250可以作为根据待存储在存储块210中的数据来驱动位线的写入驱动器而操作。编程操作期间，页面缓冲器250可以接受待从缓冲器(未示出)写入存储块210的数据，并且可以根据输入的数据驱动位线。页面缓冲器250可以由分别对应于列或位线，或者位线对的多个页面缓冲器(PB)251形成。多个锁存器可以包括在多个页面缓冲器251的每个中。

存储器系统110的控制器120可响应于来自主机100的请求来控制存储器装置200。控制器120可以向主机100提供从存储器装置200读取的数据，并且将主机100提供的数据存储至存储器装置200中。为此，控制器120可以控制存储器装置200的全部操作，诸如读取、写入、编程和擦除操作。

控制器120可以包括主机接口单元130、处理器140、错误纠正码(ECC)单元160、电力管理单元(PMU)170、NAND闪速控制器(NFC)180和存储器190。

主机接口单元132可以处理来自主机100的命令和数据并且可以通过诸如以下的各种接口协议中的至少一个与主机100通信：通用串行总线(USB)、多媒体卡(MMC)、高速PCI(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。

ECC单元160可以检测和纠正读取操作期间从存储器装置200读取的数据中的错误。ECC单元160对从存储器装置200读取的数据执行ECC解码，确定ECC解码是否成功，根据确定结果输出指令信号，并且使用ECC编码期间生成的校验位纠正读取的数据的错误位。当错误位的数量大于或等于可纠正错误位的阈值数量时，ECC单元160可以不纠正错误位，并且可以输出表示纠正错误位失败的错误纠正失败信号。

ECC单元160可以基于诸如以下的编码调制执行错误纠正操作：低密度奇偶检查(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、涡轮码、里德-所罗门(RS)码、卷积码、递归卷积码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等。ECC单元160可以包括错误纠正操作需要的所有的电路、系统、或装置。

PMU 170可以提供和管理控制器120的电源，例如，包括在控制器120中的组成元件的电力。

NFC 180可用作控制器120和存储器装置200之间的存储接口以允许控制器120响应于来自主机100的请求而控制存储器装置200。当存储器装置200是闪速存储器并且特别是当存储器装置150是NAND闪速存储器时，NFC 180可以生成存储器装置200的控制信号并且在处理器140的控制下处理数据。

存储器190可以用作存储器系统110和控制器120的工作存储器，并且存储用于驱动存储器系统110和控制器120的数据。控制器120可以响应于来自主机100的请求而控制存储器装置200。例如，控制器120可以将从存储器装置200读取的数据提供至主机100，并且可以将由主机100提供的数据存储至存储器装置200。当控制器120控制存储器装置200的操作时，存储器190可以存储控制器120和存储器装置200的诸如读取、写入、编程和擦除操作的操作使用的数据。

存储器190可以利用易失性存储器来实现。例如，存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。如上所说，存储器190可存储被主机100和存储器装置200用于写入和读取操作的数据。为了存储数据，存储器190可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射(map)缓冲器等。

此外，存储器190可以存储用于ECC单元160和处理器140之间的操作的数据，诸如读取操作读取的数据。即，存储器190可以存储从半导体存储器装置200读取的数据。数据可以包括用户数据、校验数据和状态数据。状态数据可以包括编程操作期间其循环组适用于半导体存储器装置200的存储块210的信息。

处理器140可以控制存储器系统110的一般操作，并且可以响应于来自主机100的写入请求或读取请求控制存储器装置200的写入操作或读取操作。处理器140可以驱动称作闪存转换层(FTL)的固件以控制存储器系统110的一般操作。处理器140可利用微处理器、中央处理单元(CPU)来实现。

管理单元(未示出)可以被包括在处理器140中，并可执行存储器装置200的坏块管理。管理单元可发现包括在存储器装置200中的对于进一步使用处于不满意状态的坏存储块，并对坏存储块执行坏块管理。当存储器装置200是闪速存储器，例如NAND闪速存储器时，由于NAND逻辑功能的特性，写入操作期间，例如编程期间可能发生编程失败。在坏块管理期间，编程失败的存储块或坏的存储块的数据可以编程到新的存储块中。同样地，由于编程失败产生的坏块可能使具有3D堆叠结构的存储器装置200的利用效率和存储器系统110的可靠性严重劣化，并且由此需要可靠的坏块管理。

图2是示出图1所示的半导体存储器装置200的存储块210的存储器单元阵列电路的框图。

参考图2，存储块210可以包括分别地联接至位线BL 0-BL m-1的多个单元串221。每个列的单元串221可以包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元或者存储器单元晶体管可以串联在选择晶体管DST和SST之间。

存储器单元MC 0-MC n-1中的每个可以由在每个单元中存储单位数据或多位数据的数据信息的多层单元(MLC)形成。串221可分别电联接至对应的位线BL 0至BL m-1。

图3是示出根据本发明的实施例多个数据组的简图。

根据图3的实施例，例如多个数据组可以包括第一数据组DATA GROUP_1、第二数据组DATA GROUP_2和第三数据组DATA GROUP_3。第一至第三数据组DATA GROUP_1-DATAGROUP_3中的每个可以包括多个数据和多个数据的备份数据DATA_SPARE。例如，多个数据可以是用户数据并且包括第一数据DATA_1、第二数据DATA_2、第三数据DATA_3和第n数据DATA_n(例如，第四数据DATA_4)。备份数据DATA_SPARE可以包括第一至第四数据DATA_1-DATA_4对应的位的异或(XOR)操作的结果位。

第一至第三数据组的每个可以包括多个索引，每个索引表示一个地址。同样地，每个索引可以对应于多个数据的位各个位置。例如，第一至第三数据组中的每个的第零至第十五索引Index 0-Index 15可以包括多个数据编程期间存储的数据。

图4是示出存储器系统的一般操作方法的流程图。例如，可以由图1的控制器120执行图4的操作。

根据图4的实施例，在步骤S401，控制器120从存储器装置200的存储块210读取主机100请求读取的第一数据DATA_1。控制器120从多个数据组DATA GROUP_1-DATA GROUP_3中包括第一数据的一个中读取第一数据DATA_1。例如，控制器120从第一数据组DATAGROUP_1中读取第一数据DATA_1。

在步骤S403和S405，控制器120执行检测并纠正包括在第一数据DATA_1中的错误的第一ECC解码，并且确定第一ECC解码是否成功。

当步骤S405确定的结果为第一ECC解码成功(是)时，在步骤S406，控制器120将第一数据DATA_1和成功标记(OK FLAG)提供至主机100。

然而，第一数据DATA_1的错误位也可能没有通过第一ECC解码被纠正。

在步骤407，当步骤S405确定的结果为第一ECC解码失败(否)时，控制器120读取包括在第一数据组DATA GROUP_1中的剩余数据，即，第二至第n数据DATA_2-DATA_n(例如，DATA_4)和用于纠正第一数据DATA_1的错误位的备份数据DATA_SPARE。

在步骤S409和S411，控制器120执行检测并纠正包括在剩余数据DATA_2-DATA_4中的错误的第二ECC解码，并且确定第二ECC解码是否成功。

当步骤S411确定的结果为第二ECC解码失败(否)时，这表示剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个存在错误位并且因此第一数据DATA_1的错误位不能通过剩余数据DATA_2-DATA_4和备份数据DATA_SPARE纠正。在此情况下，在步骤S415，控制器120将未纠正错误的第一数据DATA_1和失败标记(FAIL FLAG)提供至主机100。

在步骤S413，当步骤S411确定的结果为第二ECC解码成功(是)时，为了对第一数据DATA_1的错误位进行纠错，控制器120通过对剩余数据DATA_2-DATA_4和备份数据DATA_SPARE执行XOR操作而纠正第一数据DATA_1的错误位。因此，第一数据DATA_1恢复。为了方便说明，错误纠正的第一数据DATA_1被称作错误纠正的第一数据DATA_1。

在步骤S417和S419，控制器120执行检测并纠正包括在错误纠正的第一数据DATA_1中的错误的第三ECC解码，并且确定第三ECC解码是否成功。

当步骤S419确定的结果为第三ECC解码成功(是)时，在步骤S421，控制器120将错误纠正的第一数据DATA_1和成功标记(OK FLAG)提供至主机100。

当步骤S419确定的结果为第三ECC解码失败(否)时，在步骤S423，控制器120将错误纠正的第一数据DATA_1和失败标记(FAIL FLAG)提供至主机100。

再次参照步骤S413，仅当剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中不存在错误位时，控制器120执行剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的XOR操作以对第一数据DATA_1的错误位纠错。当剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的一个或多个中存在错误位时，第一数据DATA_1的错误位不能通过剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的XOR操作纠正。现在参考图5至10说明剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的一个或多个中存在错误位的情形。

图5是示出根据本发明的第一实施例的存储器系统的操作方法的流程图。例如，可以由图1的控制器120执行图4的操作。

根据图5的实施例，在步骤S501，控制器120可以从存储器装置200的存储块210读取主机100请求读取的第一数据DATA_1。例如，控制器120从多个数据组DATA GROUP_1-DATAGROUP_3中包括第一数据DATA_1的第一数据组DATA GROUP_1中读取第一数据DATA_1。例如，多个数据组DATA GROUP_1-DATA GROUP_3可以包括第一数据组DATA GROUP_1、第二数据组DATA GROUP_2和第三数据组DATA GROUP_3。例如，第一至第三数据组DATA GROUP_1-DATAGROUP_3中的每个可以包括多个数据DATA_1-DATA_n(例如，DATA_4)和多个数据DATA_1-DATA_4的备份数据DATA_SPARE。

在步骤S503和S505，控制器120可以执行检测并纠正包括在第一数据DATA_1中的错误的第一ECC解码，并且可以确定第一ECC解码是否成功。

当步骤S505确定的结果为第一ECC解码成功(是)时，在步骤S507，控制器120可以将第一数据DATA_1和成功标记(OK FLAG)提供至主机100。

然而，第一数据DATA_1的错误位也可能没有通过第一ECC解码被纠正。

在这样的情形下，当步骤S505确定的结果为第一ECC解码失败(否)时，控制器120可以在步骤S509读取包括在第一数据组DATA GROUP_1中的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE(除了第一数据DATA_1)以纠正第一数据DATA_1的错误位。

在步骤S511和S513，控制器120可以执行检测并纠正包括在剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的错误的第二ECC解码，并且可以确定第二ECC解码是否成功。例如，控制器120可以以这样的顺序顺次执行剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的第二ECC解码。

在步骤S515，当步骤S513确定的结果为第二ECC解码成功(是)时，为了对第一数据DATA_1的错误位纠错，控制器120可以通过对剩余数据DATA_2-DATA_4和备份数据DATA_SPARE执行XOR操作而纠正第一数据DATA_1的错误位。因此，第一数据DATA_1恢复。为了方便说明，错误纠正的第一数据DATA_1被称作错误纠正的第一数据DATA_1。

在执行步骤S515之后，在步骤S527和S529，控制器120可以执行检测并纠正包括在错误纠正的第一数据DATA_1中的错误的第三ECC解码，并且确定第三ECC解码是否成功。

当步骤S529确定的结果为第三ECC解码成功(是)时，在步骤S531，控制器120可以将错误纠正的第一数据DATA_1和成功标记(OK FLAG)提供至主机100。

当步骤S529确定的结果为第三ECC解码失败(否)时，在步骤S533，控制器120可以将错误纠正的第一数据DATA_1和失败标记(FAIL FLAG)提供至主机100。

当步骤S513确定的结果为第二ECC解码失败(否)时，在步骤S517，控制器120可以在剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中识别第二ECC解码失败的数据。剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个的第二ECC解码可能失败。为了方便说明，假定剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的第二数据DATA_2的第二ECC解码失败。

在步骤S519，控制器120可以获得分别对应于第一ECC解码失败的第一数据DATA_1和第二ECC解码失败的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个的多个软读取数值。例如，控制器120可以获得分别对应于第一数据DATA_1和第二数据DATA_2的第一软读取数值和第二软读取数值。控制器120可以获得对应于第一ECC解码失败的第一数据DATA_1和第二ECC解码失败的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个的多个软读取数值，由此通过确定第一数据DATA_1和剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个的位的可靠性而确定第一数据DATA_1和剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个的每个中是否存在错误。

控制器120可以如下获得第一软读取数值和第二软读取数值。首先，控制器120可以使用两个读取电压对第一数据DATA_1和剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个中的每个重复读取操作。控制器120通过对再次读取的数据位执行XOR操作并且通过反推XOR操作的结果位而获得第一软读取数值和第二软读取数值。例如，为了获得第一软读取数值，控制器120可以通过第一读取电压读取第一数据DATA_1。然后，控制器120可以通过第二读取电压读取第一数据DATA_1。控制器120可以对分别通过第一电压和第二电压读取的第一数据DATA_1的位执行XOR操作。控制器120可以通过反推XOR操作的结果位而获得对应于第一数据DATA_1的第一软读取数值。控制器120可以以对应于第一数据DATA_1的第一软读取数值相同的方式获得对应于第二数据DATA_2的第二软读取数值。

第一软读取数值和第二软读取数值中的每个可以包括高可靠性的位和低可靠性的位。高可靠性的位和低可靠性的位可以分别用值“1”和“0”表示。例如，在第一软读取数值和第二软读取数值的每个中，高可靠性位可以由值“1”表示并且低可靠性位可以由值“0”表示。

在步骤S521，控制器120可以使用多个软读取数值确定第一数据DATA_1和剩余数据DATA_2-DATA_4及备份数据DATA_SPARE的多个位的可靠性，并且可以根据可靠性步骤的确定结果来纠错第一数据DATA_1。

控制器120可以使用第一软读取数值以确定第一数据DATA_1的位的可靠性，并且使用第二软读取数值以确定第二数据DATA_2的位的可靠性。控制器120可以通过对应于第一数据DATA_1和第二数据DATA_2的第一软读取数值和第二软读取数值分别确定第一数据DATA_1和第二数据DATA_2的位的可靠性。第一数据DATA_1由主机100请求读取。因此，控制器120可以通过利用第一软读取数值确定第一数据DATA_1的位的可靠性而首先确定第一数据DATA_1中是否存在错误。当根据利用第一软读取数值确定的第一数据DATA_1的位的可靠性结果第一数据DATA_1的位可靠性高时，控制器120可以确定第一数据DATA_1中高可靠性位不是错误位。因此，由于控制器120不需要对第一数据DATA_1中高可靠性位纠错，所以控制器120可以不确定第二数据DATA_2的位的可靠性。

当根据利用第一软读取数值确定的第一数据DATA_1的位的可靠性结果第一数据DATA_1的位可靠性低时，控制器120可以确定第一数据DATA_1中低可靠性位是错误位。因此，现在将参考图6详细描述，为了纠错第一数据DATA_1的低可靠性位，控制器120可以利用第二软读取数值确定第二数据DATA_2的位的可靠性。

图6是说明根据本发明的第一实施例的基于软读取数值确定数据可靠性的操作的简图。例如，可以由图1的控制器120执行图6的操作。

根据图6的实施例，控制器120可以通过利用第一软读取数值确定第一数据DATA_1的位的可靠性而首先确定第一数据DATA_1中是否存在错误。例如，控制器120可以识别第一软读取数值对应于第一数据DATA_1的第零索引(Index 0)的位。第一软读取数值对应于第一数据DATA_1的第零索引(Index 0)的位可以是“1”并且因此第一数据DATA_1的第零索引(Index 0)的位可以确定为高可靠性的。由于第一数据DATA_1的第零索引(Index 0)的位确定为高可靠性的，所以控制器120可以不确定第二数据DATA_2的第零索引(Index 0)的位的可靠性。在此情况下，由于第一数据DATA_1的第零索引(Index 0)的位确定为高可靠性的，控制器120可以不通过剩余数据DATA_2-DATA_4和备份数据DATA_SPARE纠错第一数据DATA_1。

例如，控制器120可以识别第一软读取数值对应于第一数据DATA_1的第五索引(Index 5)的位。第一软读取数值对应于第一数据DATA_1的第五索引(Index 5)的位可以是“0”并且因此第一数据DATA_1的第零索引(Index 0)的位可以确定为低可靠性的或者是错误位。由于第一数据DATA_1的第五索引(Index 5)的位确定低可靠性或者错误位，所以控制器120可以通过确定第二数据DATA_2的第五索引(Index 5)的位的可靠性而确定第二数据DATA_2的第五索引(Index 5)的位是否是错误位。作为第二软读取数值对应于第二数据DATA_2的第五索引(Index 5)的位的识别结果，第二软读取数值对应于第二数据DATA_2的第五索引(Index 5)的位可以是“1”。即，第二数据DATA_2的第五索引(Index 5)的位可以是高可靠性的，并且因此第二数据DATA_2的第五索引(Index 5)的位可以不是错误位。

因此，由于第二数据DATA_2的第五索引(Index 5)的位是高可靠性的，所以控制器120可以纠错第一数据DATA_1的第五索引(Index 5)的位。控制器120可以通过对第一数据组DATA GROUP_1中剩余数据DATA_2-DATA_4和备份数据DATA_SPARE(除第一数据DATA_1之外)的第五索引(Index 5)的位执行XOR操作而纠错第一数据DATA_1的第五索引(Index 5)的位。通过以此方式纠错第一数据DATA_1的错误位，错误位的数量可以减少。

例如，控制器120可以识别第一软读取数值对应于第一数据DATA_1的第十一索引(Index 11)的位。第一软读取数值对应于第一数据DATA_1的第十一索引(Index 11)的位可以是“0”并且因此第一数据DATA_1的第十一索引(Index 11)的位可以确定为低可靠性的或者是错误位。由于第一数据DATA_1的第十一索引的位确定低可靠性或者错误位，所以控制器120可以通过确定第二数据DATA_2的第十一索引(Index 11)的位的可靠性而确定第二数据DATA_2的第十一索引(Index 11)的位是否是错误位。作为第二软读取数值对应于第二数据DATA_2的第十一索引(Index 11)的位的识别结果，第二软读取数值对应于第二数据DATA_2的第十一索引(Index 11)的位可以是“0”。即，第二数据DATA_2的第十一索引(Index11)的位可以是低可靠性的，并且因此第二数据DATA_2的第十一索引(Index 11)的位可以是错误位。

因此，由于第一数据DATA_1和第二数据DATA_2的第十一索引(Index 11)的位是低可靠性的或者是错误位，所以控制器120可以不纠错第一数据DATA_1的第十一索引(Index11)的位。这样，在第一数据DATA_1和第二数据DATA_2的位是低可靠性的或者是错误位的情形下，由于剩余数据DATA_2-DATA_4及备份数据DATA_SPARE中的第二数据DATA_2中存在错误位，控制器120可以不通过对第一数据组DATA GROUP_1中剩余数据DATA_2-DATA_4和备份数据DATA_SPARE(除第一数据DATA_1之外)的位的XOR操作来纠错第一数据DATA_1的错误位。在此情况下，控制器120可以通过稍后将描述的图5的步骤S527的第三ECC解码纠错第一数据DATA_1的错误位。

再次参照图5，在步骤S523，控制器120可以确定多个数据的位是否是通过多个软读取数值最后确定可靠性的位。

当作为步骤S523的确定的结果多个数据的位不是通过多个软读取数值最后确定可靠性的位(否)时，控制器120可以在步骤S525增加第一数据DATA_1和第二数据DATA_2的位的索引并且随后根据在步骤S521确定第一数据DATA_1和第二数据DATA_2的多个位的可靠性的结果纠错第一数据DATA_1，这可以从步骤S519重复知道第一数据DATA_1和第二数据DATA_2的位是通过多个软读取数值最后确定可靠性的位。

当作为步骤S523的确定结果多个数据的位是通过多个软读取数值最后确定可靠性的位(是)时，控制器120可以执行第三ECC解码以检测并纠正包括在第一数据DATA_1中的错误，并且可以在步骤S527和S529确定第三ECC解码是否成功。

通过第三ECC解码，控制器120可以检测并纠正在步骤S521不纠正的第一数据DATA_1的错误位。

当步骤S529确定的结果为第三ECC解码成功(是)时，在步骤S531，控制器120可以将第一数据DATA_1和成功标记(OK FLAG)提供至主机100。

当步骤S529确定的结果为第三ECC解码失败(否)时，在步骤S533，控制器120可以将第一数据DATA_1和失败标记(FAIL FLAG)提供至主机100。

图7是示出根据本发明的第二实施例的存储器系统的操作方法的流程图。例如，可以由图1的控制器120执行图7的操作。

根据图7的实施例，步骤S701-S709可以与图5的步骤S501-S509相同，并且因此将省略这些步骤的说明。

在步骤S711和S713，控制器120可以执行检测并纠正包括在剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的错误的第二ECC解码，并且可以确定第二ECC解码是否成功。例如，控制器120可以以这样的顺序顺次执行剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的第二ECC解码。

在步骤S715，当步骤S713确定的结果为第二ECC解码成功(是)时，为了对第一数据DATA_1的错误位纠错，控制器120可以通过对剩余数据DATA_2-DATA_4和备份数据DATA_SPARE执行XOR操作而纠正第一数据DATA_1的错误位。因此，第一数据DATA_1恢复。

在步骤S735和S737，控制器120可以对纠错的第一数据DATA_1执行本文所述的第三ECC操作以检测并纠正纠错的第一数据DATA_1中的错误位。

当步骤S713确定的结果为第二ECC解码失败(否)时，在步骤S717，控制器120可以通过对第二ECC解码成功的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE执行XOR操作而获得过XOR数据(PASS XOR DATA)。对剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个的第二ECC解码可以是成功的。

以下，为了方便说明，在剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中，假定第二数据DATA_2和第三数据DATA_3的第二ECC解码失败并且第四数据DATA_4和备份数据DATA_SPARE的第二ECC解码成功

在步骤S719，控制器120可以获得分别对应于第一ECC解码失败的第一数据DATA_1和第二ECC解码失败的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个(即，DATA_2和DATA_3)的多个软读取数值。控制器120可以以与上述第一实施例的第一软读取数值和第二软读取数值相同的方式获得第一至第三软读取数值。控制器120可以获得分别地对应于第一至第三数据DATA_1-DATA_3的第一至第三软读取数值。控制器120可以获得分别地对应于第一ECC解码失败的第一数据DATA_1和第二ECC解码失败的第二数据DATA_2和第三数据DATA_3的多个软读取数值，以通过确定第一数据DATA_1和第二数据DATA_2和第三数据DATA_3的位的可靠性而确定第一数据DATA_1和第二数据DATA_2和第三数据DATA_3的每个中是否存在错误。控制器120可以使用第一软读取数值以确定第一数据DATA_1的位的可靠性，使用第二软读取数值以确定第二数据DATA_2的位的可靠性，并且使用第三软读取数值以确定第三数据DATA_3的位的可靠性。

在步骤S721和S723，控制器120可以通过对应于第一数据DATA_1的第一软读取数值确定第一数据DATA_1的位的可靠性。第一数据DATA_1由主机100请求读取。因此，控制器120可以通过利用第一软读取数值确定第一数据DATA_1的位的可靠性而首先确定第一数据DATA_1中是否存在错误。

现在将描述根据利用第一软读取数值确定的第一数据DATA_1的位的可靠性结果第一数据DATA_1的位为高可靠性的情形。

图8是说明根据本发明的第二实施例的基于软读取数值确定数据可靠性的操作的简图。例如，可以由图1的控制器120执行图8的操作。

根据图8的实施例，控制器120可以通过利用第一软读取数值确定第一数据DATA_1的位的可靠性而首先确定第一数据DATA_1中是否存在错误。例如，控制器120可以识别第一软读取数值对应于第一数据DATA_1的第零索引(Index 0)的位。第一软读取数值对应于第一数据DATA_1的第零索引(Index 0)的位可以是“1”并且因此第一数据DATA_1的第零索引(Index 0)的位可以确定为高可靠性的。由于第一数据DATA_1的第零索引(Index 0)的位确定为高可靠性的，所以控制器120可以不确定第二数据DATA_2的第零索引(Index 0)的位的可靠性。在此情况下，由于第一数据DATA_1的第零索引(Index 0)的位确定为高可靠性的，所以控制器120可以不纠错第一数据DATA_1的第零索引(Index 0)的位。

再次参照图7，当作为在步骤S723确定的结果第一数据DATA_1的位是高可靠性(是)时，控制器120可以在步骤S725确定第一数据DATA_1的位是否是最后的位。

当作为步骤S725确定的结果第一数据DATA_1的位不是最后的位(否)时，控制器120可以在步骤S727增加第一数据DATA_1的位的索引并且随后可以重复在步骤S721确定第一数据DATA_1的位的可靠性。

当作为步骤S725确定的结果多个数据的位是最后的位(是)时，在步骤S735，控制器120可以对第一数据DATA_1执行本文所述的第三ECC解码以检测并纠正第一数据DATA_1的错误位。

现在将描述根据利用第一软读取数值确定的第一数据DATA_1的位的可靠性结果第一数据DATA_1的位为低可靠性的情形。

当作为在步骤S723确定的结果第一数据DATA_1的位是低可靠性(否)，控制器120可以确定是错误位。因此，控制器120可以在步骤S729和S731确定剩余数据DATA_2-DATA_4及备份数据DATA_SPARE的第二ECC解码失败的位的可靠性。例如，当第二数据DATA_2和第三数据DATA_3的第二ECC解码失败时，控制器120可以通过第二软读取数值和第三软读取数值顺序地确定第二数据DATA_2和第三数据DATA_3的位的可靠性。

根据本发明的实施例，当第一数据DATA_1的位可靠性低时可以有三种根据第二数据DATA_2和第三数据DATA_3的位的可靠性的情形。第一种情形是第二数据DATA_2的位可靠性高并且第三数据DATA_3的位的可靠性低时。第二种情形是第二数据DATA_2的位可靠性低时。第三种情形是第二数据DATA_2的位可靠性高并且第三数据DATA_3的位可靠性高时。

现在将描述第二数据DATA_2的位可靠性高并且第三数据DATA_3的位可靠性低的第一种情形。

再次参照图8，控制器120可以通过第二软读取数值和第三软读取数值确定第二数据DATA_2和第三数据DATA_3的位的可靠性。例如，控制器120可以识别第二软读取数值对应于第二数据DATA_2的第七索引(Index 7)的位。第二软读取数值对应于第二数据DATA_2的第七索引(Index 7)的位可以是“1”并且因此第二数据DATA_2的第七索引(Index 7)的位可以确定为高可靠性的。

然后，控制器120可以识别第三软读取数值对应于第三数据DATA_3的第七索引(Index 7)的位。第三软读取数值对应于第三数据DATA_3的第七索引(Index 7)的位可以是“0”并且因此第三数据DATA_3的第七索引(Index 7)的位可以确定为低可靠性的。即，第三数据DATA_3的第七索引(Index 7)的可靠性低的位可以确定是错误位。因此，由于第三数据DATA_3的位确定是错误位，所以控制器120可以不纠正第一数据DATA_1的第七索引(Index7)的错误位。

再次参照图7，当作为步骤S731确定的结果第二ECC解码失败的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的位可靠性低(否)时(例如，当第二数据DATA_2的位可靠性高并且第三数据DATA_3的位可靠性低时)，控制器120可以在步骤S725确定第一数据DATA_1的位是否为最后的位。

当作为步骤S725确定的结果第一数据DATA_1的位不是最后的位(否)时，控制器120可以在步骤S727增加第一数据DATA_1的位的索引并且随后可以重复在步骤S721确定第一数据DATA_1的位的可靠性。

当作为步骤S725确定的结果第一数据DATA_1的位是最后的位(是)时，控制器120可以对第一数据DATA_1执行本文所述的第三ECC解码以检测并纠正第一数据DATA_1的错误位。

现在将描述第二数据DATA_2的位可靠性低的第二种情形。

再次参照图8，控制器120可以识别第二软读取数值对应于第二数据DATA_2的第十一索引(Index 11)的位。第二软读取数值对应于第二数据DATA_2的第十一索引(Index 11)的位可以是“0”并且因此第二数据DATA_2的第十一索引(Index 11)的位可以确定为低可靠性的。例如，第二数据DATA_2的第十一索引(Index 11)的可靠性低的位可以确定是错误位。因此，由于不满足第一数据DATA_1的错误位纠错的条件，所以控制器120可以不确定第三数据DATA_3的位。

再次参照图7，当作为步骤S731确定的结果第二ECC解码失败的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的位可靠性低(否)时(例如，当第二数据DATA_2的位可靠性高并且因此控制器120不确定第三数据DATA_3的位时)，由于第一数据DATA_1的错误位不能纠正，所以控制器120可以在步骤S725确定第一数据DATA_1的位是否为最后的位。上文描述了步骤S725并且因此省略步骤S725的描述。

现在将描述第二数据DATA_2和第三数据DATA_3的位两者可靠性都高的第三种情形。

再次参照图8，控制器120可以通过第二软读取数值和第三软读取数值确定第二数据DATA_2和第三数据DATA_3的位的可靠性。例如，控制器120可以识别第二软读取数值对应于第二数据DATA_2的第五索引(Index 5)的位。第二软读取数值对应于第二数据DATA_2的第五索引(Index 5)的位可以是“1”并且因此第二数据DATA_2的第五索引(Index 5)的位可以确定为高可靠性的。

然后，控制器120可以识别第三软读取数值对应于第三数据DATA_3的第五索引(Index 5)的位。第三软读取数值对应于第三数据DATA_3的第五索引(Index 5)的位可以是“1”并且因此第三数据DATA_3的第五索引(Index 5)的位可以确定为高可靠性的。即，第三数据DATA_3的第五索引(Index 5)的可靠性高的位可以不确定是错误位。因此，控制器120纠正第一数据DATA_1的第五索引(Index 5)的错误位。

再次参照图7，当作为步骤S731确定的结果第二ECC解码失败的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的位可靠性高(是)时(例如，当第二数据DATA_2和第三数据DATA_3的位两者可靠性都高时)，控制器120可以在步骤S733通过对第二ECC解码失败的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE和过XOR数据(PASS XOR DATA)的位执行XOR操作而纠错第一数据DATA_1的可靠性低的位。例如，根据图8的实施例，控制器120可以通过对第二数据DATA_2和第三数据DATA_3的第五索引(Index 5)的位和过XOR数据(PASS XORDATA)的第五索引(Index 5)的位执行XOR操作而纠正第一数据DATA_1的第五索引(Index5)的错误位。通过以此方式纠错第一数据DATA_1的错误位，错误位的数量可以减少。

在步骤S735和S737，控制器120可以执行检测并纠正包括在第一数据DATA_1中的错误的第三ECC解码，并且可以确定第三ECC解码是否成功。通过第三ECC解码，控制器120可以检测并纠正未通过可靠性确定步骤纠正的第一数据DATA_1的错误位。

当步骤S737确定的结果为第三ECC解码成功(是)时，在步骤S739，控制器120可以将第一数据DATA_1和成功标记(OK FLAG)提供至主机100。

当步骤S737确定的结果为第三ECC解码失败(否)时，在步骤S741，控制器120可以将第一数据DATA_1和失败标记(FAIL FLAG)提供至主机100。

图9是示出根据本发明的第三实施例的存储器系统的操作方法的流程图。例如，可以由图1的控制器120执行图9的操作。

根据图9的实施例，步骤S901-S909可以与图5的步骤S501-S509相同，并且因此将省略这些步骤的说明。

在步骤S911和S913，控制器120可以执行检测并纠正包括在剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的错误的第二ECC解码，并且可以确定第二ECC解码是否成功。即，控制器120可以以例如所列举的顺序顺次执行剩余数据DATA_2-DATA_4和备份数据DATA_SPARE的第二ECC解码。

当步骤S913确定的结果为第二ECC解码成功(是)时，为了对第一数据DATA_1的错误位纠错，控制器120可以在步骤S915通过对剩余数据DATA_2-DATA_4和备份数据DATA_SPARE执行XOR操作而纠正第一数据DATA_1的错误位。因此，第一数据DATA_1恢复。

在执行步骤S915之后，控制器120可以在步骤S939和S941对纠错的第一数据DATA_1执行本文所述的第三ECC操作以检测并纠正纠错的第一数据DATA_1中的错误位。

当步骤S913确定的结果为第二ECC解码失败(否)时，在步骤S917，控制器120可以通过对第二ECC解码成功的剩余数据DATA_2-DATA_4及备份数据DATA_SPARE的一个或多个执行XOR操作而获得过XOR数据(PASS XOR DATA)。对剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个的第二ECC解码可以是成功的。

以下，为了方便说明，在剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中，假定第二数据DATA_2和第三数据DATA_3的第二ECC解码失败并且第四数据DATA_4和备份数据DATA_SPARE的第二ECC解码成功

在步骤S919，控制器120可以获得分别对应于第一ECC解码失败的第一数据DATA_1和第二ECC解码失败的剩余数据DATA_2-DATA_4和备份数据DATA_SPARE中的一个或多个(即，DATA_2和DATA_3)的多个软读取数值。控制器120可以以与上述第一实施例的第一软读取数值和第二软读取数值相同的方式获得第一至第三软读取数值。控制器120可以获得分别地对应于第一至第三数据DATA_1-DATA_3的第一至第三软读取数值。控制器120可以获得分别地对应于第一ECC解码失败的第一数据DATA_1和第二ECC解码失败的第二数据DATA_2和第三数据DATA_3的多个软读取数值，以通过确定第一数据DATA_1和第二数据DATA_2和第三数据DATA_3的位的可靠性而确定第一数据DATA_1和第二数据DATA_2和第三数据DATA_3的每个中是否存在错误。

在步骤S921，控制器120可以通过对对应于第一数据DATA_1的第一软读取数值之外的其他软读取数值执行和操作获得逻辑及软读取数值(SOFT READ AND DATA)。例如，控制器120可以对第一至第三软读取数值中对应于第一数据DATA_1的第一软读取数值之外的第二软读取数值和第三软读取数值执行和操作而获得逻辑及软读取数值(SOFT READ ANDDATA)。

在步骤S923，控制器120通过对第二ECC解码失败的剩余数据DATA_2-DATA_4及备份数据DATA_SPARE中的一个或多个执行XOR操作而获得失败XOR数据(FAIL XOR DATA)。

在步骤S925和S927，控制器120可以通过对应于第一数据DATA_1的第一软读取数值确定第一数据DATA_1的位的可靠性。第一数据DATA_1由主机100请求读取。因此，控制器120可以通过利用第一软读取数值确定第一数据DATA_1的位的可靠性而首先确定第一数据DATA_1中是否存在错误。

现在将描述根据利用第一软读取数值确定的第一数据DATA_1的位的可靠性结果第一数据DATA_1的位为高可靠性的情形。

图10是说明根据本发明的第三实施例的基于软读取数值确定数据可靠性的操作的简图。例如，可以由图1的控制器120执行图10的操作。

根据图10的实施例，控制器120可以通过利用第一软读取数值确定第一数据DATA_1的位的可靠性而首先确定第一数据DATA_1中是否存在错误。例如，控制器120可以识别第一软读取数值对应于第一数据DATA_1的第零索引(Index 0)的位。第一软读取数值对应于第一数据DATA_1的第零索引(Index 0)的位可以是“1”并且因此第一数据DATA_1的第零索引(Index 0)的位可以确定为高可靠性的。由于第一数据DATA_1的第零索引(Index 0)的位确定为高可靠性的，所以控制器120可以不确定第二数据DATA_2的第零索引(Index 0)的位的可靠性。在此情况下，由于第一数据DATA_1的第零索引(Index 0)的位确定为高可靠性的，所以控制器120可以不纠错第一数据DATA_1的第零索引(Index 0)的位。

再次参照图9，当作为在步骤S927通过第一软读取数值确定第一数据DATA_1的位的可靠性的结果第一数据DATA_1的位是高可靠性(是)时，控制器120可以在步骤S929确定第一数据DATA_1的位是否是最后的位。

当作为步骤S929确定的结果第一数据DATA_1的位不是最后的位(否)时，控制器120可以在步骤S931增加第一数据DATA_1的位的索引并且随后可以重复在步骤S925确定第一数据DATA_1的位的可靠性。

当作为步骤S929确定的结果多个数据的位是最后的位(是)时，在步骤S939，控制器120可以对第一数据DATA_1执行本文所述的第三ECC解码以检测并纠正第一数据DATA_1的错误位。

现在将描述根据利用第一软读取数值确定的第一数据DATA_1的位的可靠性结果第一数据DATA_1的位为低可靠性的情形。

当作为在步骤S927通过第一软读取数值确定的第一数据DATA_1的位的可靠性结果第一数据DATA_1的位可靠性低(否)时，控制器120可以确定第一数据DATA_1中低可靠性位是错误位。因此，控制器120可以在步骤S933和S935通过逻辑及软读取数值(SOFT READAND DATA)确定失败XOR数据(FAIL XOR DATA)的位的可靠性。

根据本发明的实施例，当第一数据DATA_1的位可靠性低时可以有两种根据失败XOR数据(FAIL XOR DATA)的位的可靠性的情形。第一种情形是失败XOR数据(FAIL XORDATA)的位可靠性高时。第二种情形是当失败XOR数据(FAIL XOR DATA)位可靠性低。

现在将描述失败XOR数据(FAIL XOR DATA)的位可靠性高的第一种情形。

再次参照图10，控制器120可以识别对应于失败XOR数据(FAIL XOR DATA)的第五索引(Index 5)的逻辑和软读取数值(SOFT READ AND DATA)的位。逻辑和软读取数值(SOFTREAD AND DATA)对应于失败XOR数据(FAIL XOR DATA)的第五索引(Index 5)的位可以是“1”并且因此失败XOR数据(FAIL XOR DATA)的第五索引(Index5)的位可以确定为高可靠性的。

再次参照图9，当作为在步骤S935通过逻辑和软读取数值(SOFT READ AND DATA)确定失败XOR数据(FAIL XOR DATA)的位的可靠性的结果失败XOR数据(FAIL XOR DATA)的位是高可靠性(是)时，控制器120可以在步骤S937通过过XOR数据(PASS XOR DATA)和失败XOR数据(FAIL XOR DATA)纠正第一数据DATA_1的第五索引(Index 5)的可靠性低的位。

在步骤S937执行之后，在步骤S929，控制器120可以确定第一数据DATA_1的位是否为最后的位。

当作为步骤S929确定的结果第一数据DATA_1的位不是最后的位(否)时，控制器120可以在步骤S931增加第一数据DATA_1的位的索引并且随后可以重复在步骤S925确定第一数据DATA_1的位的可靠性。

当作为步骤S929确定的结果第一数据DATA_1的位是最后的位(是)时，控制器120可以在步骤S939和S941对第一数据DATA_1执行本文所述的第三ECC解码以检测并纠正第一数据DATA_1的错误位。

现在将描述失败XOR数据(FAIL XOR DATA)的位可靠性低的第二种情形。

再次参照图10，控制器120可以识别对应于失败XOR数据(FAIL XOR DATA)的第十一索引(Index 11)的逻辑及软读取数值(SOFT READ AND DATA)的位。逻辑及软读取数值(SOFT READ AND DATA)对应于失败XOR数据(FAIL XOR DATA)的第十一索引(Index11)的位可以是“0”并且因此失败XOR数据(FAIL XOR DATA)的第十一索引(Index 11)的位可以确定为低可靠性的。即，失败XOR数据(FAIL XOR DATA)的第十一索引(Index 11)的可靠性低的位可以确定是错误位。因此，控制器120可以不纠错第一数据DATA_1。

再次参照图9，当作为在步骤S935通过逻辑及软读取数值(SOFT READ AND DATA)确定失败XOR数据(FAIL XOR DATA)的位的可靠性的结果失败XOR数据(FAIL XOR DATA)的位是低可靠性(是)时，控制器120可以进行至步骤S929。

在步骤S929，控制器120可以确定第一数据DATA_1和失败XOR数据(FAIL XORDATA)的位是否为最后的位。当作为步骤S929确定的结果第一数据DATA_1和失败XOR数据(FAIL XOR DATA)的位不是最后的位(否)时，控制器120可以在步骤S931增加第一数据DATA_1和失败XOR数据(FAIL XOR DATA)的位的索引并且随后可以重复执行从步骤S925的步骤。

当作为步骤S929确定的结果第一数据DATA_1和失败XOR数据(FAIL XOR DATA)的位是最后的位(是)时，控制器120可以在步骤S939和S941对纠错的第一数据DATA_1执行第三ECC解码以检测并纠正纠错的第一数据DATA_1的错误位。

当步骤S941确定的结果为纠错的第一数据DATA_1的第三ECC解码成功(是)时，在步骤S531，控制器120可以在步骤S943将第一数据DATA_1和成功标记(OK FLAG)提供至主机100。

当步骤S941确定的结果为纠错的第一数据DATA_1的第三ECC解码失败(否)时，在步骤S531，控制器120可以在步骤S943将第一数据DATA_1和成功标记(OK FLAG)提供至主机100。

图11至图18是示出图1所示的存储器装置的示意简图。

图11是示出图1所示的存储器装置200的存储块210的示例的框图。根据图11的实施例，存储器装置200的存储块210可以包括多个存储块BLK 1-BLK j存储块BLK 1-BLK j中的每个可以具有三维(3D)结构或者纵向结构。例如，存储块BLK 1-BLK j中的每个可以包括在第一至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。

存储块BLK 1-BLK j中的每个可以包括在第二方向延伸的多个NAND串NS。多个NAND串NS可以设置在第一方向和第三方向。

各个NAND串NS可电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及公共源线CSL。即，各个存储块BLK 1-BLK j可以电联接至多个位线BL、多个串选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL、以及多个公共源线CSL。

图12是图11中所示的存储块BLK 1-BLK j中的一个存储块BLKj的透视图。图13是沿图12所示的存储块BLK j的线I-I’截取的截面图。

参考图12和13的实施例，存储器装置200的多个存储块210中的存储块BLK j可以包括在第一至第三方向延伸的结构。

可以设置衬底1111。衬底1111可以包括掺杂第一型杂质的硅材料。衬底1111可以包括掺杂p-型杂质的硅材料或可以是p-型阱，例如袋(pocket)p阱，并且包括围绕p-型阱的n-型阱。虽然假定衬底1111是p-型硅，但是应注意衬底1111不限于p-型硅。

在第一方向上延伸的多个掺杂区域1311至1314可被设置在衬底1111上方。多个掺杂区域1311至1314可以包含不同于衬底1111的第二型杂质。多个掺杂区域1311至1314可以掺杂有n-型杂质。虽然此处假定第一至第四掺杂区域1311至1314是n-型，但应注意第一至第四掺杂区域1311至1314不限于n-型。

在第一掺杂区域1311和第二掺杂区域1312之间的衬底1111上方的区域中，在第一方向延伸的多个绝缘材料1112可以顺次地设置在第二方向。绝缘材料1112和衬底1111可以在第二方向以预定距离彼此隔开。介电材料1112可以在第二方向以预定的距离互相分离。介电材料1112可以包括诸如二氧化硅的介电材料。

在第一掺杂区域1311和第二掺杂区域1312之间的衬底1111上方的区域中，设置了顺次布置在第一方向并且在第二方向贯穿介电材料1112的多个柱状物1113。多个柱状物1113可以分别地贯穿介电材料1112并且可以电联接到衬底1111。每个柱状物1113可以由多种材料构造。每个柱状物1113的表面层1114可以包括由第一型杂质掺杂的硅材料。每个柱状物1113的表面层1114可以包括掺杂有与衬底1111相同类型的杂质的硅材料。虽然假定每个柱状物1113的表面层1114可以包括p-型硅，但应注意每个柱状物1113的表面层1114不限于p-型硅。

每个柱状物1113的内层1115可以由介电材料形成。每个柱状物1113的内层1115可以由诸如二氧化硅的介电材料填充。

在第一掺杂区域1311和第二掺杂区域1312之间的区域，可以沿着介电材料1112、柱状物1113和衬底1111的露出表面设置介电层1116。介电层1116的厚度可小于介电材料1112之间的距离的一半。例如，不同于介电材料1112和介电层1116的材料的区域可被布置，可设置在(i)设置在介电材料1112的第一介电材料的底部表面上方的介电层1116和(ii)设置在介电材料1112的第二介电材料的顶部表面上方的介电层1116之间。介电材料1112位于第一介电材料下面。

在第一掺杂区域1311和第二掺杂区域1312之间的区域中，导电材料1211-1291可设置在介电层1116的露出表面上方。在第一方向上延伸的导电材料1211可以设置在邻近衬底1111的介电材料1112和衬底5111之间。特别地，在第一方向上延伸的导电材料1211可设置在(i)设置在衬底1111上的介电层1116和(ii)设置在邻近衬底1111的介电材料1112的底部表面上的介电层1116之间。

在第一方向上延伸的导电材料可设置在(i)设置在介电材料1112中的一个的顶部表面上方的介电层1116和(ii)设置在置于特定介电材料1112上方的介电材料1112的另一介电材料的底部表面上的介电层1116之间。在第一方向上延伸的导电材料1221-1281可设置在介电材料1112之间。在第一方向上延伸的导电材料1291可设置在最上面的介电材料1112上。在第一方向上延伸的导电材料1211-1291可以是金属材料。在第一方向上延伸的导电材料1211-1291可以是诸如多晶硅的导电材料。

在第二掺杂区域1312和第三掺杂区域1313之间的区域中，可设置与第二掺杂区域1312和第三掺杂区域1313之间的结构相同的结构。例如，在第二掺杂区域1312和第三掺杂区域1313之间的区域中，可设置：在第一方向上延伸的多个绝缘材料1112、连续地设置在第一方向上且在第二方向上穿过多个介电材料1112的多个柱状物1113、设置在多个介电材料1112和多个柱状物1113的露出表面上方的介电层1116、以及在第一方向上延伸的多个导电材料1212-1292。

在第三掺杂区域1313和第四掺杂区域1314之间的区域中，可设置与第一掺杂区域1311和第二掺杂区域1312之间的结构相同的结构。例如，在第三掺杂区域1313和第四掺杂区域1314之间的区域中，可设置：在第一方向上延伸的多个介电材料1112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料1112的多个柱状物1113、设置在多个介电材料1112和多个柱状物1113的露出表面上方的介电层1116、以及在第一方向上延伸的多个导电材料1213-1293。

漏极1320可分别设置在多个柱状物1113上方。漏极1320可以是掺杂有第二类型杂质的硅材料。漏极1320可以是掺杂有n-型杂质的硅材料。尽管为了方便起见假定漏极1320包括n-型硅，但应注意的是，漏极1320不限于n-型硅。例如，每个漏极1320的宽度可大于每个对应的柱状物1113的宽度。每个漏极1320可以焊盘(pad)的形状设置在每个对应的柱状物1113的顶部表面上方。

在第三方向上延伸的导电材料1331-1333可设置在漏极1320上方。导电材料1331-1333可在第一方向上顺序地设置。各个导电材料1331-1333可与对应区域的漏极1320电联接。漏极1320和在第三方向上延伸的导电材料1331-1333可通过接触插头电联接。在第三方向上延伸的导电材料1331-1333可以是金属材料。在第三方向上延伸的导电材料1331-1333可以是诸如多晶硅的导电材料。

根据图12和13的实施例，各个柱状物5113可与介电层1116和在第一方向上延伸的导电材料1211-1291、1212-1292和1213-1293一起形成串。各个柱状物1113可与介电层1116和在第一方向上延伸的导电材料1211-1291、1212-1292和1213-1293一起形成NAND串NS。每个NAND串NS可包括多个晶体管结构TS。

图14是图13中所示的晶体管结构TS的截面视图。

根据图14的实施例，在图6中所示的晶体管结构TS中，介电层1116可包括第一子介电层1117、第二子介电层1118和第三子介电层1119。

在每个柱状物1113中的p-型硅的表面层1114可作为主体。邻近柱状物1113的第一子介电层1117可作为隧穿介电层，且可包括热氧化层。

第二子介电层1118可作为电荷存储层。第二子介电层1118可作为电荷捕获层，且可包括氮化物层或诸如氧化铝层、氧化铪层等的金属氧化物层。

邻近导电材料1233的第三子介电层1119可作为阻断介电层。邻近在第一方向上延伸的导电材料1233的第三子介电层1119可形成为单层或多层。第三子介电层1119可以是介电常数大于第一子介电层1117和第二子介电层1118的诸如氧化铝层、氧化铪层等的高k介电层。

导电材料1233可作为栅极或控制栅极。即，栅极或控制栅极1233、阻断介电层1119、电荷存储层1118、隧穿介电层1117和主体1114可形成晶体管或存储器单元晶体管结构。例如，第一子介电层1117、第二子介电层1118和第三子介电层1119可形成氧化物-氮化物-氧化物(ONO)结构。在一个实施例中，为方便起见，在每个柱状物1113中的p-型硅的表面层1114将被称为第二方向上的主体。

存储块BLK j可包括多个柱状物1113。即，存储块BLK j可包括多个NAND串NS。详细地，存储块BLK j可包括在第二方向或垂直于衬底1111的方向上延伸的多个NAND串NS。

每个NAND串NS可包括设置在第二方向上的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可作为串源晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可作为接地选择晶体管GST。

栅极或控制栅极可对应于在第一方向上延伸的导电材料1211-1291、1212-1292和1213-1293。例如，栅极或控制栅极可在第一方向上延伸且形成字线和包括至少一个源极选择线SSL和至少一个接地选择线GSL的至少两个选择线。

在第三方向上延伸的导电材料1331-1333可电联接至NAND串NS的一端。在第三方向上延伸的导电材料1331-1333可作为位线BL。即，在一个存储块BLK i中，多个NAND串NS可电联接至一个位线BL。

在第一方向上延伸的第二类型掺杂区域1311-1314可被设置至NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域1311-1314可作为公共源线CSL。

即，存储块BLKi可包括在垂直于衬底1111的方向例如第二方向上延伸的多个NAND串NS，且可作为其中多个NAND串NS电联接至一个位线BL的例如电荷捕获类型存储器的NAND闪速存储块。

尽管图12至14中示出了在第一方向上延伸的导电材料1211-1291、1212-1292和1213-1293设置为9层，但应注意的是，在第一方向上延伸的导电材料1211-1291、1212-1292和1213-1293不限于设置为9层。例如，在第一方向上延伸的导电材料可设置为8层、16层或任意多个层。例如，在一个NAND串NS中，晶体管的数量可以是8个、16个或更多。尽管图12至14中示出了3个NAND串NS被电联接至一个位线BL，但应注意的是，实施例不限于具有被电联接至一个位线BL的3个NAND串NS。在存储块BLK j中，m个NAND串NS可电联接至一个位线BL，m为正整数。根据电联接至一个位线BL的NAND串NS的数量，在第一方向上延伸的导电材料1211-1291、1212-1292和1213-1293的数量和公共源线1311-1314的数量也可被控制。

进一步地，尽管图12至14中示出了3个NAND串NS被电联接至在第一方向上延伸的一个导电材料，但应注意的是，实施例不限于具有被电联接至在第一方向上延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可被电联接至在第一方向上延伸的一个导电材料，n为正整数。根据被电联接至在第一方向上延伸的一个导电材料的NAND串NS的数量，位线1331-1333的数量也可被控制。

图15是示出具有如参照图12至14所述的第一结构的存储块BLK j的等效电路图。

参照图15的实施例，在具有第一结构的块BLK j中，NAND串NS11-NS 31可设置在第一位线BL 1和公共源线CSL之间。第一位线BL 1可对应于图12和图13的在第三方向上延伸的导电材料1331。NAND串NS 12-NS 32可设置在第二位线BL2和公共源线CSL之间。第二位线BL2可对应于图12和图13的在第三方向上延伸的导电材料1332。NAND串NS 13-NS 33可设置在第三位线BL 3和公共源线CSL之间。第三位线BL3可对应于图12和图13的在第三方向上延伸的导电材料1333。

每个NAND串NS的源极选择晶体管SST可电联接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可电联接至公共源线CSL。存储器单元MC可以设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在该示例中，NAND串NS可由行和列的单元定义并且电联接至一个位线的NAND串NS可形成一列。电联接至第一位线BL 1的NAND串NS 11-NS 31可对应于第一列，电联接至第二位线BL 2的NAND串NS12-NS 32可对应于第二列，并且电联接至第三位线BL 3的NAND串NS13-NS 33可对应于第三列。电联接至一个源极选择线SSL的NAND串NS可形成一行。电联接至第一源极选择线SSL 1的NAND串NS 11-NS31可形成第一行，电联接至第二源极选择线SSL2的NAND串NS 12-NS32可形成第二行，并且电联接至第三源极选择线SSL 3的NAND串NS13-NS 33可形成第三行。

在每个NAND串NS中，可定义高度。在每个NAND串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可具有值“1”。在每个NAND串NS中，当从衬底1111被测量时，存储器单元的高度可随着存储器单元靠近源极选择晶体管SST而增加。在每个NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可以是7。

在相同行中的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL 1、SSL 2和SSL3。

相同行中的NAND串NS中的相同高度处的存储器单元可共享字线WL。即，在相同高度处，电联接至不同行中的NAND串NS的存储器单元MC的字线WL可被电联接。相同行的NAND串NS中相同高度处的虚拟存储器单元DMC可共享虚拟字线DWL。即，在相同高度或水平处，电联接至不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可被电联接。

位于相同水平或高度或层处的字线WL或虚拟字线DWL可在可设置在第一方向上延伸的导电材料1211-1291、1212-1292和1213-1293的层处彼此电联接。在第一方向上延伸的导电材料1211-1291、1212-1292和1213-1293可通过接触部共同电联接至上层。在上层处，在第一方向上延伸的导电材料1211-1291、1212-1292和1213-1293可被电联接。例如，在相同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。进一步地，在不同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。即，NAND串NS 11-NS 13、NS 21-NS23和NS 31-NS 33可电联接至接地选择线GSL。

公共源线CSL可电联接至NAND串NS。在有源区域上和在衬底1111上，第一至第四掺杂区域1311-1314可被电联接。第一至第四掺杂区域1311-1314可通过接触部电联接至上层，并且在上层处，第一至第四掺杂区域1311-1314可被电联接。

即，如图15中所示，相同高度或水平的字线WL可被电联接。因此，当选择特定高度处的字线WL时，电联接至字线WL的所有NAND串NS可被选择。在不同行中的NAND串NS可电联接至不同源极选择线SSL。因此，在电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL 1-SSL 3中的一个，在未选择的行中的NAND串NS可与位线BL1-BL 3电隔离。例如，通过选择源极选择线SSL 1-SSL 3中的一个，NAND串NS的行可被选择。此外，通过选择位线BL1-BL 3中的一个，所选择的行中的NAND串NS可以列为单位来选择。

在每个NAND串NS中，可设置虚拟存储器单元DMC。在图15中，虚拟存储器单元DMC可在每个NAND串NS中被设置在第三存储器单元MC 3和第四存储器单元MC 4之间。即，第一至第三存储器单元MC1-MC 3可设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC 4-MC 6可设置在虚拟存储器单元DMC和源极选择晶体管SSL之间。每个NAND串NS的存储器单元MC可被虚拟存储器单元DMC划分成存储器单元组。在划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元例如MC 1-MC 3可被称为较低存储器单元组，且邻近串选择晶体管SST的存储器单元例如MC 4-MC 6可被称为较高存储器单元组。

如图11至图15描述，半导体存储器系统可以包括布置于垂直于衬底的方向上的一个或多个单元串、存储器单元、串选择晶体管和接地选择晶体管，所述衬底联接至存储器控制器。半导体存储器系统可以如下操作：(a)可以被提供第一读取命令以响应于第一硬决策读取电压和不同于第一硬决策读取电压的第二硬决策读取电压执行第一和第二硬决策读取操作；(b)可以获得硬决策数据；(c)可以基于硬决策数据的错误位状态选择第一和第二硬决策电压中的一个；(d)可以响应于不同于第一和第二硬决策读取电压的软读取电压获得软决策数据；以及(e)可以向存储器控制器提供软决策数据。

在下文中，将参照图16至图18做出详细说明，图16至图18示出根据本发明的另一个实施例的通过不同于第一结构的三维(3D)非易失性存储器而实现的存储器系统。

图16是示意性说明利用不同于上文参照图12至图15所述的第一结构的三维(3D)非易失性存储装置来实现的存储装置，并且示出图11的多个存储块的存储块BLK j的透视图。图17是示出沿图16的线VII-VII＇截取的存储块BLK j的截面图。

根据图16和图17的实施例，图1的存储器装置200的多个存储块中的存储块BLK j可以包括在第一至第三方向延伸的结构。

可以设置衬底6311。例如，衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如袋p-阱，且包括围绕p-型阱的n-型阱。尽管为了方便在实施例中假定衬底6311为p-型硅，但应注意的是，衬底6311不限于p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料6321-6324被设置在衬底6311上方。第一至第四导电材料6321-6324可在z轴方向上隔开预定距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料6325-6328可设置在衬底6311上方。第五至第八导电材料6325-6328可在z轴方向上隔开预定距离。第五至第八导电材料6325-6328可在y轴方向上与第一至第四导电材料6321-6324隔开。

可设置穿过第一至第四导电材料6321-6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。而且，可设置穿过第五至第八导电材料6325-6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。

下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的通道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅极PG电联接。管栅极PG可被设置在衬底6311中。例如，管栅极PG可包括与下部柱状物DP和上部柱状物UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作公共源线CSL。

漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可在x轴方向上隔开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351和第二上部导电材料6352和漏极6340可通过接触插头电联接。第一上部导电材料6351和第二上部导电材料6352分别作为第一位线BL 1和第二位线BL 2。

第一导电材料6321可作为源极选择线SSL，第二导电材料6322可作为第一虚拟字线DWL 1，并且第三导电材料6323和第四导电材料6324分别作为第一主字线MWL 1和第二主字线MWL 2。第五导电材料6325和第六导电材料6326分别作为第三主字线MWL 3和第四主字线MWL 4，第七导电材料6327可作为第二虚拟字线DWL 2，并且第八导电材料6328可作为漏极选择线DSL。

下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321-6324形成下部串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325-6328形成上部串。下部串和上部串可通过管栅极PG电联接。下部串的一端可电联接至作为公共源线CSL的第二类型的掺杂材料6312。上部串的一端可通过漏极6340电联接至对应的位线。一个下部串和一个上部串形成一个单元串，其电联接在作为公共源线CSL的第二类型的掺杂材料6312和作为位线BL的上部导电材料层6351-6352中的对应的一个之间。

即，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1、以及第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3、第四主存储器单元MMC4、第二虚拟存储器单元DMC2和漏极选择晶体管DST。

在图16和图17中，上部串和下部串可形成NAND串NS，且NAND串NS可包括多个晶体管结构TS。由于上文参照图14详细地描述了包括在图16和图17中的NAND串NS中的晶体管结构，所以在此将省略其详细说明。

图18是示出具有如上参照图16和图17所述的第二结构的存储块BLK j的等效电路的电路图。为方便起见，仅示出形成第二结构中的存储块BLK j中的一对的第一串和第二串。

根据图18的实施例，在存储器装置150的多个块中的具有第二结构的存储块BLK j中，单元串可以定义多个对的这种方式来设置，其中，单元串中的每个都利用如上参照图16和图17所述的通过管栅极PG电联接的一个上部串和一个下部串来实现。

即，在具有第二结构的某一存储块BLKj中，存储器单元CG0-CG31沿第一通道CH1(未示出)堆叠，例如，至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可形成第一串ST1，并且存储器单元CG0-CG31沿第二通道CH2(未示出)堆叠，例如，至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可形成第二串ST2。

第一串ST1和第二串ST2可电联接至相同漏极选择线DSL和相同源极选择线SSL。第一串ST1可电联接至第一位线BL1，且第二串ST2可电联接至第二位线BL2。

尽管图18中描述了第一串ST1和第二串ST2被电联接至相同漏极选择线DSL和相同源极选择线SSL，但可认为第一串ST1和第二串ST2可电联接至相同源极选择线SSL和相同位线BL、第一串ST1可电联接至第一漏极选择线DSL1并且第二串ST2可电联接至第二漏极选择线SDL2。进一步地，可认为第一串ST1和第二串ST2可电联接至相同漏极选择线DSL和相同位线BL、第一串ST1可电联接至第一源极选择线SSL1并且第二串ST2可电联接至第二源极选择线SSL2。

图19是示出根据本发明的一个实施例的包括存储器控制器15000和闪速存储器16000的电子设备10000的框图。

根据图19的实施例，包括但不限于移动电话、智能电话或者平板PC的电子设备10000可以包括由闪速存储器装置实现的闪速存储器16000和控制闪速存储器16000的存储器控制器15000。闪速存储器16000可以对应于上面参考图11至18描述的存储器系统110。闪速存储器16000可以存储随机数据。存储器控制器15000可以由控制电子设备10000的全部操作的处理器11000控制。

存储在闪速存储器16000中的数据可以在存储器控制器15000的控制下通过显示器13000显示。存储器控制器15000在处理器11000的控制下操作。

无线电收发机12000可以通过天线(ANT)接收并输出无线电信号。例如，无线电收发机12000可以将从天线接收的无线电信号转换为将被处理器11000处理的信号。因此，处理器11000可以处理由无线电收发机12000转换的信号，并且可以在闪速存储器16000存储处理的信号。或者，处理器11000可以通过显示器13000显示处理的信号。

无线电收发机12000可以将来自处理器11000的信号转换为无线电信号，并且可以将转换的无线电信号通过天线输出至外部。

输入装置14000可以接收控制处理器11000的操作的控制信号或者待被处理器11000处理的数据，并且可以通过诸如触摸板、计算机鼠标、小键盘和键盘的定点设备实现。

处理器11000控制显示器13000，使得来自闪速存储器16000的数据、来自无线电收发机12000的无线电信号或者来自输入装置14000的数据通过显示器13000显示。

图20是示出根据本发明的一个实施例的包括存储器控制器24000和闪速存储器25000的电子设备20000的框图。

根据图20的实施例，电子设备20000可以由诸如个人电脑(PC)、平板电脑、上网本、电子书、个人数字助理(PDA)、便携多媒体播放器(PMP)、MP3播放器和MP4播放器的数据处理装置实现，并且可以包括例如闪速存储器装置的闪速存储器25000和控制闪速存储器25000操作的存储器控制器24000。

电子设备20000可以包括控制电子设备20000的全部操作的处理器21000。存储器控制器24000可以由处理器21000控制。

处理器21000可以响应于来自输入装置22000的输入信号而通过显示器23000显示存储在半导体存储器系统中的数据。例如，输入装置22000由诸如触摸板、计算机鼠标、小键盘和键盘的定点设备实现。

图21是示出根据本发明的一个实施例的包括控制器32000和非易失性存储器34000的电子设备30000的框图。

根据图21的实施例，电子设备30000可以包括卡接口31000、控制器32000和例如闪速存储器装置的非易失性存储器34000。

电子设备30000可以通过卡接口31000与主机数据。卡接口31000可以是不限制本发明的范围的安全数字(SD)卡接口或者多媒体卡(MMC)接口。卡接口31000可以根据能够与电子设备30000通信的主机的通信协议连接主机和控制器32000。

控制器32000可以控制电子设备30000的全部操作，并且可以控制卡接口31000和非易失性存储器34000之间的数据交换。控制器32000的缓冲存储器33000可以缓冲卡接口31000和非易失性存储器34000传递的数据。

控制器32000可以通过数据总线DATA和地址总线ADDRESS联接卡接口31000和非易失性存储器34000根据一个实施例，控制器32000可以通过地址总线ADDRESS从卡接口31000接收待读取或写入的数据的地址，并且可以将其发送至半导体存储器系统34000。此外，控制器32000可以通过与卡接口31000或者半导体存储器系统34000连接的数据总线DATA接收或传递待被读取或写入的数据。

当电子设备30000连接至诸如个人计算机、平板PC、数码相机、数字音频播放器、移动电话、电子游戏机硬件和数字转换机顶盒的主机时，主机可以通过卡接口31000和控制器32000与非易失性存储器34000交换数据。

Claims (29)

1.一种存储器系统的操作方法包括：

从包括在存储器装置中的多个数据组中的特定数据组读取第一数据；

对所述第一数据执行第一错误纠正码解码，即第一ECC解码；

当所述第一ECC解码失败时，从所述特定数据组读取所述第一数据之外的多个剩余数据；

对所述多个剩余数据执行第二错误纠正码解码，即第二ECC解码；

当所述第二ECC解码失败时，在所述多个剩余数据中识别所述第二ECC解码失败的数据；

获得分别对应于所述第一ECC解码失败的所述第一数据和所述第二ECC解码失败的所述第二数据的第一软读取数值和第二软读取数值；

基于所述第一软读取数值和第二软读取数值确定所述第一数据和第二数据的可靠性；以及

基于所述第一数据和第二数据的可靠性纠正所述第一数据。

2.如权利要求1所述的操作方法，其中所述多个数据组包括的数据组包括：

多个数据；以及

通过对所述多个数据的异或操作，即XOR操作，获得的备份数据。

3.如权利要求1所述的操作方法，其中获得所述第一软读取数值和第二软读取数值包括：

通过利用第一读取电压和不同于所述第一读取电压的第二读取电压重新读取所述第一数据而获得第一重读数据和第二重读数据；以及

通过对所述第一重读数据和第二重读数据执行XOR操作并且对所述第一重读数据和第二重读数据反推一个或多个XOR操作的结果位而获得对应于所述第一数据的第一软读取电压。

4.如权利要求1所述的操作方法，其中获得所述第一软读取数值和第二软读取数值包括：

通过利用第三读取电压和不同于所述第三读取电压的第四读取电压重新读取所述第二数据而获得第三重读数据和第四重读数据；以及

通过对第三重读数据和第四重读数据执行XOR操作并且对第三重读数据和第四重读数据反推一个或多个XOR操作的结果位而获得对应于所述第二数据的第二软读取电压。

5.如权利要求1所述的操作方法，其中所述第一数据的错误位的纠正包括：

根据利用所述第一软读取数值确定的所述第一数据的位的可靠性的结果，确定是否确定所述第二数据的位的可靠性。

6.如权利要求5所述的操作方法，其中通过所述第一软读取数值和第二软读取数值确定是否确定所述第二数据的位的可靠性包括：

当所述第一数据的位确定为可靠性高时，在不确定第二数据的位的可靠性的情况下确定所述第一数据的位是否是最后的位；

当所述第一数据的位确定不是最后的位时，增加所述第一数据的位的索引并且通过所述第一软读取数值重复确定所述第一数据的位的可靠性；以及

当所述第一数据的位确定为最后的位时，对其中纠正了错误位的所述第一数据执行第三错误纠正码解码，即第三ECC解码。

7.如权利要求5所述的操作方法，其中通过所述第一软读取数值和第二软读取数值确定是否确定所述第二数据的位的可靠性包括：

当所述第一数据的位确定为可靠性低时，通过所述第二软读取数值确定所述第二数据的位的可靠性。

8.如权利要求7所述的操作方法，其中通过所述第二软读取数值确定所述第二数据的位的可靠性包括：

当所述第二数据的位确定为可靠性高时，通过对所述特定数据组中所述第一数据之外的所述多个剩余数据执行XOR操作而纠正可靠性低的所述第一数据的位。

9.如权利要求7所述的操作方法，其中通过所述第二软读取数值确定所述第二数据的位的可靠性包括：

当所述第二数据的位确定为可靠性低时，确定所述第一数据的位是否为最后的位；

当所述第一数据的位确定不是最后的位时，增加所述第一数据的位的索引并且通过所述第一软读取数值重复确定所述第一数据的位的可靠性；以及

当所述第一数据的位确定为最后的位时，对所述第一数据执行第三ECC解码。

10.一种存储器系统的操作方法包括：

从包括在存储器装置中的多个数据组中的特定数据组读取第一数据；

对所述第一数据执行第一错误纠正码解码，即第一ECC解码；

当所述第一ECC解码失败时，从所述特定数据组读取作为所述第一数据之外的所述剩余数据的一个或多个第二数据并且对所述第二数据执行第二错误纠正码解码，即第二ECC解码；

当所述第二ECC解码失败时，通过第二ECC解码成功的所述第二数据获得第三数据；

获得分别对应于所述第一ECC解码失败的所述第一数据和所述第二ECC解码失败的所述第二数据的第一软读取数值和第二软读取数值；

通过基于所述第一软读取数值确定所述第一数据的可靠性而确定所述第一数据是否包括错误位；

当所述第一数据包括错误位时，通过基于所述第二软读取数值确定所述第二数据的可靠性而确定所述第二数据是否包括错误位；以及

当所述第二数据不包括错误位时，基于所述第二ECC解码失败的第二数据和所述第三数据纠正所述第一数据。

11.如权利要求10所述的操作方法，其中所述多个数据组包括的数据组包括：

多个数据；以及

通过对所述多个数据的异或操作，即XOR操作，获得的备份数据。

12.如权利要求10所述的操作方法，进一步包括：

当所述第二ECC解码成功时，通过对所述第二数据执行XOR操作而纠正所述第一数据的错误位。

13.如权利要求10所述的操作方法，当所述第二ECC解码失败时，通过所述第二ECC解码成功的第二数据获得所述第三数据包括：

通过对所述第二ECC解码成功的所述第二数据执行XOR操作而获得所述第三数据。

14.如权利要求10所述的操作方法，其中获得所述第一软读取数值和第二软读取数值包括：

通过利用第一读取电压和不同于所述第一读取电压的第二读取电压重新读取所述第一数据而获得第一重读数据和第二重读数据；以及

通过对所述第一重读数据和第二重读数据执行XOR操作并且对所述第一重读数据和第二重读数据反推一个或多个XOR操作的结果位而获得对应于所述第一数据的第一软读取电压。

15.如权利要求10所述的操作方法，其中获得所述第一软读取数值和第二软读取数值包括：

通过利用第三读取电压和不同于所述第三读取电压的第四读取电压重新读取所述第二数据而获得第三重读数据和第四重读数据；以及

通过对第三重读数据和第四重读数据执行XOR操作并且对第三重读数据和第四重读数据反推一个或多个XOR操作的结果位而获得对应于所述第二数据的第二软读取电压。

16.如权利要求10所述的操作方法，其中通过利用所述第一软读取数值确定所述第一数据的位的可靠性而确定所述第一数据的每个位是否是错误位包括：

通过所述第一软读取数值确定所述第一数据的位的可靠性；

当所述第一数据的位确定为可靠性低时，确定所述第一数据的位是所述错误位；以及

当所述第一数据的位确定为可靠性高时，确定所述第一数据的位不是所述错误位。

17.如权利要求10所述的操作方法，其中当通过所述第一软读取数值确定所述第一数据的位的可靠性的结果为所述第一数据的位被确定为不是错误位时，不执行通过所述第二软读取数值的所述第二数据的位的可靠性的确定。

18.如权利要求10所述的操作方法，其中通过利用所述第二软读取数值确定所述第二数据的位的可靠性而确定所述第二数据的每个位是否是错误位包括：

通过所述第二软读取数值确定所述第二数据的位的可靠性；

当所述第二数据的位确定为可靠性低时，确定所述第二数据的位是所述错误位；以及

当所述第二数据的位确定为可靠性高时，确定所述第二数据的位不是所述错误位。

19.如权利要求10所述的操作方法，其中所述第一数据的错误位的纠正包括：

通过对所述第二ECC解码失败的第二数据和所述第三数据执行XOR操作而纠正所述第一数据的错误位。

20.如权利要求10所述的操作方法，当所述第二数据的位是所述错误位时，进一步包括：

确定所述第一数据的位是否是最后的位；

当所述第一数据的位确定不是最后的位时，增加所述第一数据的位的索引并且通过所述第一软读取数值重复确定所述第一数据的位的可靠性；以及

当所述第一数据的位确定为最后的位时，对所述第一数据执行第三ECC解码。

21.一种存储器系统的操作方法包括：

从包括在存储器装置中的多个数据组中的特定数据组读取第一数据；

对所述第一数据执行第一错误纠正码解码，即第一ECC解码；

当所述第一ECC解码失败时，从所述特定数据组读取所述第一数据之外的多个剩余数据；

对所述多个剩余数据执行第二错误纠正码解码，即第二ECC解码，并且确定所述第二ECC解码是否成功；

当所述第二ECC解码失败时，通过第二ECC解码成功的所述多个剩余数据获得第二数据；

获得分别对应于所述第一ECC解码失败的所述第一数据和所述第二ECC解码失败的所述多个剩余数据的多个软读取数值；

通过对应于所述多个软读取数值中所述第一数据的第一软读取数值之外的其他软读取数值获得第二软读取数值；

通过所述第二ECC解码失败的所述多个剩余数据获得第三数据；

通过基于所述第一软读取数值确定所述第一数据的可靠性而确定所述第一数据是否包括错误位；

当所述第一数据包括错误位时，通过基于所述第二软读取数值确定所述第三数据的可靠性而确定所述第三数据是否包括错误位；以及

当所述第三数据不包括错误位时，基于所述第二数据和所述第三数据纠正所述第一数据。

22.如权利要求21所述的操作方法，其中所述多个数据组包括的多个数据组包括：

多个数据；以及

通过对所述多个数据的异或操作，即XOR操作，获得的备份数据。

23.如权利要求21所述的操作方法，其中通过对所述多个剩余数据中所述第二ECC解码成功的所述多个剩余数据执行XOR操作而执行利用所述第二ECC解码成功的所述多个剩余数据获得所述第二数据。

24.如权利要求21所述的操作方法，其中通过对所述多个软读取数值中对应于所述第一数据的第一软读取数值之外的其他软读取数值执行和操作，即AND操作，而执行利用所述多个软读取数值中对应于所述第一数据的所述第一软读取数值之外的其他软读取数值获得所述第二软读取数值。

25.如权利要求21所述的操作方法，其中通过利用所述第一软读取数值确定所述第一数据的位的可靠性而确定所述第一数据的每个位是否是错误位包括：

通过所述第一软读取数值确定所述第一数据的位的可靠性；

当所述第一数据的位确定为可靠性低时，确定所述第一数据的位是所述错误位；以及

当所述第一数据的位确定为可靠性高时，确定所述第一数据的位不是所述错误位。

26.如权利要求21所述的操作方法，其中当通过所述第一软读取数值确定所述第一数据的位的可靠性的结果所述第一数据的位确定不是所述错误位时，不执行通过所述第二软读取数值的所述第二数据的位的可靠性的确定。

27.如权利要求21所述的操作方法，其中当所述第一数据的位是所述错误位时，通过利用所述第二软读取数值确定所述第三数据的位的可靠性而确定所述第三数据的每个位是否是错误位包括：

通过所述第二软读取数值确定所述第三数据的位的可靠性；

当所述第三数据的位确定为可靠性低时，确定所述第三数据的位是所述错误位；以及

当所述第三数据的位确定为可靠性高时，确定所述第三数据的位不是所述错误位。

28.如权利要求21所述的操作方法，其中所述第一数据的错误位的纠正包括：

通过对第二数据和所述第三数据的位执行XOR操作而纠正所述第一数据的错误位。

29.如权利要求22所述的操作方法，当作为通过确定所述第三数据的位的可靠性而确定所述第三数据的每个位是否是所述错误位的结果所述第三数据的位是所述错误位时，进一步包括：

确定所述第一数据的位是否是最后的位；

当所述第一数据的位确定不为最后的位时，增加所述第一数据的位的索引并且通过所述第一软读取数值重复确定所述第一数据的位的可靠性；以及

当所述第一数据的位确定为最后的位时，对所述第一数据执行第三错误纠正码解码，即第三ECC解码。