CN106876390B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件。该器件包括具有设置在n+型碳化硅衬底的第一表面中的沟槽的n‑型层。n+型区和第一p型区设置在n‑型层和沟槽的侧面处。多个第二p型区设置在n‑型层处并与第一p型区隔开。栅极包括分别设置在沟槽处的第一栅极和从第一栅极延伸的多个第二栅极。源极设置在栅极上并与其绝缘。漏极设置在n+型碳化硅衬底的第二表面上。源极接触彼此隔开的多个第二p型区，在第二p型区中设置有n‑型层。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种包括碳化硅(SiC)的半导体器件及其制造方法。
背景技术
典型地，当大量电流流动时，需要功率半导体器件具有低导通电阻或低饱和电压以在导电状态下减少功耗。进一步地，功率半导体器件在其p-型和n-型(PN)结处具有反方向的高压，该反方向的高压可以在功率半导体器件断开或在开关断开时被施加到功率半导体器件的两端以具有高击穿电压特性。当满足电和物理条件的各种功率半导体器件被封装在一个模块中时，包括在经封装的模块中的半导体器件的数量和其电气规格可以基于系统状况而改变。
通常，三相功率半导体模块用于产生驱动电动机的洛伦兹力。具体地，三相功率半导体模块调节施加到电动机的电流和功率以确定电动机的驱动状态。虽然传统的硅绝缘栅双极晶体管(IGBT)和硅二极管已经被包括在并用于三相半导体模块中，但该三相半导体模块通常包括碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)和碳化硅二极管以使功耗最小化并提高其开关速度。当硅IGBT或碳化硅MOSFET被连接到独立的二极管时，需要多个导线用于连接。由于由多个导线产生寄生电容和电感，因此可能降低模块的开关速度。
在本节中公开的上述信息仅用于增强对本发明背景的理解，并因此其可能包含没有形成在该国对本领域普通技术人员而言已知的现有技术的信息。
发明内容
本发明提供一种包括MOSFET区和二极管区的碳化硅(SiC)半导体器件。在本发明的示例性实施例中，半导体器件可以包括设置在n+型碳化硅衬底的第一表面中的n-型层，设置在n-型层中的沟槽以及设置在n-型层和沟槽的侧面处的n+型区和第一p型区。半导体器件可以还包括设置在n-型层并与第一p型区隔开的多个第二p型区。栅极可以包括设置在沟槽的第一栅极和从第一栅极延伸的多个第二栅极。源极可以设置在栅极上并可以与栅极绝缘。漏极可以设置在n+型碳化硅衬底的第二表面上。多个第二p型区可以彼此隔开。源极可以接触多个第二p型区且n-型层可以设置在多个第二p型区之间。
多个第二栅极可以从第一栅极延伸至毗邻第一p型区的第二p型区的上部。半导体器件可以还包括设置在第一栅极和多个第二栅极下方的栅绝缘层。栅绝缘层可以设置在第一栅极和沟槽之间，以及在多个第二栅极和n+型区、第一p型区及毗邻第一p型区的第二p型区的上部之间。多个第二栅极可以彼此隔开。
n-型层、第一p型区和多个第二p型区可以设置在多个第二栅极之间。肖特基电极可以接触到设置在多个第二栅极之间的n-型层、第一p型区和多个第二p型区。第一p型区可以围绕沟槽的角，并可以延伸到沟槽角的底面。
本发明的示例性实施例提供一种半导体器件的制造方法，其可以包括：在n+型碳化硅衬底的第一表面上形成n-型层，通过将p离子注入到n-型层中形成彼此隔开的第一预备p型区和多个第二p型区，以及通过将n+离子注入到第一预备p型区中来形成预备n+型区。该方法可以还包括：通过蚀刻预备n+型区的一部分、第一预备p型区的一部分和n-型层的一部分来形成沟槽，通过将p离子注入到沟槽的侧面中来完成第一p型区，并通过将n+离子注入到沟槽的侧面中来完成n+型区。
此外，所述方法可以包括：在n+型区、第一p型区和毗邻第一p型区的第二p型区上并在沟槽处形成栅绝缘层；在栅绝缘层上形成栅极；在栅极上形成氧化物层，在氧化物层和多个第二p型区上形成源极，和在n+型碳化硅衬底的第二表面上形成漏极。多个第二p型区可以彼此隔开，且源极可以在设置于多个第二p型区之间的n-型层上形成。
栅极可以包括形成于沟槽内的第一栅极，和从第一栅极延伸的第二栅极，并且该第二栅极可以在与n+型区、第一p型区和毗邻第一p型区的第二p型区对应的部分中形成。具体地，第一p型区可以包括可以通过倾斜离子注入方法被注入的p离子。n+型区可以包括通过倾斜离子注入方法可以被注入的n+离子。
根据本发明的示例性实施例，由于MOSFET区和二极管区可以被包括在半导体器件中，因此半导体器件不需要连接MOSFET器件和二极管器件的导线。因此，可以减小半导体器件的尺寸。进一步地，根据本发明的示例性实施例，由于MOSFET区和二极管区可以被包括在一个没有导线的半导体器件中，因此可以提高该半导体器件的开关速度。
附图说明
本发明的上述和其它目的、特征和优点将在结合附图时从下面详细描述中得到更清楚地理解，在附图中：
图1示出根据本发明的示例性实施例的半导体器件的示例性布局图；
图2示出根据本发明的示例性实施例的沿图1的线II-II截取的示例性横截面图；
图3示出根据本发明的示例性实施例的沿图1的线III-III截取的示例性横截面图；
图4至图8分别示出根据本发明的示例性实施例的半导体器件的制造方法的示例性示意图；和
图9至图11分别示出根据本发明的示例性实施例的半导体器件的制造方法的示例性示意图。
附图标记说明
100：n+型碳化硅衬底
200：n-型层
310：第一p型区
320：第二p型区
400：n+型区
500：沟槽
600：栅绝缘层
700：栅极
710：第一栅极
720：第二栅极
800：源极
900：漏极
具体实施方式
下面将参考示出了本公开的示例性实施例的附图更加完整地描述本公开。然而，应该理解，本公开不限于所公开的实施例，相反地，其旨在覆盖各种修改。如本领域技术人员将意识到的，可以以各种不同的方式修改所描述的示例性实施例，这些修改都不脱离本公开的精神或范围。相反地，本发明旨在不仅覆盖示例性实施例，也覆盖可包括在由所附权利要求书所限定的本发明的精神和范围内的各种替换、修改、等价物和其他实施例。
在附图中，为了清楚起见将层、薄膜、面板、区域等的厚度进行了放大。应该理解，当元件诸如层、薄膜、区域或衬底被称作“在”另一个元件上时，其可以直接地在其他元件上或也可以存在插入元件。
在本文中使用的术语仅用于描述特别实施例并且不意图限制本发明。如在本文中使用，单数形式“一个”、“一种”和“该”意图同样包括复数形式，除上下文以其他方式明确表明之外。进一步理解术语“包括”和/或“包含”，在本说明书中使用时，指定已陈述特征、整体、步骤、操作、要素和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、要素、部件和/或其集合的存在或添加。如在本文中使用，术语“和/或”包括相关联的列出条目中的一个或多个的任何与全部组合。例如，为了使本发明的描述清楚，无关的部分未被示出，且为了清楚起见放大了层和区域的厚度。进一步地，当陈述一个层“在”另一个层或衬底上时，该层可以直接地在另一层或衬底上或第三层可以设置在它们之间。
除非特别说明或从上下文明显看出，如在本文中使用，术语“约”可以理解为在该领域中的正常容差的范围内，例如在平均值的2个标准偏差内。“约”可以理解为在所陈述值的10％、9％、8％、7％、6％、5％、4％、3％、2％、1％、0.5％、0.1％、0.05％或0.01％内。除非上下文另外清楚地指出，否则在本文中所提供的所有数值都由术语“约”来修饰。
应理解术语“车辆”或“车辆的”或如在本文中使用的其他类似术语一般包括机动车辆，诸如包括运动型多用途汽车(SUV)的乘用车、公共汽车、卡车、各种商业车辆、包括各种船只和船舶的水运工具、飞行器，等等，并包括混合动力车辆、电动车辆、插入式混合动力电动车辆、氢动力车辆以及其他代用燃料车辆(例如，得自除石油之外的资源的燃料)。
图1示出根据本发明的示例性实施例的半导体器件的示例性布局图。图2示出沿图1的线II-II截取的示例性横截面图。图3示出沿图1的线III-III截取的横截面图。参考图1至图3，根据本示例性实施例的半导体器件可以包括：可彼此毗邻设置的金属氧化物半导体场效应晶体管(MOSFET)区(A)和二极管区(B)。
现在将具体描述根据本示例性实施例的半导体器件的结构。根据本示例性实施例的半导体器件可以包括n+型碳化硅衬底100、n-型层200、p型区300、n+型区400、栅极700、源极800和漏极900。
n-型层200可以设置在n+型碳化硅衬底100的第一表面上，且沟槽500可以设置在n-型层200上。p型区300可以设置在n-型层200中并可以包括设置在沟槽500的侧面处的第一p型区310和设置在二极管区(B)中的多个第二p型区320。第一p型区310和多个第二p型区320可以彼此隔开。进一步地，多个第二p型区320可以彼此隔开。
第一p型区310可以围绕沟槽500的角，并可以延伸至沟槽500的角的底面。由于这种结构，电场可以集中在第一p型区310的上部，并可以防止电场集中在沟槽500的角。另外，p+型区可以设置在第一p型区310上。n+型区400可以设置在第一p型区310的一部分上，并可以接触沟槽500的侧面。例如，n-型层200的顶面、第一p型区310、第二p型区320和n+型区400可以位于相同的线上。
栅绝缘层600可以设置在沟槽500中。栅绝缘层600可以从沟槽500延伸至毗邻第一p型区310的第二p型区320的上表面。换句话说，被延伸的栅绝缘层600可以覆盖n+型区400和第一p型区310的上表面，并可以覆盖毗邻第一p型区310的第二p型区320的上表面的一部分。
栅极700可以设置在栅绝缘层600上。栅极700可以包括第一栅极710和多个从第一栅极710延伸的第二栅极720。第一栅极710可以设置在设置于沟槽500内的栅绝缘层600上，且第二栅极720可以设置在经延伸的栅绝缘层600上。例如，第一栅极710可被配置成起到沟槽栅极的作用，且第二栅极720可被配置成起到平面栅极(planar gate electrode)的作用。
在示例性平面图中，第一p型区310、多个第二p型区320和n+型区400可以在与第一栅极710延伸方向平行的方向上延伸。多个第二栅极720以预定间隔彼此隔开。换句话说，栅绝缘层600和栅极700不会形成于多个第二栅极720之间的第一p型区310和第二p型区320上。进一步地，栅绝缘层600和栅极700不会形成于多个第二栅极720之间的n+型区400的一部分上。
氧化物层610可以设置在栅极700上。氧化物层610可以覆盖栅极700的侧面。源极800可以设置在氧化物层610和多个第二p型区320之间的n-型层200上。进一步地，源极800可以设置在多个第二栅极720之间的第一p型区310和第二p型区320以及n-型层200上。源极800可以包括肖特基金属。
漏极900可以设置在n+型碳化硅衬底100的第二表面上。另外，漏极900可以包括欧姆金属。例如，n+型碳化硅衬底100的第二表面可以是n+型碳化硅衬底100的第一表面的相反表面。第二栅极720可以设置在图2所示的区域中，n-型层200、第一p型区310、n+型区400、第一栅极710、第二栅极720、源极800和漏极900可以形成MOSFET区(A)，且n-型层200、第二p型区320、源极800、漏极900和源极800形成二极管区(B)。在二极管区(B)中，源极800可以接触n-型层200和第二p型区320。
在如图3所示未设置第二栅极720的区域中，n-型层200、第一p型区310、n+型区400、第一栅极710、源极800和漏极900可以形成MOSFET区(A)。另外，n-型层200、第一p型区310、第二p型区320、源极800、漏极900和源极800可以形成二极管区(B)。在二极管区(B)中，源极800可以接触n-型层200、第一p型区310和第二p型区320。
MOSFET区(A)和二极管区(B)可以被配置成基于电压被施加到根据本示例性实施例的半导体器件的状态来分别操作。当约0V的电压或等于或小于MOSFET阀值电压的电压施加到栅极时，正电压可以施加到源极，且约0V的电压可以施加到漏极，二极管区(B)操作。当等于或大于MOSFET阀值电压的电压施加到栅极时，约0V的电压可以施加到源极，且正电压可以施加到漏极，从而操作MOSFET区(A)。这里，阀值电压可以是2V到7V，但阀值电压未被指定且可以改变。
当MOSFET区(A)操作时，在如图2所示设置第二栅极720的区域中，电流可以从第一栅极710下方的n-型层200和从第二栅极720下方的n-型层200输出。进一步地，在如图3所示未设置第二栅极720的区域中，电流可以从第一栅极710下方的n-型层200输出。当二极管区(B)操作时，在如图2所示设置第二栅极720的区域中，电流可以从多个第二p型区320之间的n-型层200输出。进一步地，在如图3所示未设置第二栅极720的区域中，电流可以从第一p型区310和第二p型区320之间的n-型层200和从多个第二p型区320之间的n-型层200输出。
因此，当设计半导体器件时，在半导体器件的面积中，通过调节由如图2所示设置第二栅极720的区域所占的面积和由如图3所示未设置第二栅极720的区域所占的面积之比，MOSFET区(A)和二极管区(B)的电流量可以被调节。具体地，由于MOSFET区和二极管区可以包括在根据本示例性实施例的半导体器件中，因此该半导体器件无需导线来连接MOSFET器件和二极管器件。因此，可以减小半导体器件的尺寸。进一步地，根据本发明的实施例，由于MOSFET区和二极管区可以包括在一个没有导线的半导体器件中，因此可以提高该半导体器件的开关速度。
在下文中，根据本示例性实施例的半导体器件、典型的二极管器件和典型的MOSFET器件的特性将参考表1比较并描述。表1表示根据本示例性实施例的半导体器件、典型二极管器件和典型MOSFET器件各自的模拟结果。比较例1是典型的二极管器件，且比较例2是典型的MOSFET器件。比较例1和比较例2的半导体器件的面积分别被设定为约0.5cm2。
本示例性实施例的半导体器件的面积可以被设定为约1cm2，且相对于其全部面积，如图2所示可设置第二栅极的区域的面积和如图3所示未设置第二栅极的区域的面积可以被分别设定为约30％和约70％。
(表1)
Figure BDA0001050507030000081
参考表1，本示例性实施例和比较例1和比较例2的半导体器件的击穿电压基本类似。例如，本示例性实施例的半导体器件的二极管区操作的电流量相对于比较例1的半导体器件的二极管区操作的电流量增大约38％。此外，相对于比较例2的半导体器件的二极管区操作的电流量，本示例性实施例的半导体器件的MOSFET区操作的电流量增大约37％。
比较例1和比较例2的半导体器件的总面积与本示例性实施例的半导体器件的面积相同。具体地，本示例性实施例的半导体器件的电流量的总和相对于比较例1和比较例2的半导体器件的电流量增大约37％。因此，当本示例性实施例的半导体器件的电流量与比较例1和比较例2的半导体器件的电流量相同时，相对于比较例1和比较例2的半导体器件的面积，本示例性实施例的半导体器件的面积可以减小约37％。
现在将参考图4至图8和图2描述半导体器件的制造方法。图4至图8分别示出图1的半导体器件的制造方法的示意图。在本文中，图4至图8是关于可以设置第二栅极的区域的制造方法的示例性图。形成于可以设置第二栅极的区域中的组成元件可以形成于未设置第二栅极的区域中。
参考图4，可以制备n+型碳化硅衬底100，且n-型层200可以通过外延生长而形成在n+型碳化硅衬底100的第一表面上。参考图5，可以通过在使用掩模(未示出)时将p离子注入到n-型层200中来形成第一预备p型区310a和第二p型区320。然后可以通过在使用掩模(未示出)时将n+离子注入到第一预备p型区310a中来形成预备n+型区400a。具体地，第一预备p型区310a和第二p型区320可以被形成为彼此隔开。
参考图6，可以通过蚀刻第一预备p型区310a的一部分、预备n+型区400a的一部分和n-型层200的一部分来形成沟槽500。参考图7，可以通过将p离子注入到沟槽500的侧面中来形成第一p型区310，然后可以通过将n+离子注入到沟槽500的侧面中来形成n+型区400。具体地，可以通过倾斜离子注入方法来注入p离子和n+离子。倾斜离子注入方法可以包括相对于水平面成小于约90度角的注入角。参考图8，栅绝缘层600可以形成于沟槽500，然后栅极700可以形成在栅绝缘层600上。
栅绝缘层600可以从沟槽500延伸至毗邻第一p型区310的第二p型区320的上表面，且栅极700可以包括从第一栅极710延伸的第二栅极720。如图1所示，多个第二栅极720可以被形成为彼此隔开。换句话说，栅绝缘层600不会形成于未设置第二栅极720的区域中。接下来，氧化物层可以被形成在栅极700上。
参考图1，源极800可以形成于氧化物层610和第二p型区320上，并且漏极900可以形成于n+型碳化硅衬底100的第二表面上。在如图4至图8所示根据本发明的示例性实施例的半导体器件的制造方法中，沟槽可以在注入p离子和n+离子之后形成，但p离子和n+离子也可以在形成沟槽之后被注入。现在将参考图9至图11和图1对此进行描述，且图9至图11分别示出图1的半导体器件的制造方法的示例性示意图。参考图9，可以制备n+型碳化硅衬底100，n-型层200可以通过外延生长而形成在n+型碳化硅衬底100的第一表面上，且然后沟槽500可以通过在第一掩模50时蚀刻n-型层200来形成。
参考图10，在去除第一掩模50之后，n+型区400可以通过使用第二掩模60将n+离子注入在n-型层200上和沟槽500的侧面处来形成。具体地，可通过倾斜离子注入方法来注入n+离子。参考图11，在去除第二掩模60之后，可以通过在使用第三掩模70时将p离子注入在n-型层200上和沟槽500的侧面处来形成p型区300。
p型区300可以包括形成在沟槽500的侧面处的第一p型区310，并且第二p型区320可以被形成为与第一p型区310隔开。其后，在去除第三掩模70之后，借助图8的制造工艺可以形成栅绝缘层600、栅极700和氧化物层610。参考图1，源极800可以形成在氧化物层610和第二p型区320上，且漏极900可以形成于n+型碳化硅衬底100的第二表面上。
虽然本发明已经结合目前认为是示例性实施例的实施例进行了描述，但应该理解本发明不限于所公开的示例性实施例，然而相反地，本发明意图覆盖包括在所附权利要求书的精神和范围内的各种修改和等同配置。

Claims (12)

1.一种半导体器件，包括：
设置在n+型碳化硅衬底的第一表面上的n-型层；
设置在所述n-型层内的沟槽；
设置在所述n-型层和所述沟槽的侧面处的n+型区和第一p型区；
设置在所述n-型层处并与所述第一p型区隔开的多个第二p型区；
栅极，其包括设置在所述沟槽处的第一栅极和从所述第一栅极延伸的多个第二栅极；
设置在所述栅极上并与所述栅极绝缘的源极；以及
设置在所述n+型碳化硅衬底的第二表面上的漏极，
其中，所述多个第二p型区彼此隔开，且所述源极接触所述多个第二p型区和设置在所述多个第二p型区之间的所述n-型层，
其中，所述多个第二栅极从所述第一栅极延伸到毗邻所述第一p型区的所述第二p型区的上部。
2.根据权利要求1所述的半导体器件，还包括：
栅绝缘层，其设置在所述第一栅极和所述多个第二栅极下方。
3.根据权利要求2所述的半导体器件，其中，所述栅绝缘层设置在所述第一栅极和所述沟槽之间以及在所述多个第二栅极和所述n+型区、所述第一p型区及毗邻所述第一p型区的所述第二p型区的上部之间。
4.根据权利要求3所述的半导体器件，其中，所述多个第二栅极彼此隔开。
5.根据权利要求4所述的半导体器件，其中，所述n-型层、所述第一p型区和所述多个第二p型区设置在所述多个第二栅极之间。
6.根据权利要求5所述的半导体器件，其中，肖特基电极接触设置在所述多个第二栅极之间的所述n-型层、所述第一p型区和所述多个第二p型区。
7.根据权利要求1所述的半导体器件，其中，所述第一p型区围绕所述沟槽的角，并延伸至所述沟槽的角的底面。
8.一种半导体器件的制造方法，包括以下步骤：
在n+型碳化硅衬底的第一表面上形成n-型层；
通过将p离子注入到所述n-型层中来形成彼此隔开的第一预备p型区和多个第二p型区；
通过将n+离子注入到所述第一预备p型区中来形成预备n+型区；
通过蚀刻所述预备n+型区的一部分、所述第一预备p型区的一部分和所述n-型层的一部分来形成沟槽；
通过将所述p离子注入到所述沟槽的侧面中来完成第一p型区；
通过将所述n+离子注入到所述沟槽的侧面中来完成n+型区；
在所述n+型区、所述第一p型区和毗邻所述第一p型区的所述第二p型区上以及在所述沟槽处形成栅绝缘层；
在所述栅绝缘层上形成栅极，其中所述栅极包括形成于所述沟槽中的第一栅极和从所述第一栅极延伸的多个第二栅极，并且所述多个第二栅极从所述第一栅极延伸到毗邻所述第一p型区的所述第二p型区的上部；
在所述栅极上形成氧化物层；
在所述氧化物层和所述多个第二p型区上形成源极；以及
在所述n+型碳化硅衬底的第二表面上形成漏极，
其中，所述多个第二p型区彼此隔开，且所述源极在设置于所述多个第二p型区之间的所述n-型层上形成。
9.根据权利要求8所述的半导体器件的制造方法，其中，所述第二栅极在与所述n+型区、所述第一p型区和毗邻所述第一p型区的所述第二p型区对应的部分中形成。
10.根据权利要求8所述的半导体器件的制造方法，其中，在完成所述第一p型区的步骤中，通过倾斜离子注入方法注入所述p离子。
11.根据权利要求8所述的半导体器件的制造方法，其中，在完成所述n+型区的步骤中，通过倾斜离子注入方法注入所述n+离子。
12.根据权利要求8所述的半导体器件的制造方法，其中，所述第一p型区被形成为围绕所述沟槽的角并延伸到所述沟槽的角的底面。
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