CN106847195A - 栅极线驱动电路 - Google Patents

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Abstract

栅极线驱动电路，包括输出电路及控制电路。输出电路包含上拉晶体管及辅助晶体管。上拉晶体管及辅助晶体管分别具有第一控制节点及第二控制节点，上拉晶体管与辅助晶体管为多晶硅晶体管。控制电路耦合至输出电路。控制电路包含第一晶体管、第二晶体管、第三晶体管及第四晶体管。上拉晶体管分别耦接至第一时序信号、栅极线。辅助晶体管分别耦接至上拉晶体管、低电位及第二控制节点。第一晶体管分别耦接至第一控制节点。第二晶体管分别耦接至第一控制节点、低电位及第二控制节点。第三晶体管分别耦接至高电位、第二控制节点。第四晶体管分别耦接至第二控制节点、低电位及第一控制节点。第一、第二、第三与第四晶体管至少有一个为氧化物半导体晶体管。

Description

栅极线驱动电路
技术领域
本发明涉及液晶显示设备技术领域，尤其涉及一种栅极线驱动电路。
背景技术
在一般情况下，显示面板包括一面板主体、一个栅极驱动电路、以及一源极驱动电路。该源极驱动电路设置在该面板本体，藉由多条源极线，以驱动一显示面板的多个像素。栅极驱动电路设置在该面板本体，藉由多条栅极线，以驱动该显示面板的多个像素。此外，栅极驱动电路包括一移位寄存器。该移位寄存器用于传输栅极信号至连接至该移位寄存器的多条栅极线，以顺序地致能该多条栅极线，从而驱动多个像素。
近年来，大尺寸面板已成为显示器或电视的主流。在大尺寸面板中，多条栅极线的长度也随之增加。此会引起超长传输距离所产生信号衰减的问题。有效地补偿的栅极信号始终是一个电路设计上的挑战。因此，现有技术显示面板仍有改善的空间。
发明内容
本发明的目的主要在于提供一栅极线驱动电路，于一输出电路上的上拉晶体管使用多晶硅晶体管。多晶硅晶体管晶体管于导通时可提供较大的电流，具有较大的驱动能力，以驱动一栅极线。同时于控制电路中，若有晶体管连接至一第一控制节点，则将该晶体管改用氧化物半导体晶体管，以提供较低的漏电流，如此可消除该上拉晶体管的控制端的电压变动，进而使该上拉晶体管可提供稳定的驱动电流至该栅极线，而可改善现有技术中超长传输距离所产生信号衰减的问题。本发明具有晶体管共享栅极的堆栈式结构，可有效地节省电路布局的面积。同时，共享栅极晶体管的通道在同一方向，因此要调其中一个晶体管的宽长比时，不会影响到另一个晶体管的电路布局，增加电路布局的便利性。
为达到前述目的，本发明提出一种栅极线驱动电路，包括一输出电路、以及一控制电路。该输出电路包含一上拉晶体管以及一辅助晶体管。该上拉晶体管以及该辅助晶体管分别具有一第一控制节点以及一第二控制节点，该上拉晶体管与该辅助晶体管为多晶硅晶体管。该控制电路耦合至该输出电路，该控制电路包含一第一晶体管、一第二晶体管、一第三晶体管、以及一第四晶体管。该上拉晶体管分别耦接至一第一时序信号、一栅极线，该辅助晶体管分别耦接至该上拉晶体管、一低电位、以及该第二控制节点，该第一晶体管分别耦接至一高电位、该第一控制节点，该第二晶体管分别耦接至该第一控制节点、该低电位、以及该第二控制节点，该第三晶体管分别耦接至该高电位、该第二控制节点，该第四晶体管分别耦接至该第二控制节点、该低电位、以及该第一控制节点，其中，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管至少有一晶体管为氧化物半导体晶体管。
附图说明
图1是本发明的一种栅极线驱动电路的一电路图。
图2是本发明栅极线驱动电路的时序图。
图3是本发明栅极线驱动电路的仿真时序图。
图4是本发明栅极线驱动电路的另一仿真时序图。
图5是多晶硅晶体管、氧化物半导体晶体管、以及非晶硅晶体管于导通以及关闭时的电流的示意图。
图6是本发明的一种栅极线驱动电路的另一电路图。
图7是本发明的一种栅极线驱动电路的再一电路图。
图8是本发明的一种栅极线驱动电路的又一电路图。
图9是本发明的一种栅极线驱动电路的另外一电路图。
图10是本发明图1的一电路布局图。
图11是本发明图1的另一电路布局图。
图12是本发明图1的另外一电路布局图。
【符号说明】
栅极线驱动电路100
输出电路110 控制电路120
上拉晶体管(T5) 辅助晶体管(T6)
第一控制节点(N1) 第二控制节点(N2)
第一电容(C1) 第一晶体管(T1)
第二晶体管(T2) 第三晶体管(T3)
第四晶体管(T4) 第一时序信号(CLKa)
栅极线(Rn) 低电位(VGL)
前一栅极线(Rn-1) 高电位(VGH)
第二时序信号(CLKc) 第一端(a)
第二端(b) 第三端(c)
第三时序信号(CLKb) 第四时序信号(CLKd)
第一时间间隔(T1) 第二时间间隔(T2)
第三时间间隔(T3) 第四时间间隔(T4)
第五晶体管(T7)
第二电容(C2) 第五晶体管(T9)
第六晶体管(T10) 第七晶体管(T7)
第八晶体管(T8) 第九晶体管(T1’)
第十晶体管(T8’) 第一时序信号(CLK_Gate)
第一控制信号线(XGAS) 第一输入信号线(Rn-2)
第二控制信号线(CVS) 第二输入信号(Rn+2)
第三控制信号(XCVS) 第四控制信号(CLK_FW)
第五控制信号(CLK_RW)
第五晶体管(T10) 第六晶体管(T11)
第七晶体管(T7) 第八晶体管(T8)
第九晶体管(T9)
第一时序信号(CKV1) 第二控制信号(CKV2)
重置信号(RESET) 第三控制信号(CSV)
第四控制信号(XCSV) 前一栅极线(Rn-1)
下一栅极线(Rn+1)
漏极(DI) 源极(SI)
漏极(DL) 源极(SL)
信道宽度(WI) 通道长度(LI)
信道宽度(WL) 通道长度(LL)
具体实施方式
图1是本发明的一种栅极线驱动电路100的电路图，如图1所示，该驱动电路100包括有一输出电路110、以及一控制电路120，其用以驱动一栅极线(Rn)。该输出电路110包含一上拉晶体管(T5)以及一辅助晶体管(T6)。该上拉晶体管(T5)以及该辅助晶体管(T6)分别具有一第一控制节点(N1)以及一第二控制节点(N2)。该控制电路120耦合至该输出电路110。该控制电路120具有多个晶体管(T1、T2、T3、T4)。该多个晶体管(T1、T2、T3、T4)分别连接至该第一控制节点(N1)以及该第二控制节点(N2)，以控制该上拉晶体管(T5)以及该辅助晶体管(T6)的导通或关闭，其中，在该多个晶体管(T1、T2、T3、T4)中，至少有一晶体管为氧化物半导体晶体管。该氧化物半导体晶体管可为氧化铟镓锌(Indium Gallium ZincOxide、IGZO)晶体管。
如图1所示，该控制电路120包含一第一电容(C1)、一第一晶体管(T1)、一第二晶体管(T2)、一第三晶体管(T3)、以及一第四晶体管(T4)。该上拉晶体管(T5)分别耦接至一第一时序信号(CLKa)、一栅极线(Rn)、该第一电容(C1)、以及该第一控制节点(N1)与该第一电容(C1)。该辅助晶体管(T6)分别耦接至该上拉晶体管(T5)、一低电位(VGL)、以及该第二控制节点(N2)。该第一晶体管(T1)分别耦接至一高电位(VGH)、该第一控制节点(N1)、以及一前一栅极线(Rn-1)。该第二晶体管(T2)分别耦接至该第一控制节点(N1)、该低电位(VGL)、以及该第二控制节点(N2)。该第三晶体管(T3)分别耦接至该高电位(VGH)、该第二控制节点(N2)、以及一第二时序信号(CLKc)。该第四晶体管(T4)分别耦接至该第二控制节点(N2)、该低电位(VGL)、以及该第一控制节点(N1)。
也即，该上拉晶体管(T5)具有一第一端(a)连接至一第一时序信号(CLKa)，一第二端(b)连接至该栅极线(Rn)以及该第一电容(C1)的一端，以及一第三端(c)耦合至该第一控制节点(N1)以及该第一电容(C1)的另一端。该辅助晶体管(T6)具有一第一端(a)连接至该上拉晶体管(T5)的第二端(b)、一第二端(b)连接至一低电位(VGL)，以及一第三端(c)耦合至该第二控制节点(N2)。
该第一晶体管(T1)具有一第一端(a)连接至一高电位(VGH)、一第二端(b)连接至该第一控制节点(N1)、以及一第三端(c)连接至一前一栅极线(Rn-1)。该第二晶体管(T2)具有一第一端(a)连接至该第一控制节点(N1)、一第二端(b)连接至该低电位(VGL)、以及一第三端(c)连接至该第二控制节点(N2)。该第三晶体管(T3)具有一第一端(a)连接至该高电位(VGH)、一第二端(b)连接至该第二控制节点(N2)、以及一第三端(c)连接至一第二时序信号(CLKc)。该第四晶体管(T4)具有一第一端(a)连接至该第二控制节点(N2)、一第二端(b)连接至该低电位(VGL)，以及一第三端(c)连接至该第一控制节点(N1)。
图2是本发明栅极线驱动电路100的时序图。如图2所示，该第一时序信号(CLKa)的脉冲(pulse)与一第三时序信号(CLKb)的脉冲没有重叠(non-over lap)，该第三时序信号(CLKb)的脉冲与该第二时序信号(CLKc)的脉冲没有重叠，该第二时序信号(CLKc)的脉冲与一第四时序信号(CLKd)的脉冲没有重叠。
在第一时间间隔(T1)时，该前一栅极线(Rn-1)的信号为高电位，因此，该第一晶体管(T1)导通，使该第一控制节点(N1)变为高电位。该第一控制节点(N1)为高电位，使该上拉晶体管(T5)导通，使高电位(VGH)经由该第一晶体管(T1)对该第一电容(C1)充电。同时，该第一控制节点(N1)为高电位，使该第四晶体管(T4)导通，导致该第二控制节点(N2)变为低电位(VGL)，而使该第二晶体管(T2)以及该辅助晶体管(T6)关闭。
在第二时间间隔(T2)时，该第一时序信号(CLKa)产生脉冲(pulse)。由于该上拉晶体管(T5)导通，故该上拉晶体管(T5)的第二端(b)的电压为高电位(VGH)，而将该第一控制节点(N1)电压上拉(boosting)至2VGH-VGL-vth，而使该上拉晶体管(T5)完全导通(fullyturn-on)，加大对该栅极线(Rn)的驱动能力，此时该栅极线(Rn)的电压为高电位(VGH)。
在第三时间间隔(T3)时，该第一时序信号(CLKa)所产生脉冲消失，该第一控制节点(N1)电压回复至VGH-vth，同时，该栅极线(Rn)也降回低电位(VGL)。此时，该第四晶体管(T4)导通、该第二晶体管(T2)以及该辅助晶体管(T6)关闭、该第二控制节点(N2)为低电位。
在第四时间间隔(T4)时，该第二时序信号(CLKc)产生脉冲(pulse)，而使该第三晶体管(T3)导通，因此该第二控制节点(N2)为低电位被拉升变为高电位(VGH)，而使该第二晶体管(T2)导通，该第一控制节点(N1)电压降为低电位(VGL)。
图3是本发明栅极线驱动电路100的仿真时序图。如图3所示，在第二时间间隔(T2)时，该第一控制节点(N1)电压被上拉(boosting)到接近18伏特，而使该上拉晶体管(T5)完全导通(fully turn-on)，因此可加大对该栅极线(Rn)的驱动能力。
图4是本发明栅极线驱动电路100的另一仿真时序图。其设定多个晶体管(T1、T2、T3、T4)中具有漏电流时的模拟时序图。由于有设定漏电流，此模拟时序图可更加接近实际的电路。如图4所示，由于多个晶体管(T1、T2、T3、T4)中具有漏电流，所以在圆圈处A所示，该第一控制节点(N1)电压被上拉(boosting)到18伏特即开始下降。在第二时间间隔(T2)结束时，甚至将到10伏特左右。也即在第二时间间隔(T2)中，该上拉晶体管(T5)并非完全导通，同时其对该栅极线(Rn)的驱动能力也降低。
图5是多晶硅晶体管、氧化物半导体晶体管、以及非晶硅(a-Si)晶体管在导通以及关闭时的电流的示意图。如图5所示，多晶硅晶体管在导通时有较大的电流，氧化物半导体晶体管在关闭时，其漏电流远小于多晶硅晶体管以及非晶硅(a-Si)晶体管的漏电流。
因此针对图4的问题，本发明的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)至少有一个为氧化物半导体晶体管，藉此减少漏电流，以避免该第一控制节点(N1)电压因漏电流而下降。该上拉晶体管(T5)为多晶硅晶体管。该多晶硅晶体管可为低温多晶硅(Low Temperature Poly-silicon、LTPS)晶体管，以在导通时有较大的电流，以驱动该栅极线(Rn)。
图6是本发明的一种栅极线驱动电路100的另一电路图。其与图1主要区别在于：图6中新增一第五晶体管(T7)。该第五晶体管(T7)耦合至该第一控制节点(N1)、该高电位(VGH)、以及该第一晶体管(T1)。也即，该第五晶体管(T7)的一第一端(a)耦合至该上拉晶体管(T5)的第三端(c)，其一第二端(b)连接至该第一控制节点(N1)，其一第三端(c)连接至该高电位(VGH)。图6的栅极线驱动电路100其时序图以及运作原理与图2相似，是本领域技术人员基于本发明公开内容能够获得的，在此不再赘述。
在一实施例中，图1以及图6中的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)至少有一个为氧化物半导体晶体管，图1以及图6中的该第三晶体管(T3)、该上拉晶体管(T5)、该辅助晶体管(T6)、以及图6中的该第五晶体管(T7)为多晶硅晶体管。该多晶硅晶体管可为多晶硅晶体管。
在另一实施例中，图1以及图6中的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)至少有一个为氧化物半导体晶体管，图1以及图6中的该上拉晶体管(15)为多晶硅晶体管。图1以及图6中的该第三晶体管(T3)、该辅助晶体管(T6)、以及图6中的该第五晶体管(T7)可为多晶硅晶体管或氧化物半导体晶体管。
在再一实施例中，图1以及图6中的该第四晶体管(T4)为氧化物半导体晶体管，图1以及图6中的该上拉晶体管(T5)为多晶硅晶体管。图1以及图6中的该第一晶体管(T1)、该第二晶体管(T2)、该第三晶体管(T3)、该辅助晶体管(T6)、以及图6中的该第五晶体管(T7)可为多晶硅晶体管或氧化物半导体晶体管。
图7是本发明的一种栅极线驱动电路100的再一电路图。该控制电路120包含一第一电容(C1)、一第一晶体管(T1)、一第二晶体管(T2)、一第三晶体管(T3)、以及一第四晶体管(T4)。该上拉晶体管(T5)分别耦接至一第一时序信号(CLKa)、一栅极线(Rn)与该第一电容(C1)、以及该第一控制节点(N1)与该第一电容(C1)。该辅助晶体管(T6)分别耦接至该上拉晶体管(T5)、一低电位(VGL)、以及该第二控制节点(N2)。该第一晶体管(T1)分别耦接至该第一控制节点(N1)、以及一前一栅极线(Rn-1)。该第二晶体管(T2)分别耦接至该第一控制节点(N1)、该低电位(VGL)、以及该第二控制节点(N2)。该第三晶体管(T3)分别耦接至该高电位(VGH)、以及该第二控制节点(N2)。该第四晶体管(T4)分别耦接至该第二控制节点(N2)、该低电位(VGL)、以及该第一控制节点(N1)。图7的电路与图1主要区别在于：该第一晶体管(T1)二极管连接(diode-connected)方式，其一第一端(a)以及一第三端(c)连接至该栅极线(Rn)。该第三晶体管(T3)分别耦接至该高电位(VGH)、以及该第二控制节点(N2)，其一第一端(a)连接至高电位(VGH)以及其第三端(c)，其一第二端(b)连接该第二控制节点(N2)。图7的栅极线驱动电路100的时序图以及运作原理与图2相似，是本领域技术人员基于本发明公开的内容能够得到的，在此不再赘述。
在一实施例中，图7中的该第一晶体管(T1)、该第二晶体管(T2)至少有一个为氧化物半导体晶体管，图7中的该第三晶体管(T3)、以及该第四晶体管(T4)、该上拉晶体管(T5)、该辅助晶体管(T6)为多晶硅晶体管。
在另一实施例中，图7中的该第一晶体管(T1)、该第二晶体管(T2)至少有一个为氧化物半导体晶体管，图7中的该上拉晶体管(T5)为多晶硅晶体管。图7中的该第三晶体管(T3)、以及该第四晶体管(T4)、该辅助晶体管(T6)可为多晶硅晶体管或氧化物半导体晶体管。
图8是本发明的一种栅极线驱动电路100的又一电路图。该输出电路110与图1相同，在此不再赘述。
该控制电路120还包含一第一电容(C1)、一第二电容(C2)、一第一晶体管(T1)、一第二晶体管(T2)、一第三晶体管(T3)、一第四晶体管(T4)、一第五晶体管(T9)、一第六晶体管(T10)、一第七晶体管(T7)、一第八晶体管(T8)、一第九晶体管(T1’)、以及一第十晶体管(T8’)。
该上拉晶体管(T5)分别耦接至一第一时序信号(CLK_Gate)、一栅极线(Rn)、该辅助晶体管(T6)、该第五晶体管(T9)、以及该第一晶体管(T1)。该辅助晶体管(T6)分别耦接至一低电位(VGL)、该第二控制节点(N2)、该第三晶体管(T3)、该第二晶体管(T2)、该第四晶体管(T4)、该第六晶体管(T10)以及该第二电容(C2)。该第六晶体管(T10)分别耦接至该低电位(VGL)、该第五晶体管(T9)以及一第一控制信号线(XGAS)。该第四晶体管(T4)分别耦接至该低电位(VGL)、该第一控制节点(N1)、该第一晶体管(T1)、该第二晶体管(T2)、该第七晶体管(T7)、该第九晶体管(T1’)、以及该第一电容(C1)。该第一晶体管(T1)耦接至一高电位(VGH)。该第三晶体管(T3)分别耦接至该高电位(VGH)、该第八晶体管(T8)、以及该第十晶体管(T8’)。该第七晶体管(T7)分别耦接至一第一输入信号(Rn-2)、一第二控制信号线(CVS)以及该第八晶体管。该第九晶体管(T1’)分别耦接至一第二输入信号(Rn+2)、一第三控制信号(XCVS)以及该第十晶体管(T8’)。该第八晶体管(T8)耦接至一第四控制信号(CLK_FW)。该第十晶体管(T8’)耦接至一第五控制信号(CLK_RW)。
更详细地，该上拉晶体管(T5)的一第一端(a)连接至一第一时序信号(CLK_Gate)，其一第二端(b)连接至一栅极线(Rn)、该辅助晶体管(T6)的一第一端(a)以及该第五晶体管(T9)的一第二端(b)，其一第三端(c)连接至该第一晶体管(T1)的一第一端(a)。
该辅助晶体管(T6)的一第二端(b)连接至一低电位(VGL)，其一第三端(c)连接至该第二控制节点(N2)、该第三晶体管(T3)的一第二端(b)、该第二晶体管(T2)的一第三端(c)、该第四晶体管(T4)的一第一端(a)、该第六晶体管(T10)的一第一端(a)以及该第二电容(C2)的一端。该第二电容(C2)的另一端连接至该低电位(VGL)。
该第六晶体管(T10)的一第二端(b)连接至该低电位(VGL)，其一第三端(c)连接至该第五晶体管(T9)的一第三端(c)、该第五晶体管(T9)的一第一端(a)以及一第一控制信号线(XGAS)。
该第四晶体管(T4)的一第二端(b)连接至该低电位(VGL)，其第三端(c)连接至该第一控制节点(N1)、该第一晶体管(T1)的一第二端(b)、该第二晶体管(T2)的一第一端(a)、该第七晶体管(T7)的一第一端(a)、该第九晶体管(T1’)的一第一端(a)、以及该第一电容(C1)的一端。该第一电容(C1)的另一端连接至该低电位(VGL)。
该第一晶体管(T1)的一第三端(c)连接至一高电位(VGH)。该第三晶体管(T3)的一第一端(a)连接至一高电位(VGH)，其一第三端(c)连接至该第八晶体管(T8)的一第二端(b)、该第十晶体管(T8’)的一第二端(b)。
该第七晶体管(T7)的一第三端(c)连接至一第一输入信号线(Rn-2)，其一第二端(b)连接至一第二控制信号线(CVS)以及该第八晶体管(T8)的一第三端(c)。该第九晶体管(T1’)的一第三端(c)连接至一第二输入信号(Rn+2)，其一第二端(b)连接至一第三控制信号(XCVS)以及该第十晶体管(T8’)的一第三端(c)。
该第八晶体管(T8)的一第一端(a)连接至一第四控制信号(CLK_FW)，该第十晶体管(T8’)的一第一端(a)连接至一第五控制信号(CLK_RW)。图8的栅极线驱动电路100其时序图以及运作原理与图2相似，是本领域技术人员基于本发明公开的内容能够获得的，在此不再赘述。
在一实施例中，图8中的该第一晶体管(T1)、该第九晶体管(T1’)、该第二晶体管(T2)、以及该第四晶体管(T4)中至少有一个为氧化物半导体晶体管。
在另一实施例中，图8中的该第一晶体管(T1)、该第九晶体管(T1’)、该第二晶体管(T2)、以及该第四晶体管(T4)中至少有一个为氧化物半导体晶体管，图8中的该上拉晶体管(T5)为多晶硅晶体管。图8中的其他晶体管可为多晶硅晶体管或氧化物半导体晶体管。
图9是本发明的一种栅极线驱动电路100的再一电路图。该输出电路110与图1相似，不再赘述。
该控制电路120还包含一第一电容(C1)、一第一晶体管(T1)、一第二晶体管(T2)、一第三晶体管(T3)、一第四晶体管(T4)、一第五晶体管(T10)、一第六晶体管(T11)、一第七晶体管(T7)、一第八晶体管(T8)、以及一第九晶体管(T9)。该上拉晶体管(T5)分别耦接至一第一时序信号(CKV1)、一栅极线(Rn)、该辅助晶体管(T6)、该第八晶体管、该第一电容(C1)、以及该第七晶体管(T7)。该辅助晶体管(T6)分别耦接至一低电位(VGL)、该第三晶体管(T3)、该第二晶体管(T2)、该第四晶体管(T4)、该第八晶体管(T8)以及该第九晶体管(T9)。该第八晶体管(T8)分别耦接至该低电位(VGL)。该第四晶体管(T4)耦接至该低电位(VGL)、该第五晶体管(T10)、该第六晶体管(T11)、以及该第一晶体管(T1)。该第二晶体管(T2)耦接至该低电位(VGL)、该第一控制节点(N1)、该第一晶体管(T1)、以及该第七晶体管(T7)。该第七晶体管(T7)耦接至一高电位(VGH)。该第三晶体管(T3)分别耦接至一第二控制信号(CKV2)、以及该高电位(VGH)。该第九晶体管(T9)耦接至一重置信号(RESET)。该第一晶体管(T1)耦接至该高电位(VGH)。该第五晶体管(T10)分别耦接至一第三控制信号(CSV)、以及一前一栅极线(Rn-1)。该第六晶体管(T11)分别耦接至一第四控制信号(XCSV)、以及一下一栅极线(Rn+1)。
更详细地，如图9所示，该上拉晶体管(T5)的一第一端(a)连接至一第一时序信号(CKV1)，其一第二端(b)连接至一栅极线(Rn)、该辅助晶体管(T6)的一第一端(a)、该第八晶体管(T8)的一第三端(c)、以及该第一电容(C1)的一端，其一第三端(c)连接至该第一电容(C1)的另一端、以及该第七晶体管(T7)的一第一端(a)。
该辅助晶体管(T6)的一第二端(b)连接至一低电位(VGL)，其一第三端(c)连接至一第二控制节点(N2)、该第三晶体管(T3)的一第二端(b)、该第二晶体管(T2)的一第三端(c)、该第四晶体管(T4)的一第一端(a)、该第八晶体管(T8)的一第一端(a)以及该第九晶体管(T9)的一第二端(b)。该第八晶体管(T8)的一第二端(b)连接至该低电位(VGL)。
该第四晶体管(T4)的一第二端(b)连接至该低电位(VGL)，其一第三端(c)连接至该第五晶体管(T10)的一第二端(b)、该第六晶体管(T11)的一第二端(b)、以及该第一晶体管(T1)的一第三端(c)。该第二晶体管(T2)的一第二端(b)连接至该低电位(VGL)，其一第一端(a)连接至该第一控制节点(N1)、该第一晶体管(T1)的一第二端(b)、以及该第七晶体管(T7)的一第二端(b)。该第七晶体管(T7)的一第三端(c)连接至一高电位(VGH)。
该第三晶体管(T3)的一第三端(c)连接至一第二控制信号(CKV2)，其一第一端(a)连接至该高电位(VGH)。该第九晶体管(T9)的一第三端(c)连接至该第九晶体管(T9)的一第一端(a)以及一重置信号(RESET)。该第一晶体管(T1)的一第一端(a)连接至该高电位(VGH)。该第五晶体管(T10)的一第三端(c)连接至一第三控制信号(CSV)，其一第三端(c)连接至一前一栅极线(Rn-1)。该第六晶体管(T11)的一第三端(c)连接至一第四控制信号(XCSV)，其一第三端(c)连接至一下一栅极线(Rn+1)。当中，该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)中，至少有一个为氧化物半导体晶体管。
在一实施例中，图9中的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)中至少有一个为氧化物半导体晶体管。
另一实施例中，图9中的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)中至少有一个为氧化物半导体晶体管。图9中的该上拉晶体管(T5)为多晶硅晶体管。图9中的其他晶体管可为多晶硅晶体管或氧化物半导体晶体管。例如：第五晶体管(T10)、第六晶体管(T11)、第七晶体管(T7)、第八晶体管(T8)、以及第九晶体管(T9)可为多晶硅晶体管或氧化物半导体晶体管。
图10是本发明图1的一电路布局图。其显示图1中的该第二晶体管(T2)以及该第六晶体管(T6)的一电路布局(layout)。其中，的该第二晶体管(T2)为氧化物半导体晶体管，该第六晶体管(T6)为多晶硅晶体管。图10左上方标注T2表示该第二晶体管(T2)，其是图10左下方标注AA’处的剖面图。图10左上方标注T6表示该第六晶体管(T6)，其是图10左下方标注BB’处的剖面图。如图10所示，该第二晶体管(T2)为一底部栅极的结构(bottom gatestructure)，该第六晶体管(T6)为一顶部栅极的结构(top gate structure)。且该第二晶体管(T2)以及该第六晶体管(T6)共享栅极(commonly-shared gate)，如图10所示，该第二晶体管(T2)以及该第六晶体管(T6)共享栅极(Gate(M1))。因此在电路布局(layout)时，该第二晶体管(T2)以及该第六晶体管(T6)具有堆栈式结构(stack-up structure)，可有效地节省电路布局(layout)的面积。
图11是本发明图1的另一电路布局图。其显示图1中的该第二晶体管(T2)以及该第六晶体管(T6)的另一电路布局。其中，DI为氧化物半导体晶体管或是该第二晶体管(T2)的漏极，SI为氧化物半导体晶体管或是该第二晶体管(T2)的源极，DL为多晶硅晶体管或是该第六晶体管(T6)的漏极，SL为多晶硅晶体管或是该第六晶体管(T6)的源极，WI为氧化物半导体晶体管或是该第二晶体管(T2)的通道宽度，LI为氧化物半导体晶体管或是该第二晶体管(T2)的通道长度，WL为多晶硅晶体管或是该第六晶体管(T6)的通道宽度，LL为多晶硅晶体管或是该第六晶体管(T6)的通道长度。
图12是本发明图1的再一电路布局图。其显示图1中的该第二晶体管(T2)以及该第六晶体管(T6)的再一电路布局。其中，DI、SI、DL、SL、WI、LI、WL、以及LL的意义与图11相同。需注意的是，在图12中，氧化物半导体晶体管或是该第二晶体管(T2)的通道与多晶硅晶体管或是该第六晶体管(T6)的通道同一方向。因此要调整氧化物半导体晶体管或是该第二晶体管(T2)的宽常比(W/L)时，不会影响多晶硅晶体管或是该第六晶体管(T6)的电路布局(layout)。
由上述说明可知，在该输出电路110上的上拉晶体管(T5)使用多晶硅晶体管。多晶硅晶体管在导通时可提供较大的电流，具有较大的驱动能力，以驱动该栅极线(Rn)。同时在该控制电路120中，若有晶体管连接至该第一控制节点(N1)，则将该晶体管改用氧化物半导体晶体管，以提供较低的漏电流，如此可消除该上拉晶体管(T5)的控制端(c)的电压变动，进而使该上拉晶体管(T5)可提供稳定的驱动电流至该栅极线(Rn)，而可改善现有技术中超长传输距离所产生信号衰减的问题。
此外，由于本发明具有晶体管共享栅极(commonly-shared gate)的堆栈式结构(stack-up structure)，可有效地节省电路布局的面积。同时，共享栅极晶体管的通道在同一方向，因此要调其中一个晶体管的宽长比(W/L)时，不会影响到另一个晶体管的电路布局，因而增加了电路布局的便利性。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种栅极线驱动电路，包含：
一输出电路，包含一上拉晶体管以及一辅助晶体管，该上拉晶体管以及该辅助晶体管分别具有一第一控制节点以及一第二控制节点，该上拉晶体管与该辅助晶体管为多晶硅晶体管；以及
一控制电路，耦合至该输出电路，该控制电路包含一第一晶体管、一第二晶体管、一第三晶体管、以及一第四晶体管，该上拉晶体管分别耦接至一第一时序信号、一栅极线，该辅助晶体管分别耦接至该上拉晶体管、一低电位、以及该第二控制节点，该第一晶体管分别耦接至该第一控制节点，该第二晶体管分别耦接至该第一控制节点、该低电位、以及该第二控制节点，该第三晶体管分别耦接至一高电位、该第二控制节点，该第四晶体管分别耦接至该第二控制节点、该低电位、以及该第一控制节点，其中，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管至少有一晶体管为氧化物半导体晶体管。
2.如权利要求1所述的栅极线驱动电路，其中，该控制电路包含一第一电容；该上拉晶体管还耦接至该第一控制节点与该第一电容；该第一晶体管并耦接至一前一栅极线。
3.如权利要求2所述的栅极线驱动电路，其中，该控制电路还包含一第五晶体管，该第五晶体管耦合至该第一控制节点、该高电位、以及该第一晶体管。
4.如权利要求1所述的栅极线驱动电路，其中，该第四晶体管为氧化物半导体晶体管。
5.如权利要求1所述的栅极线驱动电路，其中，该控制电路包含一第一电容；该上拉晶体管还耦接至该第一控制节点与该第一电容；该第一晶体管并耦接至一前一栅极线。
6.如权利要求5所述的栅极线驱动电路，其中，该第一晶体管以及该第二晶体管至少有一个晶体管为氧化物半导体晶体管。
7.如权利要求1所述的栅极线驱动电路，其中，该控制电路还包含一第一电容、一第二电容、一第五晶体管、一第六晶体管、一第七晶体管、一第八晶体管、一第九晶体管、以及一第十晶体管，该上拉晶体管并耦接至该辅助晶体管、该第五晶体管、以及该第一晶体管，该辅助晶体管分别耦接至该第三晶体管、该第二晶体管、该第四晶体管、该第六晶体管以及该第二电容，该第六晶体管分别耦接至该低电位、该第五晶体管以及一第一控制信号线，该第四晶体管分别耦接至该低电位、该第一控制节点、该第一晶体管、该第二晶体管、该第七晶体管、该第九晶体管、以及该第一电容，该第一晶体管耦接至一高电位，该第三晶体管分别耦接至该高电位、该第八晶体管、以及该第十晶体管，该第七晶体管分别耦接至一第一输入信号线、一第二控制信号线以及该第八晶体管，该第九晶体管分别耦接至一第二输入信号、一第三控制信号以及该第十晶体管，该第八晶体管耦接至一第四控制信号，该第十晶体管耦接至一第五控制信号。
8.如权利要求7所述的栅极线驱动电路，其中，于该第七晶体管、以及该第九晶体管中，至少有一晶体管为氧化物半导体晶体管。
9.如权利要求1所述的栅极线驱动电路，其中，该控制电路还包含一第一电容、一第五晶体管、一第六晶体管、一第七晶体管、一第八晶体管、以及一第九晶体管，该上拉晶体管还耦接至该辅助晶体管、该第八晶体管、该第一电容、以及该第七晶体管，该辅助晶体管分别耦接至该第三晶体管、该第二晶体管、该第四晶体管、该第八晶体管以及该第九晶体管，该第八晶体管耦接至该低电位，该第四晶体管分别耦接至该低电位、该第五晶体管、该第六晶体管、以及该第一晶体管，该第二晶体管耦接至该低电位、该第一控制节点、该第一晶体管、以及该第七晶体管，该第七晶体管耦接至一高电位，该第三晶体管分别耦接至一第二控制信号、该高电位，该第九晶体管耦接至一重置信号，该第一晶体管耦接至该高电位，该第五晶体管分别耦接至一第三控制信号、以及一前一栅极线，该第六晶体管分别耦接至一第四控制信号、以及一下一栅极线。
10.如权利要求9所述的栅极线驱动电路，其中，于该第一晶体管、该第二晶体管、以及该第四晶体管中，至少有一晶体管为氧化物半导体晶体管，该第五晶体管、该第六晶体管、该第七晶体管、该第八晶体管、以及该第九晶体管为多晶硅晶体管或氧化物半导体晶体管。
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