CN106847195A - 栅极线驱动电路 - Google Patents

栅极线驱动电路 Download PDF

Info

Publication number
CN106847195A
CN106847195A CN201610431961.7A CN201610431961A CN106847195A CN 106847195 A CN106847195 A CN 106847195A CN 201610431961 A CN201610431961 A CN 201610431961A CN 106847195 A CN106847195 A CN 106847195A
Authority
CN
China
Prior art keywords
transistor
gate line
control node
coupled
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610431961.7A
Other languages
English (en)
Other versions
CN106847195B (zh
Inventor
黄圣峰
岩津明宏
吴政珉
李冠锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Innolux Corp
Original Assignee
Innolux Display Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Innolux Display Corp filed Critical Innolux Display Corp
Publication of CN106847195A publication Critical patent/CN106847195A/zh
Application granted granted Critical
Publication of CN106847195B publication Critical patent/CN106847195B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)
  • Shift Register Type Memory (AREA)
  • Logic Circuits (AREA)

Abstract

栅极线驱动电路，包括输出电路及控制电路。输出电路包含上拉晶体管及辅助晶体管。上拉晶体管及辅助晶体管分别具有第一控制节点及第二控制节点，上拉晶体管与辅助晶体管为多晶硅晶体管。控制电路耦合至输出电路。控制电路包含第一晶体管、第二晶体管、第三晶体管及第四晶体管。上拉晶体管分别耦接至第一时序信号、栅极线。辅助晶体管分别耦接至上拉晶体管、低电位及第二控制节点。第一晶体管分别耦接至第一控制节点。第二晶体管分别耦接至第一控制节点、低电位及第二控制节点。第三晶体管分别耦接至高电位、第二控制节点。第四晶体管分别耦接至第二控制节点、低电位及第一控制节点。第一、第二、第三与第四晶体管至少有一个为氧化物半导体晶体管。

Description

栅极线驱动电路
技术领域
本发明涉及液晶显示设备技术领域，尤其涉及一种栅极线驱动电路。
背景技术
在一般情况下，显示面板包括一面板主体、一个栅极驱动电路、以及一源极驱动电路。该源极驱动电路设置在该面板本体，藉由多条源极线，以驱动一显示面板的多个像素。栅极驱动电路设置在该面板本体，藉由多条栅极线，以驱动该显示面板的多个像素。此外，栅极驱动电路包括一移位寄存器。该移位寄存器用于传输栅极信号至连接至该移位寄存器的多条栅极线，以顺序地致能该多条栅极线，从而驱动多个像素。
近年来，大尺寸面板已成为显示器或电视的主流。在大尺寸面板中，多条栅极线的长度也随之增加。此会引起超长传输距离所产生信号衰减的问题。有效地补偿的栅极信号始终是一个电路设计上的挑战。因此，现有技术显示面板仍有改善的空间。
发明内容
本发明的目的主要在于提供一栅极线驱动电路，于一输出电路上的上拉晶体管使用多晶硅晶体管。多晶硅晶体管晶体管于导通时可提供较大的电流，具有较大的驱动能力，以驱动一栅极线。同时于控制电路中，若有晶体管连接至一第一控制节点，则将该晶体管改用氧化物半导体晶体管，以提供较低的漏电流，如此可消除该上拉晶体管的控制端的电压变动，进而使该上拉晶体管可提供稳定的驱动电流至该栅极线，而可改善现有技术中超长传输距离所产生信号衰减的问题。本发明具有晶体管共享栅极的堆栈式结构，可有效地节省电路布局的面积。同时，共享栅极晶体管的通道在同一方向，因此要调其中一个晶体管的宽长比时，不会影响到另一个晶体管的电路布局，增加电路布局的便利性。
为达到前述目的，本发明提出一种栅极线驱动电路，包括一输出电路、以及一控制电路。该输出电路包含一上拉晶体管以及一辅助晶体管。该上拉晶体管以及该辅助晶体管分别具有一第一控制节点以及一第二控制节点，该上拉晶体管与该辅助晶体管为多晶硅晶体管。该控制电路耦合至该输出电路，该控制电路包含一第一晶体管、一第二晶体管、一第三晶体管、以及一第四晶体管。该上拉晶体管分别耦接至一第一时序信号、一栅极线，该辅助晶体管分别耦接至该上拉晶体管、一低电位、以及该第二控制节点，该第一晶体管分别耦接至一高电位、该第一控制节点，该第二晶体管分别耦接至该第一控制节点、该低电位、以及该第二控制节点，该第三晶体管分别耦接至该高电位、该第二控制节点，该第四晶体管分别耦接至该第二控制节点、该低电位、以及该第一控制节点，其中，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管至少有一晶体管为氧化物半导体晶体管。
附图说明
图1是本发明的一种栅极线驱动电路的一电路图。
图2是本发明栅极线驱动电路的时序图。
图3是本发明栅极线驱动电路的仿真时序图。
图4是本发明栅极线驱动电路的另一仿真时序图。
图5是多晶硅晶体管、氧化物半导体晶体管、以及非晶硅晶体管于导通以及关闭时的电流的示意图。
图6是本发明的一种栅极线驱动电路的另一电路图。
图7是本发明的一种栅极线驱动电路的再一电路图。
图8是本发明的一种栅极线驱动电路的又一电路图。
图9是本发明的一种栅极线驱动电路的另外一电路图。
图10是本发明图1的一电路布局图。
图11是本发明图1的另一电路布局图。
图12是本发明图1的另外一电路布局图。
【符号说明】
栅极线驱动电路100
输出电路110 控制电路120
上拉晶体管(T5) 辅助晶体管(T6)
第一控制节点(N1) 第二控制节点(N2)
第一电容(C1) 第一晶体管(T1)
第二晶体管(T2) 第三晶体管(T3)
第四晶体管(T4) 第一时序信号(CLKa)
栅极线(Rn) 低电位(VGL)
前一栅极线(Rn-1) 高电位(VGH)
第二时序信号(CLKc) 第一端(a)
第二端(b) 第三端(c)
第三时序信号(CLKb) 第四时序信号(CLKd)
第一时间间隔(T1) 第二时间间隔(T2)
第三时间间隔(T3) 第四时间间隔(T4)
第五晶体管(T7)
第二电容(C2) 第五晶体管(T9)
第六晶体管(T10) 第七晶体管(T7)
第八晶体管(T8) 第九晶体管(T1’)
第十晶体管(T8’) 第一时序信号(CLK_Gate)
第一控制信号线(XGAS) 第一输入信号线(Rn-2)
第二控制信号线(CVS) 第二输入信号(Rn+2)
第三控制信号(XCVS) 第四控制信号(CLK_FW)
第五控制信号(CLK_RW)
第五晶体管(T10) 第六晶体管(T11)
第七晶体管(T7) 第八晶体管(T8)
第九晶体管(T9)
第一时序信号(CKV1) 第二控制信号(CKV2)
重置信号(RESET) 第三控制信号(CSV)
第四控制信号(XCSV) 前一栅极线(Rn-1)
下一栅极线(Rn+1)
漏极(DI) 源极(SI)
漏极(DL) 源极(SL)
信道宽度(WI) 通道长度(LI)
信道宽度(WL) 通道长度(LL)
具体实施方式
图1是本发明的一种栅极线驱动电路100的电路图，如图1所示，该驱动电路100包括有一输出电路110、以及一控制电路120，其用以驱动一栅极线(Rn)。该输出电路110包含一上拉晶体管(T5)以及一辅助晶体管(T6)。该上拉晶体管(T5)以及该辅助晶体管(T6)分别具有一第一控制节点(N1)以及一第二控制节点(N2)。该控制电路120耦合至该输出电路110。该控制电路120具有多个晶体管(T1、T2、T3、T4)。该多个晶体管(T1、T2、T3、T4)分别连接至该第一控制节点(N1)以及该第二控制节点(N2)，以控制该上拉晶体管(T5)以及该辅助晶体管(T6)的导通或关闭，其中，在该多个晶体管(T1、T2、T3、T4)中，至少有一晶体管为氧化物半导体晶体管。该氧化物半导体晶体管可为氧化铟镓锌(Indium Gallium ZincOxide、IGZO)晶体管。
如图1所示，该控制电路120包含一第一电容(C1)、一第一晶体管(T1)、一第二晶体管(T2)、一第三晶体管(T3)、以及一第四晶体管(T4)。该上拉晶体管(T5)分别耦接至一第一时序信号(CLKa)、一栅极线(Rn)、该第一电容(C1)、以及该第一控制节点(N1)与该第一电容(C1)。该辅助晶体管(T6)分别耦接至该上拉晶体管(T5)、一低电位(VGL)、以及该第二控制节点(N2)。该第一晶体管(T1)分别耦接至一高电位(VGH)、该第一控制节点(N1)、以及一前一栅极线(Rn-1)。该第二晶体管(T2)分别耦接至该第一控制节点(N1)、该低电位(VGL)、以及该第二控制节点(N2)。该第三晶体管(T3)分别耦接至该高电位(VGH)、该第二控制节点(N2)、以及一第二时序信号(CLKc)。该第四晶体管(T4)分别耦接至该第二控制节点(N2)、该低电位(VGL)、以及该第一控制节点(N1)。
也即，该上拉晶体管(T5)具有一第一端(a)连接至一第一时序信号(CLKa)，一第二端(b)连接至该栅极线(Rn)以及该第一电容(C1)的一端，以及一第三端(c)耦合至该第一控制节点(N1)以及该第一电容(C1)的另一端。该辅助晶体管(T6)具有一第一端(a)连接至该上拉晶体管(T5)的第二端(b)、一第二端(b)连接至一低电位(VGL)，以及一第三端(c)耦合至该第二控制节点(N2)。
该第一晶体管(T1)具有一第一端(a)连接至一高电位(VGH)、一第二端(b)连接至该第一控制节点(N1)、以及一第三端(c)连接至一前一栅极线(Rn-1)。该第二晶体管(T2)具有一第一端(a)连接至该第一控制节点(N1)、一第二端(b)连接至该低电位(VGL)、以及一第三端(c)连接至该第二控制节点(N2)。该第三晶体管(T3)具有一第一端(a)连接至该高电位(VGH)、一第二端(b)连接至该第二控制节点(N2)、以及一第三端(c)连接至一第二时序信号(CLKc)。该第四晶体管(T4)具有一第一端(a)连接至该第二控制节点(N2)、一第二端(b)连接至该低电位(VGL)，以及一第三端(c)连接至该第一控制节点(N1)。
图2是本发明栅极线驱动电路100的时序图。如图2所示，该第一时序信号(CLKa)的脉冲(pulse)与一第三时序信号(CLKb)的脉冲没有重叠(non-over lap)，该第三时序信号(CLKb)的脉冲与该第二时序信号(CLKc)的脉冲没有重叠，该第二时序信号(CLKc)的脉冲与一第四时序信号(CLKd)的脉冲没有重叠。
在第一时间间隔(T1)时，该前一栅极线(Rn-1)的信号为高电位，因此，该第一晶体管(T1)导通，使该第一控制节点(N1)变为高电位。该第一控制节点(N1)为高电位，使该上拉晶体管(T5)导通，使高电位(VGH)经由该第一晶体管(T1)对该第一电容(C1)充电。同时，该第一控制节点(N1)为高电位，使该第四晶体管(T4)导通，导致该第二控制节点(N2)变为低电位(VGL)，而使该第二晶体管(T2)以及该辅助晶体管(T6)关闭。
在第二时间间隔(T2)时，该第一时序信号(CLKa)产生脉冲(pulse)。由于该上拉晶体管(T5)导通，故该上拉晶体管(T5)的第二端(b)的电压为高电位(VGH)，而将该第一控制节点(N1)电压上拉(boosting)至2VGH-VGL-vth，而使该上拉晶体管(T5)完全导通(fullyturn-on)，加大对该栅极线(Rn)的驱动能力，此时该栅极线(Rn)的电压为高电位(VGH)。
在第三时间间隔(T3)时，该第一时序信号(CLKa)所产生脉冲消失，该第一控制节点(N1)电压回复至VGH-vth，同时，该栅极线(Rn)也降回低电位(VGL)。此时，该第四晶体管(T4)导通、该第二晶体管(T2)以及该辅助晶体管(T6)关闭、该第二控制节点(N2)为低电位。
在第四时间间隔(T4)时，该第二时序信号(CLKc)产生脉冲(pulse)，而使该第三晶体管(T3)导通，因此该第二控制节点(N2)为低电位被拉升变为高电位(VGH)，而使该第二晶体管(T2)导通，该第一控制节点(N1)电压降为低电位(VGL)。
图3是本发明栅极线驱动电路100的仿真时序图。如图3所示，在第二时间间隔(T2)时，该第一控制节点(N1)电压被上拉(boosting)到接近18伏特，而使该上拉晶体管(T5)完全导通(fully turn-on)，因此可加大对该栅极线(Rn)的驱动能力。
图4是本发明栅极线驱动电路100的另一仿真时序图。其设定多个晶体管(T1、T2、T3、T4)中具有漏电流时的模拟时序图。由于有设定漏电流，此模拟时序图可更加接近实际的电路。如图4所示，由于多个晶体管(T1、T2、T3、T4)中具有漏电流，所以在圆圈处A所示，该第一控制节点(N1)电压被上拉(boosting)到18伏特即开始下降。在第二时间间隔(T2)结束时，甚至将到10伏特左右。也即在第二时间间隔(T2)中，该上拉晶体管(T5)并非完全导通，同时其对该栅极线(Rn)的驱动能力也降低。
图5是多晶硅晶体管、氧化物半导体晶体管、以及非晶硅(a-Si)晶体管在导通以及关闭时的电流的示意图。如图5所示，多晶硅晶体管在导通时有较大的电流，氧化物半导体晶体管在关闭时，其漏电流远小于多晶硅晶体管以及非晶硅(a-Si)晶体管的漏电流。
因此针对图4的问题，本发明的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)至少有一个为氧化物半导体晶体管，藉此减少漏电流，以避免该第一控制节点(N1)电压因漏电流而下降。该上拉晶体管(T5)为多晶硅晶体管。该多晶硅晶体管可为低温多晶硅(Low Temperature Poly-silicon、LTPS)晶体管，以在导通时有较大的电流，以驱动该栅极线(Rn)。
图6是本发明的一种栅极线驱动电路100的另一电路图。其与图1主要区别在于：图6中新增一第五晶体管(T7)。该第五晶体管(T7)耦合至该第一控制节点(N1)、该高电位(VGH)、以及该第一晶体管(T1)。也即，该第五晶体管(T7)的一第一端(a)耦合至该上拉晶体管(T5)的第三端(c)，其一第二端(b)连接至该第一控制节点(N1)，其一第三端(c)连接至该高电位(VGH)。图6的栅极线驱动电路100其时序图以及运作原理与图2相似，是本领域技术人员基于本发明公开内容能够获得的，在此不再赘述。
在一实施例中，图1以及图6中的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)至少有一个为氧化物半导体晶体管，图1以及图6中的该第三晶体管(T3)、该上拉晶体管(T5)、该辅助晶体管(T6)、以及图6中的该第五晶体管(T7)为多晶硅晶体管。该多晶硅晶体管可为多晶硅晶体管。
在另一实施例中，图1以及图6中的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)至少有一个为氧化物半导体晶体管，图1以及图6中的该上拉晶体管(15)为多晶硅晶体管。图1以及图6中的该第三晶体管(T3)、该辅助晶体管(T6)、以及图6中的该第五晶体管(T7)可为多晶硅晶体管或氧化物半导体晶体管。
在再一实施例中，图1以及图6中的该第四晶体管(T4)为氧化物半导体晶体管，图1以及图6中的该上拉晶体管(T5)为多晶硅晶体管。图1以及图6中的该第一晶体管(T1)、该第二晶体管(T2)、该第三晶体管(T3)、该辅助晶体管(T6)、以及图6中的该第五晶体管(T7)可为多晶硅晶体管或氧化物半导体晶体管。
图7是本发明的一种栅极线驱动电路100的再一电路图。该控制电路120包含一第一电容(C1)、一第一晶体管(T1)、一第二晶体管(T2)、一第三晶体管(T3)、以及一第四晶体管(T4)。该上拉晶体管(T5)分别耦接至一第一时序信号(CLKa)、一栅极线(Rn)与该第一电容(C1)、以及该第一控制节点(N1)与该第一电容(C1)。该辅助晶体管(T6)分别耦接至该上拉晶体管(T5)、一低电位(VGL)、以及该第二控制节点(N2)。该第一晶体管(T1)分别耦接至该第一控制节点(N1)、以及一前一栅极线(Rn-1)。该第二晶体管(T2)分别耦接至该第一控制节点(N1)、该低电位(VGL)、以及该第二控制节点(N2)。该第三晶体管(T3)分别耦接至该高电位(VGH)、以及该第二控制节点(N2)。该第四晶体管(T4)分别耦接至该第二控制节点(N2)、该低电位(VGL)、以及该第一控制节点(N1)。图7的电路与图1主要区别在于：该第一晶体管(T1)二极管连接(diode-connected)方式，其一第一端(a)以及一第三端(c)连接至该栅极线(Rn)。该第三晶体管(T3)分别耦接至该高电位(VGH)、以及该第二控制节点(N2)，其一第一端(a)连接至高电位(VGH)以及其第三端(c)，其一第二端(b)连接该第二控制节点(N2)。图7的栅极线驱动电路100的时序图以及运作原理与图2相似，是本领域技术人员基于本发明公开的内容能够得到的，在此不再赘述。
在一实施例中，图7中的该第一晶体管(T1)、该第二晶体管(T2)至少有一个为氧化物半导体晶体管，图7中的该第三晶体管(T3)、以及该第四晶体管(T4)、该上拉晶体管(T5)、该辅助晶体管(T6)为多晶硅晶体管。
在另一实施例中，图7中的该第一晶体管(T1)、该第二晶体管(T2)至少有一个为氧化物半导体晶体管，图7中的该上拉晶体管(T5)为多晶硅晶体管。图7中的该第三晶体管(T3)、以及该第四晶体管(T4)、该辅助晶体管(T6)可为多晶硅晶体管或氧化物半导体晶体管。
图8是本发明的一种栅极线驱动电路100的又一电路图。该输出电路110与图1相同，在此不再赘述。
该控制电路120还包含一第一电容(C1)、一第二电容(C2)、一第一晶体管(T1)、一第二晶体管(T2)、一第三晶体管(T3)、一第四晶体管(T4)、一第五晶体管(T9)、一第六晶体管(T10)、一第七晶体管(T7)、一第八晶体管(T8)、一第九晶体管(T1’)、以及一第十晶体管(T8’)。
该上拉晶体管(T5)分别耦接至一第一时序信号(CLK_Gate)、一栅极线(Rn)、该辅助晶体管(T6)、该第五晶体管(T9)、以及该第一晶体管(T1)。该辅助晶体管(T6)分别耦接至一低电位(VGL)、该第二控制节点(N2)、该第三晶体管(T3)、该第二晶体管(T2)、该第四晶体管(T4)、该第六晶体管(T10)以及该第二电容(C2)。该第六晶体管(T10)分别耦接至该低电位(VGL)、该第五晶体管(T9)以及一第一控制信号线(XGAS)。该第四晶体管(T4)分别耦接至该低电位(VGL)、该第一控制节点(N1)、该第一晶体管(T1)、该第二晶体管(T2)、该第七晶体管(T7)、该第九晶体管(T1’)、以及该第一电容(C1)。该第一晶体管(T1)耦接至一高电位(VGH)。该第三晶体管(T3)分别耦接至该高电位(VGH)、该第八晶体管(T8)、以及该第十晶体管(T8’)。该第七晶体管(T7)分别耦接至一第一输入信号(Rn-2)、一第二控制信号线(CVS)以及该第八晶体管。该第九晶体管(T1’)分别耦接至一第二输入信号(Rn+2)、一第三控制信号(XCVS)以及该第十晶体管(T8’)。该第八晶体管(T8)耦接至一第四控制信号(CLK_FW)。该第十晶体管(T8’)耦接至一第五控制信号(CLK_RW)。
更详细地，该上拉晶体管(T5)的一第一端(a)连接至一第一时序信号(CLK_Gate)，其一第二端(b)连接至一栅极线(Rn)、该辅助晶体管(T6)的一第一端(a)以及该第五晶体管(T9)的一第二端(b)，其一第三端(c)连接至该第一晶体管(T1)的一第一端(a)。
该辅助晶体管(T6)的一第二端(b)连接至一低电位(VGL)，其一第三端(c)连接至该第二控制节点(N2)、该第三晶体管(T3)的一第二端(b)、该第二晶体管(T2)的一第三端(c)、该第四晶体管(T4)的一第一端(a)、该第六晶体管(T10)的一第一端(a)以及该第二电容(C2)的一端。该第二电容(C2)的另一端连接至该低电位(VGL)。
该第六晶体管(T10)的一第二端(b)连接至该低电位(VGL)，其一第三端(c)连接至该第五晶体管(T9)的一第三端(c)、该第五晶体管(T9)的一第一端(a)以及一第一控制信号线(XGAS)。
该第四晶体管(T4)的一第二端(b)连接至该低电位(VGL)，其第三端(c)连接至该第一控制节点(N1)、该第一晶体管(T1)的一第二端(b)、该第二晶体管(T2)的一第一端(a)、该第七晶体管(T7)的一第一端(a)、该第九晶体管(T1’)的一第一端(a)、以及该第一电容(C1)的一端。该第一电容(C1)的另一端连接至该低电位(VGL)。
该第一晶体管(T1)的一第三端(c)连接至一高电位(VGH)。该第三晶体管(T3)的一第一端(a)连接至一高电位(VGH)，其一第三端(c)连接至该第八晶体管(T8)的一第二端(b)、该第十晶体管(T8’)的一第二端(b)。
该第七晶体管(T7)的一第三端(c)连接至一第一输入信号线(Rn-2)，其一第二端(b)连接至一第二控制信号线(CVS)以及该第八晶体管(T8)的一第三端(c)。该第九晶体管(T1’)的一第三端(c)连接至一第二输入信号(Rn+2)，其一第二端(b)连接至一第三控制信号(XCVS)以及该第十晶体管(T8’)的一第三端(c)。
该第八晶体管(T8)的一第一端(a)连接至一第四控制信号(CLK_FW)，该第十晶体管(T8’)的一第一端(a)连接至一第五控制信号(CLK_RW)。图8的栅极线驱动电路100其时序图以及运作原理与图2相似，是本领域技术人员基于本发明公开的内容能够获得的，在此不再赘述。
在一实施例中，图8中的该第一晶体管(T1)、该第九晶体管(T1’)、该第二晶体管(T2)、以及该第四晶体管(T4)中至少有一个为氧化物半导体晶体管。
在另一实施例中，图8中的该第一晶体管(T1)、该第九晶体管(T1’)、该第二晶体管(T2)、以及该第四晶体管(T4)中至少有一个为氧化物半导体晶体管，图8中的该上拉晶体管(T5)为多晶硅晶体管。图8中的其他晶体管可为多晶硅晶体管或氧化物半导体晶体管。
图9是本发明的一种栅极线驱动电路100的再一电路图。该输出电路110与图1相似，不再赘述。
该控制电路120还包含一第一电容(C1)、一第一晶体管(T1)、一第二晶体管(T2)、一第三晶体管(T3)、一第四晶体管(T4)、一第五晶体管(T10)、一第六晶体管(T11)、一第七晶体管(T7)、一第八晶体管(T8)、以及一第九晶体管(T9)。该上拉晶体管(T5)分别耦接至一第一时序信号(CKV1)、一栅极线(Rn)、该辅助晶体管(T6)、该第八晶体管、该第一电容(C1)、以及该第七晶体管(T7)。该辅助晶体管(T6)分别耦接至一低电位(VGL)、该第三晶体管(T3)、该第二晶体管(T2)、该第四晶体管(T4)、该第八晶体管(T8)以及该第九晶体管(T9)。该第八晶体管(T8)分别耦接至该低电位(VGL)。该第四晶体管(T4)耦接至该低电位(VGL)、该第五晶体管(T10)、该第六晶体管(T11)、以及该第一晶体管(T1)。该第二晶体管(T2)耦接至该低电位(VGL)、该第一控制节点(N1)、该第一晶体管(T1)、以及该第七晶体管(T7)。该第七晶体管(T7)耦接至一高电位(VGH)。该第三晶体管(T3)分别耦接至一第二控制信号(CKV2)、以及该高电位(VGH)。该第九晶体管(T9)耦接至一重置信号(RESET)。该第一晶体管(T1)耦接至该高电位(VGH)。该第五晶体管(T10)分别耦接至一第三控制信号(CSV)、以及一前一栅极线(Rn-1)。该第六晶体管(T11)分别耦接至一第四控制信号(XCSV)、以及一下一栅极线(Rn+1)。
更详细地，如图9所示，该上拉晶体管(T5)的一第一端(a)连接至一第一时序信号(CKV1)，其一第二端(b)连接至一栅极线(Rn)、该辅助晶体管(T6)的一第一端(a)、该第八晶体管(T8)的一第三端(c)、以及该第一电容(C1)的一端，其一第三端(c)连接至该第一电容(C1)的另一端、以及该第七晶体管(T7)的一第一端(a)。
该辅助晶体管(T6)的一第二端(b)连接至一低电位(VGL)，其一第三端(c)连接至一第二控制节点(N2)、该第三晶体管(T3)的一第二端(b)、该第二晶体管(T2)的一第三端(c)、该第四晶体管(T4)的一第一端(a)、该第八晶体管(T8)的一第一端(a)以及该第九晶体管(T9)的一第二端(b)。该第八晶体管(T8)的一第二端(b)连接至该低电位(VGL)。
该第四晶体管(T4)的一第二端(b)连接至该低电位(VGL)，其一第三端(c)连接至该第五晶体管(T10)的一第二端(b)、该第六晶体管(T11)的一第二端(b)、以及该第一晶体管(T1)的一第三端(c)。该第二晶体管(T2)的一第二端(b)连接至该低电位(VGL)，其一第一端(a)连接至该第一控制节点(N1)、该第一晶体管(T1)的一第二端(b)、以及该第七晶体管(T7)的一第二端(b)。该第七晶体管(T7)的一第三端(c)连接至一高电位(VGH)。
该第三晶体管(T3)的一第三端(c)连接至一第二控制信号(CKV2)，其一第一端(a)连接至该高电位(VGH)。该第九晶体管(T9)的一第三端(c)连接至该第九晶体管(T9)的一第一端(a)以及一重置信号(RESET)。该第一晶体管(T1)的一第一端(a)连接至该高电位(VGH)。该第五晶体管(T10)的一第三端(c)连接至一第三控制信号(CSV)，其一第三端(c)连接至一前一栅极线(Rn-1)。该第六晶体管(T11)的一第三端(c)连接至一第四控制信号(XCSV)，其一第三端(c)连接至一下一栅极线(Rn+1)。当中，该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)中，至少有一个为氧化物半导体晶体管。
在一实施例中，图9中的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)中至少有一个为氧化物半导体晶体管。
另一实施例中，图9中的该第一晶体管(T1)、该第二晶体管(T2)、以及该第四晶体管(T4)中至少有一个为氧化物半导体晶体管。图9中的该上拉晶体管(T5)为多晶硅晶体管。图9中的其他晶体管可为多晶硅晶体管或氧化物半导体晶体管。例如：第五晶体管(T10)、第六晶体管(T11)、第七晶体管(T7)、第八晶体管(T8)、以及第九晶体管(T9)可为多晶硅晶体管或氧化物半导体晶体管。
图10是本发明图1的一电路布局图。其显示图1中的该第二晶体管(T2)以及该第六晶体管(T6)的一电路布局(layout)。其中，的该第二晶体管(T2)为氧化物半导体晶体管，该第六晶体管(T6)为多晶硅晶体管。图10左上方标注T2表示该第二晶体管(T2)，其是图10左下方标注AA’处的剖面图。图10左上方标注T6表示该第六晶体管(T6)，其是图10左下方标注BB’处的剖面图。如图10所示，该第二晶体管(T2)为一底部栅极的结构(bottom gatestructure)，该第六晶体管(T6)为一顶部栅极的结构(top gate structure)。且该第二晶体管(T2)以及该第六晶体管(T6)共享栅极(commonly-shared gate)，如图10所示，该第二晶体管(T2)以及该第六晶体管(T6)共享栅极(Gate(M1))。因此在电路布局(layout)时，该第二晶体管(T2)以及该第六晶体管(T6)具有堆栈式结构(stack-up structure)，可有效地节省电路布局(layout)的面积。
图11是本发明图1的另一电路布局图。其显示图1中的该第二晶体管(T2)以及该第六晶体管(T6)的另一电路布局。其中，DI为氧化物半导体晶体管或是该第二晶体管(T2)的漏极，SI为氧化物半导体晶体管或是该第二晶体管(T2)的源极，DL为多晶硅晶体管或是该第六晶体管(T6)的漏极，SL为多晶硅晶体管或是该第六晶体管(T6)的源极，WI为氧化物半导体晶体管或是该第二晶体管(T2)的通道宽度，LI为氧化物半导体晶体管或是该第二晶体管(T2)的通道长度，WL为多晶硅晶体管或是该第六晶体管(T6)的通道宽度，LL为多晶硅晶体管或是该第六晶体管(T6)的通道长度。
图12是本发明图1的再一电路布局图。其显示图1中的该第二晶体管(T2)以及该第六晶体管(T6)的再一电路布局。其中，DI、SI、DL、SL、WI、LI、WL、以及LL的意义与图11相同。需注意的是，在图12中，氧化物半导体晶体管或是该第二晶体管(T2)的通道与多晶硅晶体管或是该第六晶体管(T6)的通道同一方向。因此要调整氧化物半导体晶体管或是该第二晶体管(T2)的宽常比(W/L)时，不会影响多晶硅晶体管或是该第六晶体管(T6)的电路布局(layout)。
由上述说明可知，在该输出电路110上的上拉晶体管(T5)使用多晶硅晶体管。多晶硅晶体管在导通时可提供较大的电流，具有较大的驱动能力，以驱动该栅极线(Rn)。同时在该控制电路120中，若有晶体管连接至该第一控制节点(N1)，则将该晶体管改用氧化物半导体晶体管，以提供较低的漏电流，如此可消除该上拉晶体管(T5)的控制端(c)的电压变动，进而使该上拉晶体管(T5)可提供稳定的驱动电流至该栅极线(Rn)，而可改善现有技术中超长传输距离所产生信号衰减的问题。
此外，由于本发明具有晶体管共享栅极(commonly-shared gate)的堆栈式结构(stack-up structure)，可有效地节省电路布局的面积。同时，共享栅极晶体管的通道在同一方向，因此要调其中一个晶体管的宽长比(W/L)时，不会影响到另一个晶体管的电路布局，因而增加了电路布局的便利性。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种栅极线驱动电路，包含：
一输出电路，包含一上拉晶体管以及一辅助晶体管，该上拉晶体管以及该辅助晶体管分别具有一第一控制节点以及一第二控制节点，该上拉晶体管与该辅助晶体管为多晶硅晶体管；以及
一控制电路，耦合至该输出电路，该控制电路包含一第一晶体管、一第二晶体管、一第三晶体管、以及一第四晶体管，该上拉晶体管分别耦接至一第一时序信号、一栅极线，该辅助晶体管分别耦接至该上拉晶体管、一低电位、以及该第二控制节点，该第一晶体管分别耦接至该第一控制节点，该第二晶体管分别耦接至该第一控制节点、该低电位、以及该第二控制节点，该第三晶体管分别耦接至一高电位、该第二控制节点，该第四晶体管分别耦接至该第二控制节点、该低电位、以及该第一控制节点，其中，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管至少有一晶体管为氧化物半导体晶体管。
2.如权利要求1所述的栅极线驱动电路，其中，该控制电路包含一第一电容；该上拉晶体管还耦接至该第一控制节点与该第一电容；该第一晶体管并耦接至一前一栅极线。
3.如权利要求2所述的栅极线驱动电路，其中，该控制电路还包含一第五晶体管，该第五晶体管耦合至该第一控制节点、该高电位、以及该第一晶体管。
4.如权利要求1所述的栅极线驱动电路，其中，该第四晶体管为氧化物半导体晶体管。
5.如权利要求1所述的栅极线驱动电路，其中，该控制电路包含一第一电容；该上拉晶体管还耦接至该第一控制节点与该第一电容；该第一晶体管并耦接至一前一栅极线。
6.如权利要求5所述的栅极线驱动电路，其中，该第一晶体管以及该第二晶体管至少有一个晶体管为氧化物半导体晶体管。
7.如权利要求1所述的栅极线驱动电路，其中，该控制电路还包含一第一电容、一第二电容、一第五晶体管、一第六晶体管、一第七晶体管、一第八晶体管、一第九晶体管、以及一第十晶体管，该上拉晶体管并耦接至该辅助晶体管、该第五晶体管、以及该第一晶体管，该辅助晶体管分别耦接至该第三晶体管、该第二晶体管、该第四晶体管、该第六晶体管以及该第二电容，该第六晶体管分别耦接至该低电位、该第五晶体管以及一第一控制信号线，该第四晶体管分别耦接至该低电位、该第一控制节点、该第一晶体管、该第二晶体管、该第七晶体管、该第九晶体管、以及该第一电容，该第一晶体管耦接至一高电位，该第三晶体管分别耦接至该高电位、该第八晶体管、以及该第十晶体管，该第七晶体管分别耦接至一第一输入信号线、一第二控制信号线以及该第八晶体管，该第九晶体管分别耦接至一第二输入信号、一第三控制信号以及该第十晶体管，该第八晶体管耦接至一第四控制信号，该第十晶体管耦接至一第五控制信号。
8.如权利要求7所述的栅极线驱动电路，其中，于该第七晶体管、以及该第九晶体管中，至少有一晶体管为氧化物半导体晶体管。
9.如权利要求1所述的栅极线驱动电路，其中，该控制电路还包含一第一电容、一第五晶体管、一第六晶体管、一第七晶体管、一第八晶体管、以及一第九晶体管，该上拉晶体管还耦接至该辅助晶体管、该第八晶体管、该第一电容、以及该第七晶体管，该辅助晶体管分别耦接至该第三晶体管、该第二晶体管、该第四晶体管、该第八晶体管以及该第九晶体管，该第八晶体管耦接至该低电位，该第四晶体管分别耦接至该低电位、该第五晶体管、该第六晶体管、以及该第一晶体管，该第二晶体管耦接至该低电位、该第一控制节点、该第一晶体管、以及该第七晶体管，该第七晶体管耦接至一高电位，该第三晶体管分别耦接至一第二控制信号、该高电位，该第九晶体管耦接至一重置信号，该第一晶体管耦接至该高电位，该第五晶体管分别耦接至一第三控制信号、以及一前一栅极线，该第六晶体管分别耦接至一第四控制信号、以及一下一栅极线。
10.如权利要求9所述的栅极线驱动电路，其中，于该第一晶体管、该第二晶体管、以及该第四晶体管中，至少有一晶体管为氧化物半导体晶体管，该第五晶体管、该第六晶体管、该第七晶体管、该第八晶体管、以及该第九晶体管为多晶硅晶体管或氧化物半导体晶体管。
CN201610431961.7A 2015-12-03 2016-06-17 栅极线驱动电路 Active CN106847195B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562262430P 2015-12-03 2015-12-03
US62/262,430 2015-12-03

Publications (2)

Publication Number Publication Date
CN106847195A true CN106847195A (zh) 2017-06-13
CN106847195B CN106847195B (zh) 2019-11-01

Family

ID=59145324

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610325979.9A Active CN106847183B (zh) 2015-12-03 2016-05-17 具有混合晶体管的主动矩阵有机发光二极管的驱动电路
CN201610431961.7A Active CN106847195B (zh) 2015-12-03 2016-06-17 栅极线驱动电路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201610325979.9A Active CN106847183B (zh) 2015-12-03 2016-05-17 具有混合晶体管的主动矩阵有机发光二极管的驱动电路

Country Status (2)

Country Link
CN (2) CN106847183B (zh)
TW (1) TWI588813B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107909959A (zh) * 2018-01-02 2018-04-13 京东方科技集团股份有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
CN111508415A (zh) * 2020-04-28 2020-08-07 Tcl华星光电技术有限公司 栅极阵列基板驱动电路
US11315473B2 (en) 2020-06-16 2022-04-26 Tcl China Star Optoelectronics Technology Co., Ltd. Gate-on-array driving circuit

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107845648A (zh) * 2017-10-31 2018-03-27 上海天马有机发光显示技术有限公司 一种阵列基板、有机发光显示面板及显示装置
KR102482575B1 (ko) * 2017-10-31 2022-12-28 엘지디스플레이 주식회사 유기 발광 표시 장치
US11114031B2 (en) * 2018-03-28 2021-09-07 Sharp Kabushiki Kaisha Display device and method for driving same
CN108831378A (zh) * 2018-08-30 2018-11-16 云谷（固安）科技有限公司 像素结构、像素电路和显示面板
CN108986742A (zh) * 2018-08-30 2018-12-11 云谷（固安）科技有限公司 像素结构、像素电路和显示面板
CN109064972A (zh) * 2018-08-30 2018-12-21 云谷（固安）科技有限公司 像素结构、驱动方法、像素电路和显示面板
CN108831377A (zh) * 2018-08-30 2018-11-16 云谷（固安）科技有限公司 像素结构、驱动方法、像素电路和显示面板
CN108987453B (zh) * 2018-08-30 2020-12-29 云谷（固安）科技有限公司 像素结构、驱动方法、像素电路和显示面板
CN111292676B (zh) * 2018-11-20 2021-09-07 群创光电股份有限公司 电子装置
CN110289269A (zh) * 2019-06-26 2019-09-27 上海天马微电子有限公司 一种阵列基板、显示面板和显示装置
CN111710303B (zh) * 2020-07-16 2021-08-10 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783368A (zh) * 2008-12-26 2010-07-21 株式会社半导体能源研究所 半导体器件及其制造方法、以及具有该半导体器件的电子设备
CN102610206A (zh) * 2012-03-30 2012-07-25 深圳市华星光电技术有限公司 显示器的闸极驱动电路
TW201308571A (zh) * 2011-06-29 2013-02-16 Semiconductor Energy Lab 驅動電路、該驅動電路的製造方法及使用該驅動電路的顯示裝置
CN103295962A (zh) * 2013-05-29 2013-09-11 京东方科技集团股份有限公司 阵列基板及其制作方法，显示装置
CN203215440U (zh) * 2013-04-03 2013-09-25 深圳市平洋电子有限公司 一种具有胶框及导光板无卡扣设计的lcd背光模组
TW201535975A (zh) * 2014-03-10 2015-09-16 Chunghwa Picture Tubes Ltd 閘極驅動電路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003241202A1 (en) * 2002-06-10 2003-12-22 Samsung Electronics Co., Ltd. Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same
JP5473686B2 (ja) * 2010-03-11 2014-04-16 三菱電機株式会社 走査線駆動回路
TWI441133B (zh) * 2011-11-24 2014-06-11 Innolux Corp 影像顯示系統與閘極驅動電路
TW201401778A (zh) * 2012-06-25 2014-01-01 Innocom Tech Shenzhen Co Ltd 非晶矽整合閘極驅動電路
KR101486038B1 (ko) * 2012-08-02 2015-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
CN103050106B (zh) * 2012-12-26 2015-02-11 京东方科技集团股份有限公司 栅极驱动电路、显示模组和显示器
TWI473069B (zh) * 2012-12-27 2015-02-11 Innocom Tech Shenzhen Co Ltd 閘極驅動裝置
JP2015125366A (ja) * 2013-12-27 2015-07-06 株式会社ジャパンディスプレイ 表示装置
KR102191823B1 (ko) * 2013-12-27 2020-12-16 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 이의 제조방법
CN103927975B (zh) * 2013-12-30 2016-02-10 上海天马微电子有限公司 一种有机发光显示器的像素补偿电路及方法
WO2015130082A1 (ko) * 2014-02-25 2015-09-03 엘지디스플레이 주식회사 디스플레이 백플레인 및 이의 제조 방법
CN104157240A (zh) * 2014-07-22 2014-11-19 京东方科技集团股份有限公司 像素驱动电路、驱动方法、阵列基板及显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783368A (zh) * 2008-12-26 2010-07-21 株式会社半导体能源研究所 半导体器件及其制造方法、以及具有该半导体器件的电子设备
TW201308571A (zh) * 2011-06-29 2013-02-16 Semiconductor Energy Lab 驅動電路、該驅動電路的製造方法及使用該驅動電路的顯示裝置
CN102610206A (zh) * 2012-03-30 2012-07-25 深圳市华星光电技术有限公司 显示器的闸极驱动电路
CN203215440U (zh) * 2013-04-03 2013-09-25 深圳市平洋电子有限公司 一种具有胶框及导光板无卡扣设计的lcd背光模组
CN103295962A (zh) * 2013-05-29 2013-09-11 京东方科技集团股份有限公司 阵列基板及其制作方法，显示装置
TW201535975A (zh) * 2014-03-10 2015-09-16 Chunghwa Picture Tubes Ltd 閘極驅動電路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107909959A (zh) * 2018-01-02 2018-04-13 京东方科技集团股份有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
CN111508415A (zh) * 2020-04-28 2020-08-07 Tcl华星光电技术有限公司 栅极阵列基板驱动电路
CN111508415B (zh) * 2020-04-28 2021-09-03 Tcl华星光电技术有限公司 栅极阵列基板驱动电路
WO2021217814A1 (zh) * 2020-04-28 2021-11-04 Tcl华星光电技术有限公司 栅极阵列基板驱动电路
US11315473B2 (en) 2020-06-16 2022-04-26 Tcl China Star Optoelectronics Technology Co., Ltd. Gate-on-array driving circuit

Also Published As

Publication number Publication date
TW201721624A (zh) 2017-06-16
CN106847183B (zh) 2020-04-24
CN106847195B (zh) 2019-11-01
TWI588813B (zh) 2017-06-21
CN106847183A (zh) 2017-06-13

Similar Documents

Publication Publication Date Title
CN106847195B (zh) 栅极线驱动电路
US11900893B2 (en) Driver circuit
CN105609135B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN104766580B (zh) 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
CN104318888B (zh) 阵列基板栅极驱动单元、方法、电路和显示装置
CN103996367B (zh) 移位寄存器、栅极驱动电路和显示装置
JP6415713B2 (ja) 低温ポリシリコン半導体薄膜トランジスタに基づくｇｏａ回路
CN103440839B (zh) 移位寄存单元、移位寄存器和显示装置
US9620241B2 (en) Shift register unit, method for driving the same, shift register and display device
US9489878B2 (en) Shift register
CN103280200B (zh) 移位寄存器单元、栅极驱动电路与显示器件
CN103927965B (zh) 驱动电路及驱动方法、goa单元、goa电路及显示装置
CN104934011B (zh) 移位寄存器单元、栅极驱动电路和显示装置
CN103928009B (zh) 用于窄边框液晶显示器的栅极驱动器
CN104517577B (zh) 液晶显示装置及其栅极驱动器
CN104299595B (zh) 移位寄存器单元、移位寄存器和显示装置
CN105632565B (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
KR102004912B1 (ko) 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
CN106847160A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN110176217A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN105931595A (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN104157260A (zh) 基于igzo制程的栅极驱动电路
CN104157259A (zh) 基于igzo制程的栅极驱动电路
CN106297888A (zh) 移位暂存器
CN108428468A (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant