TW201401778A - 非晶矽整合閘極驅動電路 - Google Patents

Abstract

本發明提供一種非晶矽整合閘極驅動電路，包括複數個移位暫存器，每一移位暫存器用以接收一時脈信號與一起始信號並輸出一閘極驅動信號以驅動一畫素列，該時脈信號係切換於一高位準電壓與一低位準電壓之間，其中該時脈信號更緊鄰於位準上升邊緣及位準下降邊緣中的至少一者，先切換至一低於該低位準電壓的第二低位準電壓。

Description

非晶矽整合閘極驅動電路

本發明係有關於一種非晶矽整合閘極驅動電路(Amorphous Silicon Gate，ASG)，且特別有關於一種能提高驅動力的非晶矽整合閘極驅動電路。

液晶顯示器需要閘極驅動電路來驅動每一畫素列，以及源極驅動電路來供給每一畫素影像資料。而傳統的液晶顯示器多使用貼附於面板側邊的驅動IC來作為該面板的閘極驅動電路。近年來，因為成熟的製程與低製作成本，非晶矽整合閘極驅動電路(Amorphous Silicon Gate，ASG)技術已經被廣泛的應用在主動式液晶顯示器上。所謂非晶矽整合閘極驅動電路是指在非晶矽製程中直接整合於面板上的閘極驅動電路，這種技術也被統稱為面板上閘極驅動電路技術(Gate On Panel，GOP)。

隨著面板解析度的提高，每一條閘極線的負載也隨之增加，因此閘極驅動電路需要具備的更高的驅動力來驅動畫素列。再者，為了因應窄邊框產品的需求，面板上閘極驅動電路的佈局空間受限，要在有限的空間內使閘極驅動電路具有足夠的驅動力，也是此技術發展的難題之一。因此，需要一種不需增加電路佈局面積即可同時提高驅動力的非晶矽整合閘極驅動電路。

而非晶矽整合閘極驅動電路的驅動力決定於其輸出的 閘極脈衝的上升時間與下降時間是否夠短。當驅動力不足時，過長的上升時間會壓縮到畫素的寫入時間，過長的下降時間則可能會造成錯誤的畫素資料寫入。

有鑑於上述的需求與問題點，本發明提供一種非晶矽整合閘極驅動電路，包括複數個移位暫存器，每一移位暫存器用以接收一時脈信號與一起始信號並輸出一閘極驅動信號以驅動一畫素列，而該時脈信號係切換於一高位準電壓與一低位準電壓之間，其中該時脈信號更緊鄰於位準上升邊緣及位準下降邊緣中的至少一者，先切換至一低於該低位準電壓的第二低位準電壓。

在上述非晶矽整合閘極驅動電路中，該低位準電壓與該第二低位準電壓的差係不超過該高位準電壓與該低位準電壓的差的1/2，或者是該低位準電壓與該第二低位準電壓的差係小於10V。而該第二低位準電壓的時間長度係小於10μs。

本發明也提供一種非晶矽整合閘極驅動電路，包括複數個移位暫存器，每一移位暫存器用以接收一時脈信號與一起始信號並輸出一閘極驅動信號以驅動一畫素列，該時脈信號係切換於一高位準電壓與一低位準電壓之間，其中該時脈信號在緊鄰位準上升邊緣處先由該低位準電壓切換至一第二低位準電壓再切換至該高位準電壓，且在緊鄰位準下降邊緣處先由該高位準電壓切換至一第三低位準電壓 再切換至該低位準電壓，而該第二低位準電壓與該第三低位準電壓皆低於該低位準電壓。

在上述非晶矽整合閘極驅動電路中，該低位準電壓與該第二低位準電壓的差以及該低位準電壓與該第三低位準電壓的差皆不超過該高位準電壓與該低位準電壓的差的1/2，或者是該低位準電壓與該第二低位準電壓的差以及該低位準電壓與該第三低位準電壓的差係分別小於10V。而該第二低位準電壓的時間長度以及該第三位準電壓的時間長度係分別小於10μs。

根據本發明一實施例，上述非晶矽整合閘極驅動電路中的該第二低位準電壓係等於該第三第位準電壓。

根據本發明的非晶矽整合閘極驅動電路，不需增加電路佈局面積或改變電路設計，僅改變時脈信號的波形即可有效提高電路的驅動力。

第1圖係典型的非晶矽整合閘極驅動電路的概略示意圖。如第1圖所示，非晶矽整合閘極驅動電路包括複數級的移位暫存器Channel 1~N，每一個移位暫存器係接收時脈信號CK、起始信號、重置信號以及共通的低位準電壓VGL。以第一級移位暫存器Channel 1為例，其接收起始信號STV後輸出一個脈衝的閘極驅動信號out 1用以驅動第一畫素列。接著，第二級移位暫存器Channel 2會接收第一級移位暫存器Channel 1的閘極驅動信號out 1作為其起始 信號，並輸出一個脈衝的閘極驅動信號out 2用以驅動第二畫素列並重置第一級移位暫存器Channel 1。依此類推，N級的移位暫存器Channel 1~N依序輸出閘極驅動信號out 1~out N來驅動第一畫素列~第N畫素列。在此，需注意的是在不同的電路架構中，起始信號也可由上一級以外的移位暫存器提供，重置信號也由下一級以外的移位暫存器提供，第1圖僅例示一種非晶矽整合閘極驅動電路的架構。

第2圖係第1圖所示的非晶矽整合閘極驅動電路中的一個移位暫存器的電路圖。第3圖為輸入第2圖所示的移位暫存器的傳統的時脈信號波形圖。由第3圖可知，時脈信號Clock_in係切換於高位準VGH與低位準VGL的方波信號。回到第2圖，一個第M級移位暫存器1包括一控制電路10與一連接於控制電路10後端的輸出電路20。在第2圖中，控制電路10以一方塊表示，因其內部的電路構造可做多種不同的設計，惟其共通點是接收一時脈信號Clock_in與一起始信號Outout_M-1(當此移位暫存器為第一級時，起始信號為STV)，並具有兩個輸出端節點P1與Q1輸出信號至輸出電路20。輸出電路20的基本構造由3個電晶體T1、T2、T3與1個電容Cc組成，其中電晶體T1為上拉電晶體，用以在此第M級移位暫存器1所連接的第M畫素列的選擇期間將輸出信號Output_M(即閘極控制信號)提昇至高位準VGH。電晶體T2則為下拉電晶體，用以在此第M畫素列的非選擇期間將輸出信號Output_M下拉至低位準VGL。電晶體T3接收重置信號Outout_M+1，在下一級的移位暫存器輸出高位準VGH的 閘極控制信號時，將輸出信號Output_M拉低至低位準VGL。

電晶體T1連接於時脈信號Clock_in的輸入節點N1與輸出信號Output_M的輸出節點N2之間，並受到節點P1的電壓控制，將時脈信號Clock_in供給節點N2來提供高位準的閘極驅動信號。電晶體T2連接於輸出節點N2與供應低位準電壓VGL的節點N3之間，並受到節點Q1的電壓控制，將輸出端N2放電至低位準VGL使閘極驅動信號處於非選擇的狀態。電晶體T3連接於節點N2與低位準電源VGL的供應節點N3之間，並受到下一級移位暫存器的輸出信號Output_M+1的控制，而將輸出端N2放電至低位準VGL。

電容Cc連接於電晶體T1的閘極與源極之間，即節點P1與節點N2之間。電容Cc用來電容耦合節點P1與節點N2。由於當電晶體T1由關閉狀態要轉為開啟狀態或由開啟狀態要轉為關閉狀態時，電晶體T1的汲極之時脈信號Clock_in會如後所述地於位準上升邊緣前將低位準電壓再下降至低於該低位準電壓之第二低位準電壓後再提升至高位準電壓，或於位準下降邊緣下降至第二低位準電壓後再提升至低位準電壓，所以於電晶體T1為開啟狀態時，會利用此電容Cc而將節點P1位準電壓提高。另外，當電晶體T1的閘極與通道間的電容夠大，電容Cc也可以被電晶體T1的等效電容取代而直接省略。

為了使輸出信號的上升時間或下降時間縮短以提高移位暫存器的驅動力，本發明係改變輸入移位暫存器的時脈 信號的波形來達成目的。第4圖將說明本發明實施例1的信號波形圖。

第4(a)圖係輸入第2圖所示的移位暫存器的本發明實施例1的時脈信號的波形圖；第4(b)圖係對應的輸出信號的波形圖；第4(c)圖係對應的P1節點的波形圖。在第4(a)圖中，時脈信號Clock_inR每一次要從低位準VGL切換為高位準VGH時都會先切換至比低位準VGL更低的第二低位準VGL2。由於時脈信號Clock_inR使上升邊緣的電壓改變量由(VGH-VGL)增大為(VGH-VGL2)，節點N1的電壓改變量增大使得P1的節點電壓透過節點N1與P1間的寄生電容而拉昇到更高的值(即第4c圖中節點P1的電壓更增加了△V)，電晶體T1因此產生更大的電流對節點N2充電，有效地縮短了輸出信號Output的上升時間。

此外，因輸出信號Output會輸出至前級的移位暫存器的電晶體T3以重置前級移位暫存器的輸出端節點N2，具有較短的上升時間的輸出信號Output會以更快的速度開啟電晶體T3，使前級移位暫存器的輸出信號更快放電至低位準VGL，故此時脈信號的波形同時也具有縮短下降時間的效果。

第5圖將說明本發明實施例2的信號波形圖。第5a圖係輸入第2圖所示的移位暫存器的本發明實施例2的時脈信號的波形圖；第5b圖係對應的輸出信號的波形圖；第5c圖係對應的P1節點的波形圖。在第5a圖中，時脈信號Clock_inF每一次要從高位準VGH切換為低位準VGL時都會先切換至比低位準VGL更低的第二低位準VGL2。由於 時脈信號Clock_inR使下降邊緣的電壓改變量由(VGH-VGL)增大為(VGH-VGL2)，由於電晶體T1並不會在節點P1的信號位準下降邊緣瞬間關閉，故節點N1的電壓改變量增大能幫助節點N2的位準下拉，有效地縮短了輸出信號Output的下降時間。

第6圖將說明本發明實施例3的信號波形圖。第6a圖係輸入第2圖所示的移位暫存器的本發明實施例3的時脈信號的波形圖；第6b圖係對應的輸出信號的波形圖；第6c圖係對應的P1節點的波形圖。在第6a圖中，時脈信號Clock_inRF每一次從低位準VGL切換至高位準VGH以及從高位準VGH切換為低位準VGL時都會先切換至比低位準VGL更低的第二低位準VGL2。

首先，時脈信號Clock_inRF上升邊緣的電壓改變量增大，如實施例1所述會使節點P1的電壓拉昇至更高的值，使電晶體T1產生更大的電流對節點N2充電，有效地縮短輸出信號Output的上升時間。並且因輸出信號Output會回授至前級移位暫存器，故能同時縮短下降時間。而時脈信號Clock_inRF下降邊緣的電壓改變量增大，如實施例2所述能幫助節點N2的位準下拉，有效地縮短了輸出信號Output的下降時間。

在上述實施例1~3當中，非晶矽整合閘極驅動電路的時脈信號依面板的設計，高位準VGH一般在15~25V之間，低位準在-5~-10V之間。而第二低位準VGL2則最好比低位準VGL低不超過10V。也就是說，低位準VGL與第二低位準VGL2的差不要超過高位準VGH與低位準 VGL的差的1/2，更佳的是在1/3以下，因為過低的第二低位準VGL2會造成功耗的增加。此外，第二低位準VGL2時間寬度小於10μs，更佳的是小於5μs，因為時間過長的第二低位準VGL2不但會增加功耗也可能造成不合乎需求的輸出信號。

另外，在實施例3中，雖揭露時脈信號Clock_inRF的上升邊緣與下降邊緣皆緊鄰著相同的第二低位準，但上升邊緣與下降邊緣也可以分別緊鄰著不同的第二低位準VGL2與第三低位準VGL3，惟兩者都必須比低位準VGL低，且具備如上所述大小及時間長度的限制。

第7圖係使用本發明實施例1~3與習知技術的時脈信號對輸出信號的上升時間與下降時間的比較圖。在第7圖中，係使用5吋解析度為640×RGB×960的面板來進行模擬。首先使用正常的時脈信號Clock_in，分別計算出其上升時間與下降時間。當使用實施例1上升邊緣緊鄰第二低位準的時脈信號Clock_inR時，上升時間減少20.9%，下降時間減少3%；當使用實施例2下降邊緣緊鄰第二低位準的時脈信號Clock_inF時，下降時間減少31.2%；當使用實施例3上升邊緣與下降邊緣皆緊鄰第二低位準的時脈信號Clock_inRF時，上升時間減少18.3%，下降時間減少36.5%。

另外，由於增加時脈信號切換的位準會提高耗電，但由第7圖中可知，耗電最高的實施例3的時脈信號Clock_inRF相對於正常的時脈信號Clock_in也僅增加9%，故在大幅提昇非晶矽整合閘極驅動電路驅動力的優點 下，少許的功耗增加可被接受。

根據本發明上述各實施例，本發明的非晶矽整合閘極驅動電路不需增加電路佈局面積或改變電路設計，僅改變時脈信號的波形即可有效提高電路的驅動力。因此本發明可以應用於各種架構的面板上閘極驅動電路技術，而不限定於特定架構的閘極驅動電路。

雖本發明以上述實施例來說明，但並不限於此。更進一步地說，在熟習該領域技藝人士不脫離本發明的概念與同等範疇之下，申請專利範圍必須廣泛地解釋以包括本發明實施例及其他變形。

1‧‧‧移位暫存器

10‧‧‧控制電路

20‧‧‧輸出電路

Channel 1~N‧‧‧移位暫存器

CK、Clock_In、Clock_InR、Clock_InF、Clock_InRF‧‧‧時脈信號

STV‧‧‧起始信號

VGH‧‧‧高位準

VGL‧‧‧低位準

VGL2‧‧‧第二低位準

VGL3‧‧‧第三低位準

T1、T2、T3‧‧‧電晶體

Cc‧‧‧電容

out1~N、Outout_M-1、Outout_M、Outout_M-1‧‧‧輸出信號

P1、Q1、N1、N2、N3‧‧‧節點

第1圖係典型的非晶矽整合閘極驅動電路的概略示意圖。

第2圖係第1圖所示的非晶矽整合閘極驅動電路中的一個移位暫存器的電路圖。

第3圖為輸入第2圖所示的移位暫存器的傳統的時脈信號波形圖。

第4(a)圖係輸入第2圖所示的移位暫存器的本發明實施例的時脈信號的波形圖；第4(b)圖係對應的輸出信號的波形圖；第4(c)圖係對應的P1節點的波形圖。

第5(a)圖係輸入第2圖所示的移位暫存器的本發明實施例2的時脈信號的波形圖；第5(b)圖係對應的輸出信號的波形圖；第5(c)圖係對應的P1節點的波形圖。

第6(a)圖係輸入第2圖所示的移位暫存器的本發明實施例3的時脈信號的波形圖；第6(b)圖係對應的輸出信號的波形圖；第6(c)圖係對應的P1節點的波形圖。

第7圖係使用本發明實施例1~3與習知技術的時脈信號對輸出信號的上升時間與下降時間的比較圖。

Clock_InR‧‧‧時脈信號

Output‧‧‧輸出信號

P1‧‧‧節點

VGH‧‧‧高位準

VGL‧‧‧低位準

VGL2‧‧‧第二低位準

Claims (9)

1. 一種非晶矽整合閘極驅動電路，包括複數個移位暫存器，每一移位暫存器用以接收一時脈信號與一起始信號並輸出一閘極驅動信號以驅動一畫素列，而該時脈信號係切換於一高位準電壓與一低位準電壓之間；其中該時脈信號更緊鄰於位準上升邊緣及位準下降邊緣中的至少一者，先切換至一低於該低位準電壓的第二低位準電壓。
2. 如申請專利範圍第1項所述之非晶矽整合閘極驅動電路，其中該低位準電壓與該第二低位準電壓的差係不超過該高位準電壓與該低位準電壓的差的1/2。
3. 如申請專利範圍第1項所述之非晶矽整合閘極驅動電路，其中該低位準電壓與該第二低位準電壓的差係小於10V。
4. 如申請專利範圍第1項所述之非晶矽整合閘極驅動電路，其中該第二低位準電壓的時間長度係小於10μs。
5. 一種非晶矽整合閘極驅動電路，包括複數個移位暫存器，每一移位暫存器用以接收一時脈信號與一起始信號並輸出一閘極驅動信號以驅動一畫素列，該時脈信號係切換於一高位準電壓與一低位準電壓之間，其中該時脈信號在緊鄰位準上升邊緣處先由該低位準電壓切換至一第二低位準電壓再切換至該高位準電壓，且在緊鄰位準下降邊緣處先由該高位準電壓切換至一第三低位準電壓再切換至該低位準電壓， 其中該第二低位準電壓與該第三低位準電壓皆低於該低位準電壓。
6. 如申請專利範圍第5項所述之非晶矽整合閘極驅動電路，其中該低位準電壓與該第二低位準電壓的差以及該低位準電壓與該第三低位準電壓的差皆不超過該高位準電壓與該低位準電壓的差的1/2。
7. 如申請專利範圍第5項所述之非晶矽整合閘極驅動電路，其中該低位準電壓與該第二低位準電壓的差以及該低位準電壓與該第三低位準電壓的差係分別小於10V。
8. 如申請專利範圍第5項所述之非晶矽整合閘極驅動電路，其中該第二低位準電壓的時間長度以及該第三位準電壓的時間長度係分別小於10μs。
9. 如申請專利範圍第5至8項任一項所述之非晶矽整合閘極驅動電路，其中該第二低位準電壓係等於該第三第位準電壓。