TW201721624A - 閘極線驅動電路 - Google Patents

閘極線驅動電路 Download PDF

Info

Publication number
TW201721624A
TW201721624A TW105119030A TW105119030A TW201721624A TW 201721624 A TW201721624 A TW 201721624A TW 105119030 A TW105119030 A TW 105119030A TW 105119030 A TW105119030 A TW 105119030A TW 201721624 A TW201721624 A TW 201721624A
Authority
TW
Taiwan
Prior art keywords
transistor
coupled
gate line
control node
pull
Prior art date
Application number
TW105119030A
Other languages
English (en)
Other versions
TWI588813B (zh
Inventor
黃聖峰
岩津明宏
吳政珉
李冠鋒
Original Assignee
群創光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群創光電股份有限公司 filed Critical 群創光電股份有限公司
Priority to US15/365,990 priority Critical patent/US10395612B2/en
Publication of TW201721624A publication Critical patent/TW201721624A/zh
Application granted granted Critical
Publication of TWI588813B publication Critical patent/TWI588813B/zh
Priority to US16/512,733 priority patent/US11069313B2/en
Priority to US17/354,032 priority patent/US11900893B2/en
Priority to US18/403,823 priority patent/US20240135896A1/en

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of El Displays (AREA)
  • Logic Circuits (AREA)

Abstract

本發明提出一種閘極線驅動電路，包括一輸出電路、及一控制電路。該輸出電路包含一上拉電晶體及一輔助電晶體。該上拉電晶體及該輔助電晶體分別具有一第一控制節點及一第二控制節點，該上拉電晶體與該輔助電晶體為多晶矽電晶體。該控制電路耦合至該輸出電路。該控制電路包含一第一電晶體、一第二電晶體、一第三電晶體、及一第四電晶體。該上拉電晶體係分別耦接至一第一時序訊號、一閘極線。該輔助電晶體係分別耦接至該上拉電晶體、一低電位、及該第二控制節點。該第一電晶體係分別耦接至該第一控制節點。該第二電晶體係分別耦接至該第一控制節點、該低電位、及該第二控制節點。該第三電晶體係分別耦接至一高電位、該第二控制節點。該第四電晶體係分別耦接至該第二控制節點、該低電位、及該第一控制節點。，其中，第一電晶體、第二電晶體、第三電晶體與第四電晶體至少有一電晶體為氧化物半導體電晶體。

Description

閘極線驅動電路
本發明係關於液晶顯示裝置之技術領域，尤指一種閘極線驅動電路。
在一般情況下，顯示面板包括一面板主體、一個閘極驅動電路、及一源極驅動電路。該源極驅動電路係設置在該面板本體，藉由複數條源極線，以驅動一顯示面板的複數個像素。閘極驅動電路係設置在該面板本體，藉由複數條閘極線，以驅動該顯示面板的複數個像素。此外，閘極驅動電路包括一移位暫存器。該移位暫存器用於傳輸閘極信號至連接至該移位暫存器的複數條閘極線，以順序地致能該複數條閘極線，從而驅動複數個像素。
近年來，大尺寸面板已成為顯示器或電視的主流。在大尺寸面板中，複數條閘極線的長度亦隨之增加。此會引起超長傳輸距離所產生信號衰減的問題。有效地補償的閘極信號始終是一個電路設計上的挑戰。因此，習知顯示面板仍有改善的空間。
本發明之目的主要係在提供一閘極線驅動電路，係於一輸出電路上的上拉電晶體使用多晶矽電晶體。多晶矽電晶體電晶體於導通時可提供較大的電流，具有較大的驅動能力，以驅動一閘極線。同時於控制電路中，若有電晶體連接至一第一控制節點，則將該電晶體改用氧化物半導體電晶體，以提供較低的漏電流，如此可消除該上拉電晶體的控制端的電壓變動，進而使該上拉電晶體可提供穩定的驅動電流至該閘極線，而可改善習知技術中超長傳輸距離所產生信號衰減的問題。本發明具有電晶體共享閘極的堆疊式結構，可有效地節省電路佈局的面積。同時，共享閘極電晶體的通道在同一方向，因此要調其中一個電晶體的寬長比時，不會影響到另一個電晶體的電路佈局，增加電路佈局的便利性。
為達成前述之目的，本發明提出一種閘極線驅動電路，包括一輸出電路、及一控制電路。該輸出電路包含一上拉電晶體及一輔助電晶體。該上拉電晶體及該輔助電晶體分別具有一第一控制節點及一第二控制節點，該上拉電晶體與該輔助電晶體為多晶矽電晶體。該控制電路耦合至該輸出電路，該控制電路包含一第一電晶體、一第二電晶體、一第三電晶體、及一第四電晶體。該上拉電晶體係分別耦接至一第一時序訊號、一閘極線，該輔助電晶體係分別耦接至該上拉電晶體、一低電位、及該第二控制節點，該第一電晶體係分別耦接至一高電位、該第一控制節點，該第二電晶體係分別耦接至該第一控制節點、該低電位、及該第二控制節點，該第三電晶體係分別耦接至該高電位、該第二控制節點，該第四電晶體係分別耦接至該第二控制節點、該低電位、及該第一控制節點，其中，該第一電晶體、該第二電晶體、該第三電晶體與該第四電晶 體至少有一電晶體為氧化物半導體電晶體。
100‧‧‧閘極線驅動電路
110‧‧‧輸出電路
120‧‧‧控制電路
(T5)‧‧‧上拉電晶體
(T6)‧‧‧輔助電晶體
(N1)‧‧‧第一控制節點
(N2)‧‧‧第二控制節點
(C1)‧‧‧第一電容
(T1)‧‧‧第一電晶體
(T2)‧‧‧第二電晶體
(T3)‧‧‧第三電晶體
(T4)‧‧‧第四電晶體
(CLKa)‧‧‧第一時序訊號
(Rn)‧‧‧閘極線
(VGL)‧‧‧低電位
(Rn-1)‧‧‧前一閘極線
(VGH)‧‧‧高電位
(CLKc)‧‧‧第二時序訊號
(a)‧‧‧第一端
(b)‧‧‧第二端
(c)‧‧‧第三端
(CLKb)‧‧‧第三時序訊號
(CLKd)‧‧‧第四時序訊號
(T1)‧‧‧第一時間間隔
(T2)‧‧‧第二時間間隔
(T3)‧‧‧第三時間間隔
(T4)‧‧‧第四時間間隔
(T7)‧‧‧第五電晶體
(C2)‧‧‧第二電容
(T9)‧‧‧第五電晶體
(T10)‧‧‧第六電晶體
(T7)‧‧‧第七電晶體
(T8)‧‧‧第八電晶體
(T1’)‧‧‧第九電晶體
(T8’)‧‧‧第十電晶體
(CLK_Gate)‧‧‧第一時序訊號
(XGAS)‧‧‧第一控制訊號線
(Rn-2)‧‧‧第一輸入訊號線
(CVS)‧‧‧第二控制訊號線
(Rn+2)‧‧‧第二輸入訊號
(XCVS)‧‧‧第三控制訊號
(CLK_FW)‧‧‧第四控制訊號
(CLK_RW)‧‧‧第五控制訊號
(T10)‧‧‧第五電晶體
(T11)‧‧‧第六電晶體
(T7)‧‧‧第七電晶體
(T8)‧‧‧第八電晶體
(T9)‧‧‧第九電晶體
(CKV1)‧‧‧第一時序訊號
(CKV2)‧‧‧第二控制訊號
(RESET)‧‧‧重置訊號
(CSV)‧‧‧第三控制訊號
(XCSV)‧‧‧第四控制訊號
(Rn-1)‧‧‧前一閘極線
(Rn+1)‧‧‧下一閘極線
(DI)‧‧‧汲極
(SI)‧‧‧源極
(DL)‧‧‧汲極
(SL)‧‧‧源極
(WI)‧‧‧通道寬度
(LI)‧‧‧通道長度
(WL)‧‧‧通道寬度
(LL)‧‧‧通道長度
圖1係本發明之一種閘極線驅動電路的一電路圖。
圖2係本發明閘極線驅動電路的時序圖。
圖3係本發明閘極線驅動電路的模擬時序圖。
圖4係本發明閘極線驅動電路的另一模擬時序圖。
圖5係多晶矽電晶體、氧化物半導體電晶體、及非晶矽電晶體於導通及關閉時之電流的示意圖。
圖6係本發明之一種閘極線驅動電路的另一電路圖。
圖7係本發明之一種閘極線驅動電路的再一電路圖。
圖8係本發明之一種閘極線驅動電路的又一電路圖。
圖9係本發明之一種閘極線驅動電路的更一電路圖。
圖10係本發明圖1的一電路佈局圖。
圖11係本發明圖1的另一電路佈局圖。
圖12係本發明圖1的再一電路佈局圖。
圖1係本發明之一種閘極線驅動電路100的電路圖，如圖1所示，該驅動電路100包括有一輸出電路110、及一控制電路120，其係用以驅動一閘極線(Rn)。該輸出電路110包含一上拉電晶體(T5)及一輔助電晶體(T6)。該上拉電晶體(T5)及該輔助電晶體(T6)分別具有一第一控制節點(N1)及一第二控制節點 (N2)。該控制電路120耦合至該輸出電路110。該控制電路120具有複數個電晶體(T1、T2、T3、T4)。該複數個電晶體(T1、T2、T3、T4)分別連接至該第一控制節點(N1)及該第二控制節點(N2)，以控制該上拉電晶體(T5)及該輔助電晶體(T6)的導通或關閉，其中，於該複數個電晶體(T1、T2、T3、T4)中，至少有一電晶體為氧化物半導體電晶體。該氧化物半導體電晶體可為氧化銦鎵鋅(Indium Gallium Zinc Oxide、IGZO)電晶體。
如圖1所示，該控制電路120包含一第一電容(C1)、一第一電晶體(T1)、一第二電晶體(T2)、一第三電晶體(T3)、及一第四電晶體(T4)。該上拉電晶體(T5)係分別耦接至一第一時序訊號(CLKa)、一閘極線(Rn)、該第一電容(C1)、及該第一控制節點(N1)與該第一電容(C1)。該輔助電晶體(T6)係分別耦接至該上拉電晶體(T5)、一低電位(VGL)、及該第二控制節點(N2)。該第一電晶體(T1)係分別耦接至一高電位(VGH)、該第一控制節點(N1)、及一前一閘極線(Rn-1)。該第二電晶體(T2)係分別耦接至該第一控制節點(N1)、該低電位(VGL)、及該第二控制節點(N2)。該第三電晶體(T3)係分別耦接至該高電位(VGH)、該第二控制節點(N2)、及一第二時序訊號(CLKc)。該第四電晶體(T4)係分別耦接至該第二控制節點(N2)、該低電位(VGL)、及該第一控制節點(N1)。
亦即，該上拉電晶體(T5)具有一第一端(a)連接至一第一時序訊號(CLKa)，一第二端(b)連接至該閘極線(Rn)及該第一電容(C1)的一端，及一第三端(c)耦合至該第一控制節點(N1)及該第一電容(C1)的另一端。該輔助電晶體(T6)具有一第一端(a)連接至該上拉電晶體(T5)的第二端(b)、一第二端(b)連接至一低電位(VGL)，及一第三端(c)耦合至該第二控制節點(N2)。
該第一電晶體(T1)具有一第一端(a)連接至一高電位(VGH)、一第二端(b)連接至該第一控制節點(N1)、及一第三端(c)連接至一前一閘極線(Rn-1)。該第二電晶體(T2)具有一第一端(a)連接至該第一控制節點(N1)、一第二端(b)連 接至該低電位(VGL)、及一第三端(c)連接至該第二控制節點(N2)。該第三電晶體(T3)具有一第一端(a)連接至該高電位(VGH)、一第二端(b)連接至該第二控制節點(N2)、及一第三端(c)連接至一第二時序訊號(CLKc)。該第四電晶體(T4)具有一第一端(a)連接至該第二控制節點(N2)、一第二端(b)連接至該低電位(VGL)，及一第三端(c)連接至該第一控制節點(N1)。
圖2係本發明閘極線驅動電路100的時序圖。如圖2所示，該第一時序訊號(CLKa)的脈波(pulse)與一第三時序訊號(CLKb)的脈波沒有重疊(non-overlap)，該第三時序訊號(CLKb)的脈波與該第二時序訊號(CLKc)的脈波沒有重疊，該第二時序訊號(CLKc)的脈波與一第四時序訊號(CLKd)的脈波沒有重疊。
在第一時間間隔(T1)時，該前一閘極線(Rn-1)的信號為高電位，因此，該第一電晶體(T1)導通，使該第一控制節點(N1)變為高電位。該第一控制節點(N1)為高電位，使該上拉電晶體(T5)導通，使高電位(VGH)經由該第一電晶體(T1)對該第一電容(C1)充電。同時，該第一控制節點(N1)為高電位，使該第四電晶體(T4)導通，導致該第二控制節點(N2)變為低電位(VGL)，而使該第二電晶體(T2)及該輔助電晶體(T6)關閉。
在第二時間間隔(T2)時，該第一時序訊號(CLKa)產生脈波(pulse)。由於該上拉電晶體(T5)導通，故該上拉電晶體(T5)的第二端(b)之電壓為高電位(VGH)，而將該第一控制節點(N1)電壓提昇(boosting)至2VGH-VGL-vth，而使該上拉電晶體(T5)完全導通(fully turn-on)，加大對該閘極線(Rn)的驅動能力，此時該閘極線(Rn)的電壓為高電位(VGH)。
在第三時間間隔(T3)時，該第一時序訊號(CLKa)所產生脈波消失，該第一控制節點(N1)電壓回復至VGH-vth，同時，該閘極線(Rn)也降回低電 位(VGL)。此時，該第四電晶體(T4)導通、該第二電晶體(T2)及該輔助電晶體(T6)關閉、該第二控制節點(N2)為低電位。
在第四時間間隔(T4)時，該第二時序訊號(CLKc)產生脈波(pulse)，而使該第三電晶體(T3)導通，因此該第二控制節點(N2)為低電位被拉昇變為高電位(VGH)，而使該第二電晶體(T2)導通，該第一控制節點(N1)電壓降為低電位(VGL)。
圖3係本發明閘極線驅動電路100的模擬時序圖。如圖3所示，於第二時間間隔(T2)時，該第一控制節點(N1)電壓被提昇(boosting)到接近18伏特，而使該上拉電晶體(T5)完全導通(fully turn-on)，因此可加大對該閘極線(Rn)的驅動能力。
圖4係本發明閘極線驅動電路100的另一模擬時序圖。其係設定複數個電晶體(T1、T2、T3、T4)中具有漏電流時的模擬時序圖。由於有設定漏電流，此模擬時序圖可更加接近實際的電路。如圖4所示，由於複數個電晶體(T1、T2、T3、T4)中具有漏電流，故於圓圈處A所示，該第一控制節點(N1)電壓被提昇(boosting)到18伏特即開始下降。在第二時間間隔(T2)結束時，甚至將到10伏特左右。亦即在第二時間間隔(T2)中，該上拉電晶體(T5)並非完全導通，同時其對該閘極線(Rn)的驅動能力亦降低。
圖5係多晶矽電晶體、氧化物半導體電晶體、及非晶矽(a-Si)電晶體於導通及關閉時之電流的示意圖。如圖5所示，多晶矽電晶體於導通時有較大的電流，氧化物半導體電晶體於關閉時，其漏電流遠小於多晶矽電晶體及非晶矽(a-Si)電晶體的漏電流。
因此針對圖4的問題，本發明的該第一電晶體(T1)、該第二電晶體(T2)、及該第四電晶體(T4)至少有一個為氧化物半導體電晶體，藉此減少漏電流，以避免該第一控制節點(N1)電壓因漏電流而下降。該上拉電晶體(T5)為多晶 矽電晶體。該多晶矽電晶體可為低溫多晶矽(Low Temperature Poly-silicon、LTPS)電晶體，以於導通時有較大的電流，俾驅動該閘極線(Rn)。
圖6係本發明之一種閘極線驅動電路100的另一電路圖。其與圖1主要區別在於：圖6中新增一第五電晶體(T7)。該第五電晶體(T7)耦合至該第一控制節點(N1)、該高電位(VGH)、及該第一電晶體(T1)。亦即，該第五電晶體(T7)的一第一端(a)耦合至該上拉電晶體(T5)的第三端(c)，其一第二端(b)連接至該第一控制節點(N1)，其一第三端(c)連接至該高電位(VGH)。圖6的閘極線驅動電路100其時序圖及運作原理與圖2相似，係熟於該技術者基於本發明之揭露所能推知，不再贅述。
於一實施例中，圖1及圖6中的該第一電晶體(T1)、該第二電晶體(T2)、及該第四電晶體(T4)至少有一個為氧化物半導體電晶體，圖1及圖6中的該第三電晶體(T3)、該上拉電晶體(T5)、該輔助電晶體(T6)、及圖6中的該第五電晶體(T7)為多晶矽電晶體。該多晶矽電晶體可為多晶矽電晶體。
於另一實施例中，圖1及圖6中的該第一電晶體(T1)、該第二電晶體(T2)、及該第四電晶體(T4)至少有一個為氧化物半導體電晶體，圖1及圖6中的該上拉電晶體(T5)為多晶矽電晶體。圖1及圖6中的該第三電晶體(T3)、該輔助電晶體(T6)、及圖6中的該第五電晶體(T7)可為多晶矽電晶體或氧化物半導體電晶體。
於再一實施例中，圖1及圖6中的該第四電晶體(T4)為氧化物半導體電晶體，圖1及圖6中的該上拉電晶體(T5)為多晶矽電晶體。圖1及圖6中的該第一電晶體(T1)、該第二電晶體(T2)、該第三電晶體(T3)、該輔助電晶體(T6)、及圖6中的該第五電晶體(T7)可為多晶矽電晶體或氧化物半導體電晶體。
圖7係本發明之一種閘極線驅動電路100的再一電路圖。該控制電路120包含一第一電容(C1)、一第一電晶體(T1)、一第二電晶體(T2)、一第三電晶 體(T3)、及一第四電晶體(T4)。該上拉電晶體(T5)係分別耦接至一第一時序訊號(CLKa)、一閘極線(Rn)與該第一電容(C1)、及該第一控制節點(N1)與該第一電容(C1)。該輔助電晶體(T6)係分別耦接至該上拉電晶體(T5)、一低電位(VGL)、及該第二控制節點(N2)。該第一電晶體(T1)係分別耦接至該第一控制節點(N1)、及一前一閘極線(Rn-1)。該第二電晶體(T2)係分別耦接至該第一控制節點(N1)、該低電位(VGL)、及該第二控制節點(N2)。該第三電晶體(T3)係分別耦接至該高電位(VGH)、及該第二控制節點(N2)。該第四電晶體(T4)係分別耦接至該第二控制節點(N2)、該低電位(VGL)、及該第一控制節點(N1)。圖7之電路與圖1主要區別在於：該第一電晶體(T1)係二極管連接(diode-connected)方式，其一第一端(a)及一第三端(c)連接至該閘極線(Rn)。該第三電晶體(T3)係分別耦接至該高電位(VGH)、及該第二控制節點(N2)，其一第一端(a)連接至高電位(VGH)及其第三端(c)，其一第二端(b)連接該第二控制節點(N2)。圖7的閘極線驅動電路100之時序圖及運作原理與圖2相似，係熟於該技術者基於本發明之揭露所能推知，不再贅述。
於一實施例中，圖7中的該第一電晶體(T1)、該第二電晶體(T2)至少有一個為氧化物半導體電晶體，圖7中的該第三電晶體(T3)、及該第四電晶體(T4)、該上拉電晶體(T5)、該輔助電晶體(T6)為多晶矽電晶體。
於另一實施例中，圖7中的該第一電晶體(T1)、該第二電晶體(T2)至少有一個為氧化物半導體電晶體，圖7中的該上拉電晶體(T5)為多晶矽電晶體。圖7中的該第三電晶體(T3)、及該第四電晶體(T4)、該輔助電晶體(T6)可為多晶矽電晶體或氧化物半導體電晶體。
圖8係本發明之一種閘極線驅動電路100的又一電路圖。該輸出電路110與圖1相同，不再贅述。
該控制電路120更包含一第一電容(C1)、一第二電容(C2)、一第一電晶體(T1)、一第二電晶體(T2)、一第三電晶體(T3)、一第四電晶體(T4)、一第五電晶體(T9)、一第六電晶體(T10)、一第七電晶體(T7)、一第八電晶體(T8)、一第九電晶體(T1’)、及一第十電晶體(T8’)。
該上拉電晶體(T5)分別耦接至一第一時序訊號(CLK_Gate)、一閘極線(Rn)、該輔助電晶體(T6)、該第五電晶體(T9)、及該第一電晶體(T1)。該輔助電晶體(T6)係分別耦接至一低電位(VGL)、該第二控制節點(N2)、該第三電晶體(T3)、該第二電晶體(T2)、該第四電晶體(T4)、該第六電晶體(T10)及該第二電容(C2)。該第六電晶體(T10)係分別耦接至該低電位(VGL)、該第五電晶體(T9)及一第一控制訊號線(XGAS)。該第四電晶體(T4)係分別耦接至該低電位(VGL)、該第一控制節點(N1)、該第一電晶體(T1)、該第二電晶體(T2)、該第七電晶體(T7)、該第九電晶體(T1’)、及該第一電容(C1)。該第一電晶體(T1)耦接至一高電位(VGH)。該第三電晶體(T3)係分別耦接至該高電位(VGH)、該第八電晶體(T8)、及該第十電晶體(T8’)。該第七電晶體(T7)係分別耦接至一第一輸入訊號(Rn-2)、一第二控制訊號線(CVS)及該第八電晶體。該第九電晶體(T1’)係分別耦接至一第二輸入訊號(Rn+2)、一第三控制訊號(XCVS)及該第十電晶體(T8’)。該第八電晶體(T8)係耦接至一第四控制訊號(CLK_FW)。該第十電晶體(T8’)係耦接至一第五控制訊號(CLK_RW)。
更詳細地，該上拉電晶體(T5)的一第一端(a)連接至一第一時序訊號(CLK_Gate)，其一第二端(b)連接至一閘極線(Rn)、該輔助電晶體(T6)的一第一端(a)及該第五電晶體(T9)的一第二端(b)，其一第三端(c)連接至該第一電晶體(T1)的一第一端(a)。
該輔助電晶體(T6)的一第二端(b)連接至一低電位(VGL)，其一第三端(c)連接至該第二控制節點(N2)、該第三電晶體(T3)的一第二端(b)、該第二 電晶體(T2)的一第三端(c)、該第四電晶體(T4)的一第一端(a)、該第六電晶體(T10)的一第一端(a)及該第二電容(C2)的一端。該第二電容(C2)的另一端連接至該低電位(VGL)。
該第六電晶體(T10)的一第二端(b)連接至該低電位(VGL)，其一第三端(c)連接至該第五電晶體(T9)的一第三端(c)、該第五電晶體(T9)的一第一端(a)及一第一控制訊號線(XGAS)。
該第四電晶體(T4)的一第二端(b)連接至該低電位(VGL)，其第三端(c)連接至該第一控制節點(N1)、該第一電晶體(T1)的一第二端(b)、該第二電晶體(T2)的一第一端(a)、該第七電晶體(T7)的一第一端(a)、該第九電晶體(T1’)的一第一端(a)、及該第一電容(C1)的一端。該第一電容(C1)的另一端連接至該低電位(VGL)。
該第一電晶體(T1)的一第三端(c)連接至一高電位(VGH)。該第三電晶體(T3)的一第一端(a)連接至一高電位(VGH)，其一第三端(c)連接至該第八電晶體(T8)的一第二端(b)、該第十電晶體(T8’)的一第二端(b)。
該第七電晶體(T7)的一第三端(c)連接至一第一輸入訊號線(Rn-2)，其一第二端(b)連接至一第二控制訊號線(CVS)及該第八電晶體(T8)的一第三端(a)。該第九電晶體(T1’)的一第三端(c)連接至一第二輸入訊號(Rn+2)，其一第二端(b)連接至一第三控制訊號(XCVS)及該第十電晶體(T8’)的一第三端(c)。
該第八電晶體(T8)的一第一端(a)連接至一第四控制訊號(CLK_FW)，該第十電晶體(T8’)的一第一端(a)連接至一第五控制訊號(CLK_RW)。圖8的閘極線驅動電路100其時序圖及運作原理與圖2相似，係熟於該技術者基於本發明之揭露所能推知，不再贅述。
於一實施例中，圖8中的該第一電晶體(T1)、該第九電晶體(T1’)、該第二電晶體(T2)、及該第四電晶體(T4)中至少有一個為氧化物半導體電晶體。
於另一實施例中，圖8中的該第一電晶體(T1)、該第九電晶體(T1’)、該第二電晶體(T2)、及該第四電晶體(T4)中至少有一個為氧化物半導體電晶體，圖8中的該上拉電晶體(T5)為多晶矽電晶體。圖8中的其他電晶體可為多晶矽電晶體或氧化物半導體電晶體。
圖9係本發明之一種閘極線驅動電路100的再一電路圖。該輸出電路110與圖1相似，不再贅述。
該控制電路120更包含一第一電容(C1)、一第一電晶體(T1)、一第二電晶體(T2)、一第三電晶體(T3)、一第四電晶體(T4)、一第五電晶體(T10)、一第六電晶體(T11)、一第七電晶體(T7)、一第八電晶體(T8)、及一第九電晶體(T9)。該上拉電晶體(T5)係分別耦接至一第一時序訊號(CKV1)、一閘極線(Rn)、該輔助電晶體(T6)、該第八電晶體、該第一電容(C1)、及該第七電晶體(T7)。該輔助電晶體(T6)係分別耦接至一低電位(VGL)、該第三電晶體(T3)、該第二電晶體(T2)、該第四電晶體(T4)、該第八電晶體(T8)及該第九電晶體(T9)。該第八電晶體(T8)係分別耦接至該低電位(VGL)。該第四電晶體(T4)係耦接至該低電位(VGL)、該第五電晶體(T10)、該第六電晶體(T11)、及該第一電晶體(T1)。該第二電晶體(T2)係耦接至該低電位(VGL)、該第一控制節點(N1)、該第一電晶體(T1)、及該第七電晶體(T7)。該第七電晶體(T7)係耦接至一高電位(VGH)。該第三電晶體(T3)係分別耦接至一第二控制訊號(CKV2)、及該高電位(VGH)。該第九電晶體(T9)係耦接至一重置訊號(RESET)。該第一電晶體(T1)係耦接至該高電位(VGH)。該第五電晶體(T10)係分別耦接至一第三控制訊號(CSV)、及一前一閘極線(Rn-1)。該第六電晶體(T11)係分別耦接至一第四控制訊號(XCSV)、及一下一閘極線(Rn+1)。
更詳細地，如圖9所示，該上拉電晶體(T5)的一第一端(a)連接至一第一時序訊號(CKV1)，其一第二端(b)連接至一閘極線(Rn)、該輔助電晶體(T6)的一第一端(a)、該第八電晶體(T8)的一第三端(c)、及該第一電容(C1)的一端，其一第三端(c)連接至該第一電容(C1)的另一端、及該第七電晶體(T7)的一第一端(a)。
該輔助電晶體(T6)的一第二端(b)連接至一低電位(VGL)，其一第三端(c)連接至一第二控制節點(N2)、該第三電晶體(T3)的一第二端(b)、該第二電晶體(T2)的一第三端(c)、該第四電晶體(T4)的一第一端(a)、該第八電晶體(T8)的一第一端(a)及該第九電晶體(T9)的一第二端(b)。該第八電晶體(T8)的一第二端(b)連接至該低電位(VGL)。
該第四電晶體(T4)的一第二端(b)連接至該低電位(VGL)，其一第三端(c)連接至該第五電晶體(T10)的一第二端(b)、該第六電晶體(T11)的一第二端(b)、及該第一電晶體(T1)的一第三端(c)。該第二電晶體(T2)的一第二端(b)連接至該低電位(VGL)，其一第一端(a)連接至該第一控制節點(N1)、該第一電晶體(T1)的一第二端(b)、及該第七電晶體(T7)的一第二端(b)。該第七電晶體(T7)的一第三端(c)連接至一高電位(VGH)。
該第三電晶體(T3)的一第三端(c)連接至一第二控制訊號(CKV2)，其一第一端(a)連接至該高電位(VGH)。該第九電晶體(T9)的一第三端(c)連接至該第九電晶體(T9)的一第一端(a)及一重置訊號(RESET)。該第一電晶體(T1)的一第一端(a)連接至該高電位(VGH)。該第五電晶體(T10)的一第三端(c)連接至一第三控制訊號(CSV)，其一第三端(c)連接至一前一閘極線(Rn-1)。該第六電晶體(T11)的一第三端(c)連接至一第四控制訊號(XCSV)，其一第三端(c)連接至一下一閘極線(Rn+1)。當中，該第一電晶體(T1)、該第二電晶體(T2)、及該第四電晶體(T4)中，至少有一個為氧化物半導體電晶體。
於一實施例中，圖9中的該第一電晶體(T1)、該第二電晶體(T2)、及該第四電晶體(T4)中至少有一個為氧化物半導體電晶體。
另一實施例中，圖9中的該第一電晶體(T1)、該第二電晶體(T2)、及該第四電晶體(T4)中至少有一個為氧化物半導體電晶體。圖9中的該上拉電晶體(T5)為多晶矽電晶體。圖9中的其他電晶體可為多晶矽電晶體或氧化物半導體電晶體。例如：第五電晶體(T10)、第六電晶體(T11)、第七電晶體(T7)、第八電晶體(T8)、及第九電晶體(T9)可為多晶矽電晶體或氧化物半導體電晶體。
圖10係本發明圖1的一電路佈局圖。其係顯示圖1中的該第二電晶體(T2)及該第六電晶體(T6)的一電路佈局(layout)。其中，的該第二電晶體(T2)係為氧化物半導體電晶體，該第六電晶體(T6)係為多晶矽電晶體。圖10左上方標註T2係表示該第二電晶體(T2)，其係圖10左下方標註AA’處的剖面圖。圖10左上方標註T6係表示該第六電晶體(T6)，其係圖10左下方標註BB’處的剖面圖。如圖10所示，該第二電晶體(T2)係一底部閘極的結構(bottom gate structure)，該第六電晶體(T6)係一頂部閘極的結構(top gate structure)。且該第二電晶體(T2)及該第六電晶體(T6)共享閘極(commonly-shared gate)，如圖10所示，該第二電晶體(T2)及該第六電晶體(T6)共用閘極(Gate(M1))。因此在電路佈局(layout)時，該第二電晶體(T2)及該第六電晶體(T6)具有堆疊式結構(stack-up structure)，可有效地節省電路佈局(layout)的面積。
圖11係本發明圖1的另一電路佈局圖。其係顯示圖1中的該第二電晶體(T2)及該第六電晶體(T6)的另一電路佈局。其中，DI為氧化物半導體電晶體或是該第二電晶體(T2)的汲極，SI為氧化物半導體電晶體或是該第二電晶體(T2)的源極，DL為多晶矽電晶體或是該第六電晶體(T6)的汲極，SL為多晶矽電晶體或是該第六電晶體(T6)的源極，WI為氧化物半導體電晶體或是該第二電晶體(T2)的通道寬度，LI為氧化物半導體電晶體或是該第二電晶體(T2)的通道長度，WL 為多晶矽電晶體或是該第六電晶體(T6)的通道寬度，LL為多晶矽電晶體或是該第六電晶體(T6)的通道長度。
圖12係本發明圖1的再一電路佈局圖。其係顯示圖1中的該第二電晶體(T2)及該第六電晶體(T6)的再一電路佈局。其中，DI、SI、DL、SL、WI、LI、WL、及LL的意義與圖11相同。需注意的是，在圖12中，氧化物半導體電晶體或是該第二電晶體(T2)的通道與多晶矽電晶體或是該第六電晶體(T6)的通道同一方向。因此要調整氧化物半導體電晶體或是該第二電晶體(T2)的寬常比(W/L)時，不會影響多晶矽電晶體或是該第六電晶體(T6)的電路佈局(layout)。
由上述說明可知，於該輸出電路110上的上拉電晶體(T5)係使用多晶矽電晶體。多晶矽電晶體於導通時可提供較大的電流，具有較大的驅動能力，以驅動該閘極線(Rn)。同時於該控制電路120中，若有電晶體連接至該第一控制節點(N1)，則將該電晶體改用氧化物半導體電晶體，以提供較低的漏電流，如此可消除該上拉電晶體(T5)的控制端(a)的電壓變動，進而使該上拉電晶體(T5)可提供穩定的驅動電流至該閘極線(Rn)，而可改善習知技術中超長傳輸距離所產生信號衰減的問題。
此外，由於本發明具有電晶體共享閘極(commonly-shared gate)的堆疊式結構(stack-up structure)，可有效地節省電路佈局的面積。同時，共享閘極電晶體的通道在同一方向，因此要調其中一個電晶體的寬長比(W/L)時，不會影響到另一個電晶體的電路佈局，因而增加了電路佈局的便利性。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
100‧‧‧閘極線驅動電路
110‧‧‧輸出電路
120‧‧‧控制電路
(T5)‧‧‧上拉電晶體
(T6)‧‧‧輔助電晶體
(N1)‧‧‧第一控制節點
(N2)‧‧‧第二控制節點
(C1)‧‧‧第一電容
(T1)‧‧‧第一電晶體
(T2)‧‧‧第二電晶體
(T3)‧‧‧第三電晶體
(T4)‧‧‧第四電晶體
(CLKa)‧‧‧第一時序訊號
(Rn)‧‧‧閘極線
(VGL)‧‧‧低電位
(Rn-1)‧‧‧前一閘極線
(VGH)‧‧‧高電位
(CLKc)‧‧‧第二時序訊號
(a)‧‧‧第一端
(b)‧‧‧第二端
(c)‧‧‧第三端

Claims (10)

  1. 一種閘極線驅動電路，包含：一輸出電路，包含一上拉電晶體及一輔助電晶體，該上拉電晶體及該輔助電晶體分別具有一第一控制節點及一第二控制節點，該上拉電晶體與該輔助電晶體為多晶矽電晶體；及一控制電路，耦合至該輸出電路，該控制電路包含一第一電晶體、一第二電晶體、一第三電晶體、及一第四電晶體，該上拉電晶體係分別耦接至一第一時序訊號、一閘極線，該輔助電晶體係分別耦接至該上拉電晶體、一低電位、及該第二控制節點，該第一電晶體係分別耦接至該第一控制節點，該第二電晶體係分別耦接至該第一控制節點、該低電位、及該第二控制節點，該第三電晶體係分別耦接至一高電位、該第二控制節點，該第四電晶體係分別耦接至該第二控制節點、該低電位、及該第一控制節點，其中，該第一電晶體、該第二電晶體、該第三電晶體與該第四電晶體至少有一電晶體為氧化物半導體電晶體。
  2. 如申請專利範圍第1項所述之閘極線驅動電路，其中，該控制電路包含一第一電容；該上拉電晶體並耦接至該第一控制節點與該第一電容；該第一電晶體並耦接至一前一閘極線。
  3. 如申請專利範圍第2項所述之閘極線驅動電路，其中，該控制電路更包含一第五電晶體，該第五電晶體耦合至該第一控制節點、該高電位、及該第一電晶體。
  4. 如申請專利範圍第1項所述之驅動電路，其中，該第四電晶體為氧化物半導體電晶體。
  5. 如申請專利範圍第1項所述之閘極線驅動電路，其中，該控制電路包含一第一電容；該上拉電晶體並耦接至該第一控制節點與該第一電容；該第一電晶體並耦接至一前一閘極線。
  6. 如申請專利範圍第5項所述之閘極線驅動電路，其中，該第一電晶體及該第二電晶體至少有一個電晶體為氧化物半導體電晶體。
  7. 如申請專利範圍第1項所述之閘極線驅動電路，其中，該控制電路更包含一第一電容、一第二電容、一第五電晶體、一第六電晶體、一第七電晶體、一第八電晶體、一第九電晶體、及一第十電晶體，該上拉電晶體並耦接至該輔助電晶體、該第五電晶體、及該第一電晶體，該輔助電晶體係分別耦接至該第三電晶體、該第二電晶體、該第四電晶體、該第六電晶體及該第二電容，該第六電晶體係分別耦接至該低電位、該第五電晶體及一第一控制訊號線，該第四電晶體係分別耦接至該低電位、該第一控制節點、該第一電晶體、該第二電晶體、該第七電晶體、該第九電晶體、及該第一電容，該第一電晶體耦接至一高電位，該第三電晶體係分別耦接至該高電位、該第八電晶體、及該第十電晶體，該第七電晶體係分別耦接至一第一輸入訊號線、一第二控制訊號線及該第八電晶體，該第九電晶體係分別耦接至一第二輸入訊號、一第三控制訊號及該第十電晶體，該第八電晶體係耦接至一第四控制訊號，該第十電晶體係耦接至一第五控制訊號。
  8. 如申請專利範圍第7項所述之閘極線驅動電路，其中，於該第七電晶體、及該第九電晶體中，至少有一電晶體為氧化物半導體電晶體。
  9. 如申請專利範圍第1項所述之閘極線驅動電路，其中，該控制電路更包含一第一電容、一第五電晶體、一第六電晶體、一第七電晶體、一第八電晶體、及一第九電晶體，該上拉電晶體並耦接至該輔助電晶體、該第八電晶體、該第一電容、及該第七電晶體，該輔助電晶體係分別耦接至該第三電晶體、該第二電晶體、該第四電晶體、該第八電晶體及該第九電晶體，該第八電晶體係耦接至該低電位，該第四電晶體係分別耦接至該低電位、該第五電晶體、該第六電晶體、及該第一電晶體，該第二電晶體係耦接至該低電位、該第一控制節點、該第一電晶體、及該第七電晶體，該第七電晶體係耦接至一高電位，該第三電晶體係分別耦接至一第二控制訊號、該高電位，該第九電晶體係耦接至一重置訊號，該第一電晶體係耦接至該高電位，該第五電晶體係分別耦接至一第三控制訊號、及一前一閘極線，該第六電晶體係分別耦接至一第四控制訊號、及一下一閘極線。
  10. 如申請專利範圍第9項所述之閘極線驅動電路，其中，於該第一電晶體、該第二電晶體、及該第四電晶體中，至少有一電晶體為氧化物半導體電晶體，該第五電晶體、該第六電晶體、該第七電晶體、該第八電晶體、及該第九電晶體為多晶矽電晶體或氧化物半導體電晶體。
TW105119030A 2015-12-03 2016-06-17 閘極線驅動電路 TWI588813B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US15/365,990 US10395612B2 (en) 2015-12-03 2016-12-01 Driver circuit
US16/512,733 US11069313B2 (en) 2015-12-03 2019-07-16 Driver circuit
US17/354,032 US11900893B2 (en) 2015-12-03 2021-06-22 Driver circuit
US18/403,823 US20240135896A1 (en) 2015-12-03 2024-01-04 Driver circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201562262430P 2015-12-03 2015-12-03

Publications (2)

Publication Number Publication Date
TW201721624A true TW201721624A (zh) 2017-06-16
TWI588813B TWI588813B (zh) 2017-06-21

Family

ID=59145324

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105119030A TWI588813B (zh) 2015-12-03 2016-06-17 閘極線驅動電路

Country Status (2)

Country Link
CN (2) CN106847183B (zh)
TW (1) TWI588813B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102482575B1 (ko) * 2017-10-31 2022-12-28 엘지디스플레이 주식회사 유기 발광 표시 장치
CN107845648A (zh) * 2017-10-31 2018-03-27 上海天马有机发光显示技术有限公司 一种阵列基板、有机发光显示面板及显示装置
CN107909959B (zh) * 2018-01-02 2020-05-12 京东方科技集团股份有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
US11114031B2 (en) * 2018-03-28 2021-09-07 Sharp Kabushiki Kaisha Display device and method for driving same
CN108987453B (zh) * 2018-08-30 2020-12-29 云谷（固安）科技有限公司 像素结构、驱动方法、像素电路和显示面板
CN108831377A (zh) * 2018-08-30 2018-11-16 云谷（固安）科技有限公司 像素结构、驱动方法、像素电路和显示面板
CN108986742A (zh) * 2018-08-30 2018-12-11 云谷（固安）科技有限公司 像素结构、像素电路和显示面板
CN108831378A (zh) * 2018-08-30 2018-11-16 云谷（固安）科技有限公司 像素结构、像素电路和显示面板
CN109064972A (zh) * 2018-08-30 2018-12-21 云谷（固安）科技有限公司 像素结构、驱动方法、像素电路和显示面板
CN111292676B (zh) * 2018-11-20 2021-09-07 群创光电股份有限公司 电子装置
CN110289269A (zh) * 2019-06-26 2019-09-27 上海天马微电子有限公司 一种阵列基板、显示面板和显示装置
CN111508415B (zh) * 2020-04-28 2021-09-03 Tcl华星光电技术有限公司 栅极阵列基板驱动电路
US11315473B2 (en) 2020-06-16 2022-04-26 Tcl China Star Optoelectronics Technology Co., Ltd. Gate-on-array driving circuit
CN111710303B (zh) * 2020-07-16 2021-08-10 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003241202A1 (en) * 2002-06-10 2003-12-22 Samsung Electronics Co., Ltd. Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same
JP5590877B2 (ja) * 2008-12-26 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
JP5473686B2 (ja) * 2010-03-11 2014-04-16 三菱電機株式会社 走査線駆動回路
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
TWI441133B (zh) * 2011-11-24 2014-06-11 Innolux Corp 影像顯示系統與閘極驅動電路
CN102610206B (zh) * 2012-03-30 2013-09-18 深圳市华星光电技术有限公司 显示器的闸极驱动电路
TW201401778A (zh) * 2012-06-25 2014-01-01 Innocom Tech Shenzhen Co Ltd 非晶矽整合閘極驅動電路
KR101486038B1 (ko) * 2012-08-02 2015-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
CN103050106B (zh) * 2012-12-26 2015-02-11 京东方科技集团股份有限公司 栅极驱动电路、显示模组和显示器
TWI473069B (zh) * 2012-12-27 2015-02-11 Innocom Tech Shenzhen Co Ltd 閘極驅動裝置
CN203215440U (zh) * 2013-04-03 2013-09-25 深圳市平洋电子有限公司 一种具有胶框及导光板无卡扣设计的lcd背光模组
CN103295962A (zh) * 2013-05-29 2013-09-11 京东方科技集团股份有限公司 阵列基板及其制作方法，显示装置
KR102191823B1 (ko) * 2013-12-27 2020-12-16 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 이의 제조방법
JP2015125366A (ja) * 2013-12-27 2015-07-06 株式会社ジャパンディスプレイ 表示装置
CN103927975B (zh) * 2013-12-30 2016-02-10 上海天马微电子有限公司 一种有机发光显示器的像素补偿电路及方法
WO2015130082A1 (ko) * 2014-02-25 2015-09-03 엘지디스플레이 주식회사 디스플레이 백플레인 및 이의 제조 방법
TW201535975A (zh) * 2014-03-10 2015-09-16 Chunghwa Picture Tubes Ltd 閘極驅動電路
CN104157240A (zh) * 2014-07-22 2014-11-19 京东方科技集团股份有限公司 像素驱动电路、驱动方法、阵列基板及显示装置

Also Published As

Publication number Publication date
TWI588813B (zh) 2017-06-21
CN106847183B (zh) 2020-04-24
CN106847183A (zh) 2017-06-13
CN106847195B (zh) 2019-11-01
CN106847195A (zh) 2017-06-13

Similar Documents

Publication Publication Date Title
TWI588813B (zh) 閘極線驅動電路
US11900893B2 (en) Driver circuit
US10204583B2 (en) Gate driver on array driving circuit and LCD device
US10043473B2 (en) GOA circuit
US9620241B2 (en) Shift register unit, method for driving the same, shift register and display device
US9640276B2 (en) Shift register unit and gate driving circuit
US9601073B2 (en) Shift register
US11335293B2 (en) Shift register unit, method of driving shift register unit, gate drive circuit, and display device
US9489907B2 (en) Gate driver circuit basing on IGZO process
KR102019578B1 (ko) Goa 회로 및 액정 디스플레이
WO2019041853A1 (zh) 移位寄存器单元、驱动装置、显示装置以及驱动方法
US10032424B2 (en) Gate driving circuit and driving method
US8515000B2 (en) Shift register circuit
JP2018507433A (ja) 液晶表示装置に用いられるｇｏａ回路
US20160125830A1 (en) Goa circuit based on ltps semiconductor tft
CN103489483A (zh) 移位寄存器单元电路、移位寄存器、阵列基板及显示设备
JP2017535812A (ja) 低温ポリシリコン半導体薄膜トランジスタに基づくｇｏａ回路
TW201312572A (zh) 移位暫存器電路
US20200082776A1 (en) Gate driver on array circuit
JP2018508809A (ja) 液晶ディスプレイとそのゲート駆動装置
WO2016070511A1 (zh) 基于低温多晶硅半导体薄膜晶体管的goa电路
US20180336857A1 (en) Goa circuit and liquid crystal display device
WO2021227175A1 (zh) 驱动电路及显示面板
CN104517578B (zh) 显示装置及其栅极驱动电路
US9792875B2 (en) GOA circuit and display panel

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees