CN106783635A - 基板结构及其制法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title abstract description 7
- 230000004888 barrier function Effects 0.000 claims description 46
- 238000002360 preparation method Methods 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 15
- 229910000679 solder Inorganic materials 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 238000005476 soldering Methods 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000011230 binding agent Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000084 colloidal system Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Manufacturing & Machinery (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
一种基板结构及其制法，该基板结构包括：具有多个端部凸出其表面的导电柱的基板本体、形成于该基板本体与该导电柱上且外露该导电柱端部的绝缘层、以及形成于该导电柱端部上的导电体，使该导电柱的凸出部分作为该基板结构的外接点，且各该导电柱之间于回焊时不会发生桥接的问题，因而得以缩小各该导电柱之间的间距。
Description
技术领域
本发明有关一种基板结构，尤指一种半导体基板结构及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模组封装(Multi－Chip Module，简称MCM)等覆晶型态的封装模组。
图1为现有覆晶型态的半导体封装件1的剖面示意图。如图1所示，提供一硅中介板(Through Silicon interposer，简称TSI)10，该硅中介板10具有相对的置晶侧10a与转接侧10b、及连通该置晶侧10a与转接侧10b的多个导电硅穿孔(Through-silicon via，简称TSV)100，且该转接侧10b上具有多个线路重布层(Redistribution layer，简称RDL)101，以将间距较小的半导体芯片19的电极垫190通过多个焊锡凸块102电性结合至该置晶侧10a上，再以底胶192包覆该些焊锡凸块102，且形成封装胶体18于该硅中介板10上，以覆盖该半导体芯片19，另于该线路重布层101上通过多个如焊锡球的导电元件103电性结合间距较大的封装基板17的焊垫170，并以底胶172包覆该些导电元件103。
然而，现有半导体封装件1中，该硅中介板10的置晶侧10a与转接侧10b均通过焊锡结构(即该焊锡凸块102与该导电元件103)外接其它元件(即该半导体芯片19与该封装基板17)，故当该焊锡结构经回焊后形成球体时，各球体之间的间距(pitch)若过小，则会造成桥接，而造成短路现象，致使该硅中介板10无法缩小该间距，导致该半导体封装件1难以符合轻薄短小的需求，进而使电子产品无法达到微小化的目的。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺点，本发明提供一种基板结构及其制法，可缩小各该导电柱之间的间距。
本发明的基板结构，包括：基板本体，其具有相对的第一表面及第二表面，并于该基板本体中具有至少一连通该第一表面的导电柱，且该导电柱凸出该第二表面；绝缘层，其形成于该基板本体的第二表面与该导电柱上，且令该导电柱的部分面积外露出该绝缘层；以及导电体，其形成于外露出该绝缘层的该导电柱的部分面积上。
前述的基板结构中，该绝缘层形成有开孔，以令该导电柱的部分面积外露于该开孔。例如，该开孔的孔径小于该导电柱的端面宽度。
前述的基板结构中，该导电柱凸出该绝缘层，以令该导电柱的端部外露于该绝缘层。
本发明还提供一种基板结构的制法，包括：提供一具有相对的第一表面及第二表面的基板本体，其中，该基板本体中具有至少一连通该第一表面的导电柱，且该导电柱凸出该第二表面；形成绝缘层于该基板本体的第二表面与该导电柱上；于该绝缘层上形成开孔，以令该导电柱的部分面积外露于该开孔；以及形成导电凸块于该开孔中，以令该导电凸块电性连接该导电柱。
前述的制法中，该开孔的孔径小于该导电柱的端面宽度。
本发明另提供一种基板结构的制法，包括：提供一具有相对的第一表面及第二表面的基板本体，其中，该基板本体中具有至少一连通该第一表面的导电柱，且该导电柱凸出该第二表面；形成绝缘层于该基板本体的第二表面与该导电柱上；移除该绝缘层的部分材质，使该导电柱凸出该绝缘层；以及形成导电层于该导电柱凸出该绝缘层的部分上，以令该导电层电性连接该导电柱。
前述的基板结构及其制法中，该基板本体为半导体板体。
前述的基板结构及其制法中，该基板本体的第一表面上形成有线路部。
前述的基板结构及其制法中，该导电体为焊锡凸块或焊锡层，即该导电凸块为焊锡凸块，且该导电层为焊锡层。
由上可知，本发明的基板结构及其制法，主要通过该导电柱凸出该第二表面，以作为该基板结构的外接点，且各该导电柱之间于回焊时不会发生桥接的问题，因而得以缩小各该导电柱之间的间距，进而能缩小该基板结构的体积，以符合轻薄短小的需求。
附图说明
图1为现有半导体封装件的剖面示意图；
图2A至图2E为本发明的基板结构的制法的第一实施例的剖面示意图；以及
图3A至图3E为本发明的基板结构的制法的第二实施例的剖面示意图。
符号说明
1 半导体封装件 10 硅中介板
10a 置晶侧 10b 转接侧
100 导电硅穿孔 101,211 线路重布层
102 焊锡凸块 103 导电元件
17 封装基板 170 焊垫
172,192 底胶 18 封装胶体
19 半导体芯片 190 电极垫
2,3 基板结构 20 基板本体
20a 第一表面 20b,20b’ 第二表面
200 导电柱 200a 端部
201 垫部 21 线路部
210 介电层 22a 第一绝缘层
22b 第二绝缘层 220 开孔
23 晶种层 24 导电凸块
24’ 焊球 30 阻层
34 导电层 4 电子装置
40 接点 9 承载板
91 结合层 D 孔径
R 端面宽度。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2E为本发明的基板结构2的制法的第一实施例的剖面示意图。
如图2A所示，提供一具有相对的第一表面20a及第二表面20b的基板本体20，并于该基板本体20中具有多个连通该第一表面20a的导电柱200。
于本实施例中，该基板本体20为半导体板体，例如硅中介板(Siinterposer)型式。
此外，该导电柱200以穿孔镀铜制造方法制作以形成导电硅穿孔(Through-silicon via，简称TSV)，且该基板本体20的第一表面20a具有电性连接各该导电柱200的一线路部21，该线路部21包含至少一介电层210、及至少一设于该介电层210上的重布线路层(redistribution layer，简称RDL)211。
又，该导电柱200具有一位于该第一表面20a的垫部201，以电性连接该重布线路层211。
另外，该基板本体20以其线路部21结合至一承载板9的结合层91上。
如图2B所示，以蚀刻方式移除该基板本体20的第二表面20b的部分材质，使各该导电柱200的端部200a凸出该基板本体20的第二表面20b’。
如图2C所示，形成一第一绝缘层22a与一第二绝缘层22b于该基板本体20的第二表面20b’与该导电柱200上。接着，形成多个开孔220于该第一与第二绝缘层22a,22b上，以令各该导电柱200的端部200a对应外露于各该开孔220。
于本实施例中，形成该第一绝缘层22a的材质为氮化硅或氧化硅，且形成该第二绝缘层22b的材质为四乙氧基硅烷(tetraethyl orthosilicate，简称TEOS)。
此外，该开孔220的孔径D小于该导电柱200的端面宽度R。
如图2D所示，于该第二绝缘层22b上及该开孔220中形成一晶种层(seed layer)23形成多个导电凸块24于各该开孔220中，并令各该导电凸块24对应电性连接各该导电柱200。于本实施例中，该导电凸块24为焊锡凸块，
如图2E所示，移除未被该导电凸块24所覆盖的晶种层23部分。之后，可回焊该导电凸块24以形成焊球24’，以供结合一电子装置(图略)。
于本实施例中，于后续制造方法中，可依需求，移除该承载板9及该结合层91。
本发明的制法中，通过该导电柱200凸出该基板本体20的第二表面20b’，且该开孔220的孔径D小于该导电柱200的端面宽度R，使该导电柱200外露于该开孔220的部分作为该基板结构2的外接点，且于回焊该导电凸块24时，该导电柱200不会变形，因而不会发生桥接的问题，故能依需求缩小各该导电柱200之间的间距，以缩小该基板结构2的体积，而符合轻薄短小的需求，因而使电子产品能达到微小化的目的。
图3A至图3E为本发明的基板结构3的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于导电柱外露于该绝缘层的方式，其它制造方法与构造大致相同，故以下仅说明相异处。
如图3A所示，其接续图2B的制造方法，形成一第一绝缘层22a与一第二绝缘层22b于该基板本体20的第二表面20b’与该导电柱200上。接着，形成一阻层30于该第二绝缘层22b上。
如图3B所示，以例如蚀刻方式移除该阻层30的部分材质、该第一绝缘层22a的部分材质与该第二绝缘层22b的部分材质，使各该导电柱200的端部200a均凸出该阻层30及该第一与第二绝缘层22a,22b。
如图3C所示，移除该阻层30。
如图3D所示，以例如涂布方式形成多个导电层34于各该导电柱200的外露端部200a上(即该电柱200凸出该第一与第二绝缘层22a,22b的部分上)，以令各该导电层34对应电性连接各该导电柱200。
于本实施例中，该导电层34为焊锡层，以于后续接置制造方法(可依需求，移除该承载板9及其结合层91)中，将该基板结构3以其导电层34直接结合至一电子装置4的接点40上，如图3E所示。
本发明的基板结构3的制法中，通过该导电柱200凸出该第一与第二绝缘层22a,22b，以令各该导电柱200的外露端部200a作为该基板结构2的外接点，且于回焊该导电层34时，该导电柱200的外露端部200a不会变形，因而不会发生桥接的问题，故能依需求缩小各该导电柱200之间的间距，以缩小该基板结构3的体积，而符合轻薄短小的需求，进而使电子产品能达到微小化的目的。
本发明还提供一种基板结构2,3，包括：一基板本体20、一第一与第二绝缘层22a,22b、以及多个导电体(即该导电凸块24或该导电层34)。
所述的基板本体20具有相对的第一表面20a及第二表面20b’，并于该基板本体20中具有多个连通该第一表面20a的导电柱200，且该导电柱200凸出该第二表面20b’。
所述的第一与第二绝缘层22a,22b形成于该基板本体20的第二表面20b’与各该导电柱200上，且令各该导电柱200的部分面积外露出该第一与第二绝缘层22a,22b。
所述的导电体形成于外露出该第一与第二绝缘层22a,22b的各该导电柱200的部分面积上。
于一实施例中，该基板本体20为半导体板体。
于一实施例中，该基板本体20的第一表面20a上形成有一线路部21。
于一实施例中，该第一与第二绝缘层22a,22b形成有多个开孔220，以令各该导电柱200的端部200a对应外露于各该开孔220，且该开孔220的孔径D小于该导电柱200的端面宽度R。
于一实施例中，各该导电柱200凸出该第一与第二绝缘层22a,22b，以令各该导电柱200的端部200a外露于该第一与第二绝缘层22a,22b。
综上所述，本发明的基板结构及其制法，通过该导电柱凸出该基板结构的第二表面，以作为该基板结构的外接点，且各该导电柱之间于回焊时不会发生桥接的问题，因而于制作该基板结构时，能缩小各该导电柱之间的间距，进而能缩小该基板结构的体积，以符合轻薄短小的需求。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (16)
1.一种基板结构，其特征为，该基板结构包括：
基板本体，其具有相对的第一表面及第二表面，并于该基板本体中具有至少一连通该第一表面的导电柱，且该导电柱凸出该第二表面；
绝缘层，其形成于该基板本体的第二表面与该导电柱上，且令该导电柱的部分面积外露出该绝缘层；以及
导电体，其形成于外露出该绝缘层的该导电柱的部分面积上。
2.如权利要求1所述的基板结构，其特征为，该基板本体为半导体板体。
3.如权利要求1所述的基板结构，其特征为，该基板本体的第一表面上形成有线路部。
4.如权利要求1所述的基板结构，其特征为，该导电体为焊锡凸块或焊锡层。
5.如权利要求1所述的基板结构，其特征为，该绝缘层形成有开孔，以令该导电柱的部分面积外露于该开孔。
6.如权利要求5所述的基板结构，其特征为，该开孔的孔径小于该导电柱的端面宽度。
7.如权利要求1所述的基板结构，其特征为，该导电柱凸出该绝缘层，以令该导电柱的端部外露于该绝缘层。
8.一种基板结构的制法，其特征为，该制法包括：
提供一具有相对的第一表面及第二表面的基板本体，其中，该基板本体中具有至少一连通该第一表面的导电柱，且该导电柱凸出该第二表面；
形成绝缘层于该基板本体的第二表面与该导电柱上；
于该绝缘层上形成开孔，以令该导电柱的部分面积外露于该开孔；以及
形成导电凸块于该开孔中，以令该导电凸块电性连接该导电柱。
9.如权利要求8所述的基板结构的制法，其特征为，该基板本体为半导体板体。
10.如权利要求8所述的基板结构的制法，其特征为，该基板本体的第一表面上形成有线路部。
11.如权利要求8所述的基板结构的制法，其特征为，该导电凸块为焊锡凸块。
12.如权利要求8所述的基板结构的制法，其特征为，该开孔的孔径小于该导电柱的端面宽度。
13.一种基板结构的制法，其特征为，该制法包括：
提供一具有相对的第一表面及第二表面的基板本体，其中，该基板本体中具有至少一连通该第一表面的导电柱，且该导电柱凸出该第二表面；
形成绝缘层于该基板本体的第二表面与该导电柱上；
移除该绝缘层的部分材质，使该导电柱凸出该绝缘层；以及
形成导电层于该导电柱凸出该绝缘层的部分上，以令该导电层电性连接该导电柱。
14.如权利要求13所述的基板结构的制法，其特征为，该基板本体为半导体板体。
15.如权利要求13所述的基板结构的制法，其特征为，该基板本体的第一表面上形成有线路部。
16.如权利要求13所述的基板结构的制法，其特征为，该导电层为焊锡层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104139115A TWI605544B (zh) | 2015-11-25 | 2015-11-25 | 基板結構及其製法 |
| TW104139115 | 2015-11-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106783635A true CN106783635A (zh) | 2017-05-31 |
Family
ID=58965371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510961786.8A Pending CN106783635A (zh) | 2015-11-25 | 2015-12-21 | 基板结构及其制法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106783635A (zh) |
| TW (1) | TWI605544B (zh) |
Citations (7)
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Also Published As
| Publication number | Publication date |
|---|---|
| TW201719806A (zh) | 2017-06-01 |
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