CN106716621B - 一种半导体结构及其形成方法 - Google Patents

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Abstract

制造半导体结构的方法，包括：提供绝缘体上半导体(SOI)衬底，该衬底包括：基衬底；应力源层，其在基衬底上方；表面半导体层；以及介电层，其在应力源层与表面半导体层之间。注入离子进入或穿过所述应力源层的第一区域；在所述应力源层的第一区域上方的表面半导体层上形成附加半导体材料。改变所述应力源层的第一区域上方的表面半导体层的第一区域中的应变状态，形成至少部分地进入基衬底的沟槽结构。改变所述应力源层的第二区域上方的表面半导体层的第二区域中的应变状态。利用该方法制造的半导体结构。

Description

一种半导体结构及其形成方法
技术领域
本申请的各个实施方案涉及一种可以用于在半导体衬底上的一般的层中制造应变状态不同的n型金属氧化物半导体(NMOS)场效应晶体管和p型金属氧化物半导体(PMOS)场效应晶体管的方法，并且涉及使用该方法制造的半导体层和器件。
背景技术
半导体器件(例如微处理器和存储器器件)采用固态晶体管作为其集成电路的基本的和主要的工作层。半导体层和器件中常用的一种晶体管是场效应晶体管(FET)，其一般而言包括源极、漏极以及一个或多个栅极。在源极与漏极之间，延伸着半导电的沟道区域。在源极与栅极之间，限定了一个或多个pn结。栅极挨着至少一部分沟道区域，且电场的存在改变沟道区域的导电率。从而，通过向栅极施加电压，在沟道区域中提供了电场。从而，例如，在向栅极施加有电压时，电流可以通过沟道区域从源极向漏极流过晶体管，但是当没有向栅极施加电压时，电流不能从源极向漏极流过晶体管。
FET的沟道层包括可以为n型或p型掺杂的半导体材料。同样已经证明的是，n型掺杂半导体材料的导电率可以在n型半导体材料处于拉伸应变状态时提高，而p型半导体材料的导电率可以在p型半导体材料处于压缩应变状态时提高。
发明内容
本发明内容用于以简化的形式介绍一组选择的概念。这些概念在下面公开的示例性实施方案的具体实施方式中得到进一步地详细描述。本发明内容并不旨在指明所要求保护的主题的关键特征或必要特征，也不旨在用以限定所要求保护的主题的范围。
在一些实施方案中，本申请包括形成半导体结构的方法。提供绝缘体上半导体(SOI)衬底，其包括基衬底；应力源(stressor)层，其在基衬底上方，且包括结晶应变材料；表面半导体层；以及介电层，其设置在应力源层与表面半导体层之间。离子注入进入或穿过所述应力源层的至少第一区域，而不注入离子进入或穿过所述应力源层的至少第二区域。在所述应力源层的第一区域上方的表面半导体层上形成附加半导体材料。改变所述应力源层的第一区域上方的表面半导体层的第一区域中的应变状态。形成穿过表面半导体层并进入基衬底的至少一部分的沟槽结构，以及改变所述应力源层的至少第二区域上方的表面半导体层的第二区域中的应变状态。
在另外的实施方案中，本申请包括可以由本文所公开的方法制造的半导体结构。例如，在一些实施方案中，本申请包括一种半导体结构，其包括基衬底，以及设置在基衬底上方的至少第一区域和第二区域。第一区域包括：基本弛豫层，其设置在基衬底上；介电层，其在基本弛豫层的与基衬底相对的一侧设置在基本弛豫层的上方；以及压缩应变表面半导体层，其设置在介电层上方。第二区域包括：压缩应变层，其设置在基衬底上；介电层，其在压缩应变层的与基衬底相对的一侧设置在压缩应变层的上方；以及拉伸应变表面半导体层，其设置在介电层上方。第一区域和第二区域通过介电隔离材料而彼此横向分开。
附图说明
虽然本说明书以特别指出并明确要求被认为是本发明的实施方案的内容的权利要求作结，但当结合所附附图来阅读时，可以从本申请的实施方案的某些示例的描述中更容易地确定本申请的实施方案的益处，在附图中：
图1是示出根据本申请的实施方案可以采用的包括应力源层和表面半导体层的绝缘体上半导体(SOI)衬底的简化、示意性地示出的横截面视图；
图2示出了在遮罩了表面半导体层的经选择的区域后的图1的SOI衬底；
图3示出了进入或穿过图2的表面半导体层的应力源层的一部分的选择性离子注入；
图4示出了在图3的工艺中形成的离子注入区上方的表面半导体层上的附加半导体材料的形成；
图5示出了利用凝缩工艺(condensation process)而从在图4的工艺中形成的附加半导体材料进入表面半导体层的区域的元素的扩散；
图6示出了在利用凝缩工艺实现在表面半导体层区域的锗富集之后在表面半导体层上增加可选的附加半导体层的图5的半导体结构；
图7示出了在移除初始的掩模层并且增加用于限定随后的隔离结构的另一掩模层之后的图6的半导体结构；
图8示出了在形成延伸穿过表面半导体层并且进入至少部分基衬底以横向分开半导体结构的第一区域和第二区域的沟槽结构之后的图7的半导体结构；
图9示出了在利用介电隔离材料填充沟槽结构并且平坦化半导体结构的暴露表面之后的图8的半导体结构；
图10示出了在表面半导体层的第一区域和第二区域制造有源器件之后的图9的半导体结构；
图11示出了用于制造图1的绝缘体上半导体(SOI)衬底的基衬底；
图12示出了图11的基衬底上的应力源层的形成；
图13示出了用于制造图1的绝缘体上半导体(SOI)衬底的施主衬底和介电层；
图14示出了图13的施主衬底和介电层与图12的应力源层和基衬底的键合；以及
图15示出了分离部分施主衬底，并将其转移部分留在介电层、应力源层和基衬底上，所述转移部分形成图1的绝缘体上半导体(SOI)衬底的表面半导体层。
具体实施方式
本文所示的图示并非意指任何特定半导体层、结构、器件或方法的实际视图，而只是用于描述本申请实施方案的理想化的表示。
本文所用的任何标题不应当被认为限制了本发明的实施方案的范围，该范围由所附的权利要求以及其法律等同形式限定。任何特定的标题下所描述的概念一般可以应用于整个说明书的其他部分。
说明书和权利要求书中的术语第一和第二用于区分相似的要素。
下面参照附图描述的是可以用于制造半导体结构的方法，以及可以利用该方法制造的半导体结构。
参照图1，可以提供绝缘体上半导体(SOI)结构100。SOI衬底100可以包括基衬底102、设置在基衬底102上或上方的应力源层104、表面半导体层106以及设置在应力源层104与表面半导体层106之间的介电层108。应力源层可以包括结晶应变材料，并且可以是单晶的。
下面参照图11至图15描述图1的SOI衬底100的制造。
图11示出了基衬底102。基衬底102可以包括体材料，并且其厚度可以在例如大约400μm至大约900μm的范围内(例如大约750μm)。基衬底102可以包括例如半导体材料(例如，硅、锗、碳化硅、III-V半导体材料等)、陶瓷材料(例如，氧化硅、氧化铝、碳化硅等)或金属材料(例如，钼等)的晶粒或晶片。在一些实施方案中，基衬底102可以是单晶的或多晶的。在其他实施方式中，体材料可以是非晶的。
SOI衬底100可以进一步包括应力源层104，如图12所示。应力源层104可以包括一个或多个结晶应变材料层，其可以利用使得其具有压缩应变(以及相应的应力)或拉伸应变(以及相应的应力)的方式形成。应力源层104可以包括在之后的加工中可以用于在(图1的)SOI衬底100的覆盖的表面半导体层106的晶格中导致应变的任何材料，如随后将进一步描述的那样。从而，应力源层104的成分和/或厚度可以被选择为，使得应力源层104能够在之后的加工中在覆盖的表面半导体层106的晶格中导致应变。
在一些实施方案中，应力源层104可以包括一个或多个应变介电层，例如，应变氮化硅层。作为应力源层104的氮化硅提供了灵活性，这是因为氮化硅可以按照压缩应变状态或拉伸应变状态沉积。应变氮化硅可以因此用于在覆盖的表面半导体层106中引入拉伸或压缩应变。
在进一步的实施方案中，应力源层104可以包括一个或多个应变半导体层。例如，应力源层104可以包括应变硅(Si)、应变锗(Ge)、应变硅锗(SiGe)、应变含碳的硅、或应变III-V半导体材料的层。从而，应力源层104可以具有这样的晶体层：其展示出的晶格参数高于(拉伸应变)或低于(压缩应变)在应力源层104以处于平衡状态下的无支撑、体的形式存在的情况下各个应力源层104的晶体层通常所展示出的弛豫的(relaxed)晶格参数。
在应力源层104包括应变半导体层的实施方案中，应力源层104可以利用多种不同工艺中的任意一种外延地沉积或“生长”在基衬底102上，这些工艺例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、气相外延(VPE)或分子束外延(MBE)。应变半导体层和基衬底102可以包括具有面内晶格参数不同的不同成分的材料，使得应变可以被引入应变半导体层以形成应力源层104。应变半导体层的应变的幅度可以取决于应变半导体层的成分和厚度。在一些实施方案中，应力源层104的压缩应变可以为至少大约1吉帕斯卡。
应力源层104可以通过在基衬底102上赝晶(pseudomorphically)生长应力源层104，使得应力源层104的面内晶格参数至少基本匹配基衬底102的面内晶格参数来形成。应力源层104还可以通过在应力源层104的临界厚度之下生长应力源层104来形成，在临界厚度之上，应力源层104的应变半导体层中的应变可以通过在应力源层104内缺陷的形成而弛豫。在进一步的示例中，应力源层104可以通过在应变弛豫开始的临界厚度之上生长应力源层104，使得应力源层104在基衬底102上非赝晶地形成来形成。在这样的实施方案中，应力源层104的成分和/或厚度可以提高到高于赝晶生长方法能够实现的厚度。
继续参照图12，基衬底102可以包括体硅材料，而应力源层104可以包括压缩应变Si1-xGex层，其中x>0。例如，在一些实施方案中，压缩应变Si1-xGex层可以外延沉积在基衬底102上，其锗成分(x)在大约0.15与大约1.00之间；而在其他实施方案中，压缩应变Si1-xGex层可以外延沉积在基衬底102上，其锗成分(x)在大约0.20与大约0.60之间。在一些实施方案中，锗的成分可以是均匀的。换言之，Si1-xGex层可以具有单一均匀的锗成分。在其他实施方案中，锗的成分可以沿Si1-xGex层的厚度渐变。例如，锗成分可以沿Si1-xGex层的厚度增加，其中在接近基衬底102处具有最小锗成分，而在与基衬底102相对的应力源层104的表面处增加至最大值。在一些实施方案中，应力源层104的厚度可以在大约10nm与大约50nm之间。
在基衬底102上形成了应力源层104后，可以通过将部分施主衬底转移至应力源层104而将表面半导体层106(图1)形成在应力源层104上。转移部分施主衬底至应力源层104可以包括，在应力源层104与表面半导体层106之间形成介电层108，如下所述。
参照图13，可以提供施主衬底110。例如，施主衬底110可以包括体半导体材料(例如，硅、锗、碳化硅、III-V半导体材料等)。介电层108可以形成在施主衬底110的表面上。在一些实施方案中，介电层108可以包括多层结构，其包括多层介电材料。例如，介电层108可以包括一层或多层氮化硅、氧化硅以及氮氧化硅中的任意一种的层。介电层108可以利用例如化学气相沉积(CVD)的沉积方法形成，或者利用例如热氧化(湿法或干法)的生长方法形成。介电层108的厚度可以在大约5nm与大约50nm之间。
在提供了如图13所示的其上具有介电层108的施主衬底110后，利用例如现有技术中被称作工艺的工艺，部分施主衬底110(其随后包括表面半导体层106)以及介电层108可以转移至设置在基衬底102上的应力源层104(图12)。工艺描述于例如Bruel的美国专利第RE39,484号(2007年2月6日授权)、Aspar等的美国专利第6,303,468号(2001年10月16日授权)、Aspar等的美国专利第6,335,258号(2002年1月1日授权)、Moriceau等的美国专利第6,756,286号(2004年6月29日授权)、Aspar等的美国专利第6,809,044号(2004年10月26日授权)以及Aspar等的美国专利第6,946,365号(2005年9月20日授权)中。
可以使多个离子(例如，氢、氦、或惰性气体离子)穿过介电层108注入到施主衬底110中。例如，离子可以从位于施主衬底110侧的离子源注入到施主衬底110中，如同图13中方向箭头116所示。可以使离子沿着基本上垂直于施主衬底110的主表面的方向穿过介电层108注入到施主衬底110中。如本领域所公知的，离子注入到施主衬底110中的深度至少部分地是离子注入到施主衬底110中的能量的函数。通常而言，以较低能量注入的离子将以相对较浅的深度注入，而以较高能量注入的离子将以相对较深的深度注入。
可以利用预定的能量将离子注入到施主衬底110中，该预定能量被选择为将离子注入在施主衬底110之内的所需的深度。作为一个特定的非限制性示例，离子可以按照经选择的深度设置在施主衬底110中，从而在施主衬底110中形成弱化区。如本领域所公知的，不可避免地，至少一些离子可能注入到不同于所需的注入深度的深度，而根据从施主衬底110的表面进入到施主衬底110中的深度的离子浓度的曲线图可以表现为大体上为钟形(对称或非对称)的曲线，该曲线在所需注入深度处具有最大值。
在注入到施主衬底110中后，离子可以在施主衬底110之内限定弱化区118(如图13中的虚线所示)。弱化区118可以包括在施主衬底110之内的与在施主衬底110之内的最大离子浓度平面对齐(例如，以最大离子浓度平面为中心)的层或区域。弱化区118可以在施主衬底110中限定施主衬底110在之后的工艺中可以沿其裂解或断开的平面，弱化区118将施主衬底110分为施主衬底110的待转移的区域(之后的表面半导体层106)和剩余部分114。
在施主衬底110内形成了弱化区118后，施主衬底110和介电层108可以利用直接分子键合工艺键合至设置在基衬底102上的应力源层104，如图14所示。
直接分子键合工艺可以在应力源层104的键合表面与介电层108的键合表面之间形成直接原子键合，从而利用应力源层104与介电层108的键合将基衬底102附接至施主衬底110。在应力源层104与介电层108之间的原子键的性质将取决于应力源层104和介电层108中的每个的表面材料成分。
在一些实施方案中，应力源层104的键合表面与介电层108的键合表面之间的直接键合可以通过将应力源层104的键合表面和介电层108的键合表面都形成为具有相对光滑的表面，并且随后将键合表面贴合在一起并开始在其间的键合波的传播来建立。例如，可以使应力源层104的键合表面和介电层108的键合表面的每个都形成为具有大约两纳米(2.0nm)或更小、大约一纳米(1.0nm)或更小或甚至四分之一纳米(0.25nm)或更小的均方根表面粗糙度(root mean square surface roughness，RRMS)。可以使用机械抛光操作和化学蚀刻操作中的至少一种来平滑应力源层104的键合表面和介电层108的键合表面中的每个。例如，化学-机械平坦化(CMP)操作可以用于平坦化和/或降低应力源层104的键合表面和介电层108的键合表面中的每个的表面粗糙度。
在平滑键合表面后，可选地，可以利用本领域已知的工艺来清洗和/或活化键合表面。这样的活化工艺可以用于改变键合表面处的表面化学特性，以便促进键合工艺和/或形成更强的键。
可以使键合表面彼此之间物理接触，并且可以在键合表面内的局部区域施加压力。原子间键合可以在局部压力区域附近开始，而键合波可以沿键合表面之间的界面传播。
可选地，退火工艺可以用于加强键合。这样的退火工艺可以包括，在炉中以大约一百摄氏度(100℃)与大约四百摄氏度(400℃)之间的温度加热键合的施主衬底110和基衬底110持续大约两分钟(2min)与大约15小时(15hr)之间的时间。
可选地，在键合工艺前，可以在应力源层104和介电层108中的一个或两个上设置一个或多个另外的介电层(例如，氧化物、氮化物或氮氧化物)，使得应力源层104和介电层108中的一个或两个的键合表面包括表面介电层。从而，直接分子键合工艺可以包括氧化物对氧化物、氧化物对氮化物或氧化物对SiGe直接分子键合工艺。
参照图15，在将应力源层104键合至介电层108后，附接的施主衬底110可以沿着弱化区118裂解(图13和图14)。可以通过加热施主衬底110和/或向施主衬底110施加机械力而将施主衬底110沿着弱化区118裂解或断开。
在如图15所示使施主衬底110断开后，绝缘体上半导体(SOI)衬底100被制造为包括基衬底102、设置在基衬底102上的应力源层104以及设置在应力源层104上的与基衬底102相对的一侧上的介电层108。另外，施主衬底110的转移部分形成设置在介电层108上的表面半导体层106。考虑到在一些实施方案中，表面半导体层106可能转移自无应变体材料，表面半导体层106可以包括无应变体材料。
通过控制施主衬底110(图13)内的弱化区118的位置(即，深度)，和/或通过在沿弱化区118断开施主衬底110后(如之前参照图15所述)选择性地减薄SOI衬底100的表面半导体层106，可以选择性地控制SOI衬底100的表面半导体层106的厚度。例如，在一些实施方案中，在沿着弱化区118断开施主衬底110后，可以利用例如机械抛光操作和化学刻蚀操作中的至少一个来选择性地减小表面半导体层106的厚度。例如，沿着弱化区118断开施主衬底110后，化学机械平坦化(CMP)工艺可以用于减小表面半导体层106的厚度至预定的和经选择的厚度。这样的加工还可以实现表面半导体层106的暴露的主表面的表面粗糙度减小，并且实现表面半导体层106的更均匀的厚度(这也可能是所希望的)。
在如上所述制造了图1的绝缘体上半导体(SOI)衬底100后，可以利用进一步的制造工艺来改变至少在表面半导体层106的第一区域和第二区域中的应变。表面半导体层106中的应变可以被改变为，优化随后使用SOI衬底100制造的器件结构中的电子迁移率和空穴迁移率。例如，可能希望的是，将表面半导体层106的第一区域形成为压缩应变的，从而增强之后制造的器件(例如P-MOS场效应晶体管的沟道区域)中的空穴迁移率。在进一步的示例中，可能希望的是，将表面半导体层100的第二区域形成为拉伸应变的，从而增强之后制造的器件(例如N-MOS场效应晶体管的沟道区域)中的电子迁移率。
参照图2，SOI衬底100和其中的层可以包括至少两个区域，即第一区域120和第二区域122，这两个区域中的应变状态可以改变。例如，第一区域120中的表面半导体层106的应变状态和第二区域122中的表面半导体层106的应变状态可以不同。在一些实施方案中，第一区域120中的表面半导体层106的应变状态可以为压缩应变的，而第二区域122中的表面半导体层106中的应变状态可以为拉伸应变的。
为了有利于应变改变工艺，在第二区域122中的表面半导体层106的表面上可以形成掩模层124。掩模层124可以用于允许进入并穿过SOI衬底100的选择性离子注入。例如，在一些实施方案中，多个离子可以穿过第一区域120内的表面半导体层106而注入进入或穿过应力源层104，以便改变其中的应变状态。例如，掩模层124可以通过在SOI衬底100的第二区域122的表面上沉积氧化物材料、氮化物材料和氮氧化物材料中的一个或多个来形成。然后可以利用光刻工艺来形成穿过掩模层124的孔126。例如，图案化的光掩模可以沉积在用于形成掩模层124的材料上，且可以使用刻蚀工艺利用图案化的光掩模而在掩模层124中刻蚀孔126，之后可以移除光掩模。掩模层124可以用于遮蔽SOI衬底100的第二区域122免于受到通过随后的离子注入工艺所引入的离子的冲击。
形成了掩模层124后，多个离子可以穿过SOI衬底100的第一区域120注入。掩模层124可以防止离子注入到SOI衬底100的第二区域122中，使得离子注入进入或穿过第一区域120而不注入离子进入或穿过SOI衬底100的第二区域122。多个离子可以用于选择性地改变SOI衬底100的第一区域120内的应力源层104的应变状态。如图3所示，多个离子(例如，硅、锗、氩、碳、惰性气体离子或这些离子的组合)可以注入SOI衬底100的第一区域120。例如，离子可以从位于SOI衬底100侧的离子源注入进入SOI衬底，如图3中方向箭头128所示。可以使离子沿着基本上垂直于SOI衬底100的主表面的方向注入SOI衬底100中。如本领域所公知的，离子注入到SOI衬底100中的深度至少部分地是离子注入到SOI衬底100中的能量的函数。通常而言，以较低能量注入的离子将注入到相对较浅的深度，而以较高能量注入的离子将注入到相对较深的深度。
可以利用预定的能量使离子注入到SOI衬底100中，该预定能量被选择为，将离子注入在SOI衬底100中的所需的深度。作为一个特定的非限制性示例，离子可以在SOI衬底100内设置在经选择的深度处，使得第一区域120中的应力源层104中的应变状态受到离子的注入的改变。例如，多个离子128可以在SOI衬底100的第一区域120内穿过表面半导体层106注入，并且进入或穿过应力源层104，从而在应力源层104和/或基衬底102内形成注入区130。在一些实施方案中，多个注入离子用于使应力源层104内的注入区130的至少一部分中的应变。选择性地形成在表面半导体层106的暴露表面上的掩模层124提供了对于掩模层124下方的表面半导体层106的第二区域122的遮蔽，并且基本上防止离子注入进入SOI衬底100的在掩模层124下方的区域。
在一些实施方案中，应变的弛豫伴随着由于离子注入导致的应力源层104的注入区130的至少一部分的非晶化。这样的应变的弛豫通过注入足够高剂量的离子进入并穿过应力源层104以形成注入区130而引入。在一些实施方案中，应力源层104的离子注入应变弛豫源自于在注入区130中的应力源层104的晶体结构中的结晶缺陷(例如，晶体结构中的原子空位)的形成。原子空位用于弛豫应力源层104中的应变，并且允许注入区130中的应力源层104中的应变一定程度的弹性弛豫。应变弛豫还可以通过增加其他点缺陷(例如原子晶格位点替换以及通过进入应力源层104的高剂量的离子注入而引入的填隙原子)的浓度来引入。产生足以在注入区130中导致应变弛豫的点缺陷的浓度所需的离子剂量可以小于导致注入区130内的应力源层104的非晶化所需的离子剂量。
第一区域120内的应力源层104的选择性应变弛豫可以用于至少部分地或完全地弛豫第一区域120内的应力源层104的至少一部分中的应变。例如，应力源层104可以在初始时包括压缩应变SixGe1-x层，而注入离子进入或穿过至少部分应力源层104以形成注入区130可以包括形成包括至少部分地弛豫的SixGe1-x层的注入区130。在进一步的实施方案中，完全应变弛豫SixGe1-x层可以形成在注入区130中。通过掩模层124来遮蔽SOI衬底100的第二区域122内的应力源层104免于受到离子的冲击确保了应力源层104的第二区域122中的应变基本维持在其初始应变状态。
参照图4，附加半导体材料132可以形成在SOI衬底100的第一区域120内的应力源层104的注入区130上方的表面半导体层106上。附加半导体材料132可以在之后的工艺中用于改变SOI衬底100的第一区域120内的附加半导体材料132下方的表面半导体层106的应变状态。例如，附加半导体材料132可以包括可以从附加半导体材料132扩散进入表面半导体层106从而改变其内的应变状态的元素源。
附加半导体材料132可以利用选择性沉积工艺形成，使得附加半导体材料132仅在第一区域120内的表面半导体层106的暴露表面上形成，而并不显著地在第二区域122内的掩模层124的表面上形成。例如，用于形成附加半导体材料132的选择性沉积工艺可以包括分子束外延(MBE)、超高真空化学气相沉积(UHV-CVD)和/或气态源分子束外延(GS-MBE)。
在一些实施方案中，在注入区130上方的表面半导体层106上形成附加半导体材料132进一步包括外延沉积Si1-xGex附加半导体层。例如，在一些实施方案中，Si1-xGex附加半导体层可以在锗成分(x)在大约0.10与大约0.30之间的情况下外延沉积在表面半导体层106上。此外，附加半导体层132的可以利用在大约10nm与大约50nm之间的厚度而外延沉积。
继续参照图4，附加半导体材料132可以用于改变SOI衬底100的第一区域120内的表面半导体层106的应变状态。例如，改变第一区域120中的表面半导体层106的应变状态可以包括将元素从附加半导体材料132扩散进入表面半导体层106的第一区域120，以便增加表面半导体层106的第一区域120中的扩散的元素的浓度。
在一些实施方案中，从表面半导体层106上的附加半导体材料132扩散元素可以包括从第一区域120内的附加半导体材料132扩散锗进入表面半导体层106。扩散工艺可以通过凝缩工艺进行，其中，进行凝缩工艺包括氧化部分附加半导体材料132。在这样的实施方案中，元素可以不从附加半导体材料132扩散进入表面半导体层106的在第二区域122内的掩模层124下方的区域。换言之，凝缩工艺可以仅在SOI衬底100的第一区域120内的表面半导体层106上执行，而不在SOI衬底100的第二区域122内执行。
凝缩工艺(常称为“热混合”工艺)或其他类型的工艺可以用于从附加半导体材料132扩散元素进入注入区130上方的第一区域120内的表面半导体层106，以便选择性地改变在第一区域120内的表面半导体层106中的应变。例如，从附加半导体材料132扩散元素进入第一区域内120内的表面半导体层106可以增加第一区域120内的表面半导体层106中的压缩应变。
凝缩工艺可以涉及，在炉中对附加半导体材料132在氧化气氛(例如，干O2)中在高温(例如，大约900℃与大约1150℃之间)下进行氧化工艺。参照图5，氧化工艺可以导致在附加半导体材料132的表面形成氧化层134，并且可以导致元素从附加半导体材料132扩散进入表面半导体层106的第一区域120。
在附加半导体材料132包括Si1-xGex的实施方案中，氧化层134可以包括二氧化硅(SiO2)，并且Si1-xGex附加半导体材料132的锗可以扩散进入在第一区域120内在注入区130上方的表面半导体层106。锗的扩散可以将第一区域120内的应变弛豫的表面半导体层106转变为应变Si1-yGey半导体层。例如，应变的Si1-yGey半导体层的压缩应变可以为至少1吉帕斯卡，缺陷密度可以为近似1×104cm-2或更小。
氧化层134可以形成在附加半导体材料132的表面，并在厚度上生长进入附加半导体材料132。随着氧化层134的厚度在锗凝缩工艺期间生长，表面半导体层106中的锗的浓度增加直至第一区域120内的表面半导体层106具有了所希望的锗浓度，并且获得了应变Si1- yGey的应变半导体层。锗扩散进入注入区130上方的表面半导体层106可以导致在第一区域120中的表面半导体层106内产生压缩应变。
参照图6，在一些实施方案中，例如利用刻蚀工艺而移除氧化层134(图5)。可选的附加表面半导体材料106'可以选择性地外延生长在第一区域120内的表面半导体层106上，而不在第二区域122中的掩模层124上外延生长附加半导体材料132。可选的附加表面半导体材料106'可以包括硅或应变Si1-yGey，并且可以用于加厚表面半导体层106的第一区域120和/或在表面半导体层106上提供平坦表面。
附加表面半导体材料106'可以包括锗成分基本等于下方的第一区域120内的表面半导体层106的锗成分的应变Si1-yGey，从而在第一区域120中的表面半导体层106的厚度上保留压缩应变。在一些实施方案中，附加表面半导体材料106'可以包括锗成分大于下方的第一区域120内的表面半导体层106的锗成分的应变Si1-yGey，使得压缩应变在第一区域120中的表面半导体层106的可选的附加表面半导体材料106'中增大。
可选的附加表面半导体材料106'的选择性外延生长可以利用之前参照附加半导体材料132描述的工艺进行。
本文所述的实施方案涉及通过包括凝缩工艺的方法来改变第一区域120内的表面半导体层106中的结晶应变。这样的实施方案可以在SOI衬底100的第一区域120中形成表面半导体层106，该表面半导体层包括例如压缩应变Si1-yGey。本申请的附加实施方案可以还包括，改变在SOI衬底100的第二区域122内的表面半导体层106中的应变状态。用于改变第二区域122内的表面半导体层106中的应变状态的方法可以涉及，形成穿过表面半导体层106并进入基衬底102的至少一部分的沟槽结构，使得该沟槽结构穿透应力源层104。
参照图7，可以例如通过干法和/或湿法刻蚀工艺移除(图6的)掩模层124，而另一个掩模层136可以形成在表面半导体层106上。附加掩模层136可以如前参照掩模层124所述地制造，并且可以包括任意之前提及的材料。附加掩模层136中可以设置多个孔138，多个孔138可以限定用于之后的隔离结构的区域(如在标准CMOS集成电路加工中所常用的，例如浅沟槽隔离(STI)结构)。隔离结构的形成可以用于改变第二区域122内的表面半导体层106中的应变，以及限定之后的器件的几何结构。
参照图8，利用附加掩模层136作为刻蚀掩模，选择性刻蚀工艺可以用于形成沟槽结构140。例如，沟槽结构140可以被刻蚀为不仅穿过表面半导体层106、介电层108和应力源层104，而且还至少部分地进入基衬底102。在一些实施方案中，形成穿过表面半导体层106并进入基衬底102的至少一部分的沟槽结构140进一步包括，形成穿过基衬底102的总厚度的至少10％的距离的沟槽结构140。
形成沟槽结构140的选择性刻蚀可以使用例如湿法化学刻蚀或干法刻蚀技术的方法来实现。在一些实施方案中，可以使用各向异性干法刻蚀技术，例如等离子体刻蚀。这样的等离子体刻蚀技术可以包括反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)以及电子回旋加速器共振刻蚀(ECR)等。
沟槽结构140的位置、大小和配置可以使得第二区域122内的应力源层104中的应变能够释放，使得应力源层104扩张进入沟槽结构140或从沟槽结构140收缩。随着应力源层104扩张或收缩，在应力源层104的应变部分上方的第二区域122内的覆盖的表面半导体层106中会产生应变(以及相应的应力)。例如，第二区域122中的应力源层104可以包括压缩应变Si1-xGex。在形成穿过应力源层104(其可以包括压缩应变Si1-xGex)的沟槽结构140后，压缩应变Si1-xGex在沟槽结构140附近变为无约束的，并且可以通过应力源层104的面内晶格参数的扩张而应变弛豫。应力源层104的扩张引入了第二区域122内的覆盖的表面半导体层106的面内晶格参数的扩张，并且使得第二区域122内的表面半导体层106处于拉伸应变状态。例如，第二区域122内的表面半导体层106可以包括拉伸应变硅层，该拉伸应变硅层的拉伸应变为至少大约1吉帕斯卡，其缺陷密度近似为1×104cm-2或更小。
与之相反，如上所述，第一区域120内的应力源层104中的应变已经预先利用离子注入弛豫工艺而部分地或完全地弛豫。因此，刻蚀穿过应力源层104的第一区域120的沟槽结构140不会实质改变第一区域120内的表面半导体层106中的应变，这是因为下方的应力源层104在第一区域120中已经预先应变弛豫。从而，第一区域120内的表面半导体层106维持了其预先获得的应变状态，并且可以包括例如压缩应变Si1-yGey层。
第一区域120与第二区域122的隔离，以及由此得到的在SOI衬底100的第一区域120和第二区域122中或上形成的之后的器件结构(例如，晶体管)的隔离，可以通过在沟槽结构140中沉积并平坦化介电隔离材料来进行。
图9示出了设置在沟槽结构140内的介电隔离材料142。介电隔离材料142可以包括一层或多层介电材料层，例如氧化硅、氮化硅和氮氧化硅。在一些实施方案中，介电隔离材料142可以包括衬垫材料和填充材料。
在沟槽结构140内沉积了介电隔离材料142后，可以移除多余的介电隔离材料142，并且可以利用平坦化工艺形成平坦表面144。例如，平坦化工艺可以使用刻蚀、研磨和/或抛光程序来进行。在一些实施方案中，平坦化工艺可以使用化学机械抛光(CMP)工艺来进行。CMP工艺条件，具体而言，研磨液和化学物质，可以按本领域已知的方式进行选择，从而可以移除介电隔离材料142的不平坦部分，以提供平坦表面144。
本发明的进一步的实施方案可以使用图9的半导体结构来制造半导体器件结构。例如，在图9的半导体结构上可以进行进一步的加工，以便制造N-MOS场效应晶体管、P-MOS场效应晶体管以及CMOS电路。作为非限制性示例，制造工艺可以用于形成平面型MOSFET器件和/或三维finFET型MOSFET器件。
图10示出了包括P-MOSFET器件和N-MOSFET器件的器件结构的非限制性示例。例如，P-MOSFET器件可以包括由在SOI衬底100的第一区域120中的表面半导体层106制造的沟道区域。沟道区域可以设置在源区146与漏区148之间并且与源区和漏区电连接。P-MOSFET进一步包括栅极电介质150和设置在栅极电介质150上的栅极电极152。在一些实施方案中，第一区域120中的表面半导体层106包括压缩应变Si1-yGey层，其增强了由在第一区域120中的表面半导体层106制造的P-MOSFET中的空穴迁移率。
继续参照图10，N-MOSFET也可以使用图9的半导体结构制造。例如，N-MOSFET器件可以包括由在SOI衬底100的第二区域122内的表面半导体层106制造的沟道区域。沟道区域可以设置在源区154与漏区156之间并且与源区和漏区电连接。N-MOSFET进一步包括栅极电介质158和设置在栅极电介质158上的栅极电极160。在一些实施方案中，第二区域122内的表面半导体层106包括拉伸应变硅层，其增强了由在第二区域122中的表面半导体层106制造的N-MOSFET中的电子迁移率。
下面描述本申请的附加的非限制性示例实施方案。
实施方案1：一种形成半导体结构的方法，包括：提供绝缘体上半导体(SOI)衬底，该SOI衬底包括：基衬底；应力源层，其在基衬底上方，并包括结晶应变材料；表面半导体层；以及介电层，其设置在应力源层与表面半导体层之间；注入离子进入或穿过所述应力源层的至少第一区域，而不注入离子进入或穿过所述应力源层的至少第二区域；在所述应力源层的至少第一区域上方的表面半导体层上形成附加半导体材料；改变所述应力源层的至少第一区域上方的表面半导体层的第一区域中的应变状态；形成穿过表面半导体层进入基衬底的至少一部分的沟槽结构；以及改变所述应力源层的至少第二区域上方的表面半导体层的第二区域中的应变状态。
实施方案2：实施方案1的方法，其中，改变所述应力源层的至少第二区域上方的表面半导体层的第二区域中的应变状态包括，使得表面半导体层的第二区域中的应变状态不同于表面半导体层的第一区域中的应变状态。
实施方案3：实施方案1或实施方案2的方法，其中，改变表面半导体层的第一区域中的应变状态包括，在表面半导体层的第一区域中引入压缩应变。
实施方案4：实施方案1至3中的任一项的方法，其中，改变表面半导体层的第二区域中的应变状态包括，在表面半导体层的第二区域中引入拉伸应变。
实施方案5：实施方案1至4中的任一项的方法，其中，提供的SOI衬底的应力源层的压缩应力为至少1吉帕斯卡。
实施方案6：实施方案1至5中的任一项的方法，其中，提供的SOI衬底的应力源层包括压缩应变SixGe1-x层。
实施方案7：实施方案6的方法，其中，提供SOI衬底进一步包括，在基衬底上外延沉积应变SixGe1-x层，该应变SixGe1-x层形成所述应力源层。
实施方案8：实施方案7的方法，其中，在基衬底上外延沉积应变SixGe1-x层进一步包括，在基衬底上赝晶沉积应变SixGe1-x层。
实施方案9：实施方案7的方法，其中，在基衬底上外延沉积应变SixGe1-x层进一步包括，在基衬底上非赝晶沉积应变SixGe1-x层。
实施方案10：实施方案7至9中的任一项的方法，进一步包括形成应变SixGe1-x层以具有大约0.15与大约1.00之间的锗成分(x)。
实施方案11：实施方案10的方法，进一步包括形成应变SixGe1-x层以具有大约0.20与大约0.60之间的锗成分(x)。
实施方案12：实施方案7至11中的任一项的方法，其中，在基衬底上外延沉积应变SixGe1-x层进一步包括，形成应变SixGe1-x层以具有大约10纳米与大约50纳米之间的厚度。
实施方案13：实施方案7至12中的任一项的方法，其中，注入离子进入或穿过所述应力源层的至少第一区域进一步包括，使应变SixGe1-x层中的应变弛豫以形成基本上应变弛豫了的SixGe1-x。
实施方案14：实施方案1至13中的任一项的方法，其中，提供的SOI衬底的介电层包括一个或多个介电层，每个介电层包括选自氮化硅、氧化硅和氮氧化硅的材料。
实施方案15：实施方案1至14中的任一项的方法，其中，提供的SOI衬底的介电层的厚度近似为50纳米或更小。
实施方案16：实施方案1至15中的任一项的方法，其中，注入离子进入或穿过所述应力源层的至少一部分包括，注入锗、硅、碳、氩和惰性气体离子中的一种或多种进入或穿过所述应力源层的至少一部分。
实施方案17：实施方案1至16中的任一项的方法，其中，注入离子进入或穿过所述应力源层的至少第一区域，而不注入离子进入或穿过所述应力源层的至少第二区域包括，在表面半导体层上提供图案化的掩模层，并且注入离子穿过图案化的掩模层并进入或穿过所述应力源层的至少第一区域。
实施方案18：实施方案1至17中的任一项的方法，其中，在所述应力源层的第一区域上方的表面半导体层上形成附加半导体材料进一步包括，在表面半导体层上外延沉积Si1-xGex，Si1-xGex形成附加半导体材料。
实施方案19：实施方案18的方法，其中，在表面半导体层上外延沉积Si1-xGex包括，沉积锗成分(x)在大约0.10与大约0.30之间的Si1-xGex。
实施方案20：实施方案1至19中的任一项的方法，其中，改变所述应力源层的至少第一区域上方的表面半导体层的第一区域中的应变状态进一步包括，使元素从附加半导体材料扩散进入表面半导体层的第一区域，以便增加在表面半导体层的第一区域中的扩散的元素的浓度。
实施方案21：实施方案20的方法，其中，使元素从附加半导体材料扩散进入表面半导体层的第一区域，以便增加在表面半导体层的第一区域中的扩散的元素的浓度进一步包括，使锗从附加半导体材料扩散进入表面半导体层的第一区域。
实施方案22：实施方案20或实施方案21的方法，其中，使元素从附加半导体材料扩散进入表面半导体层的第一区域包括进行凝缩工艺。
实施方案23：实施方案22的方法，其中，进行凝缩工艺包括氧化附加半导体材料的一部分。
实施方案24：实施方案1至23中的任一项的方法，进一步包括，利用介电隔离材料填充沟槽结构。
实施方案25：实施方案1至24中的任一项的方法，进一步包括，在表面半导体层的第一区域中形成至少一个PMOS器件结构。
实施方案26：实施方案1至25中的任一项的方法，进一步包括，在表面半导体层的第二区域中形成至少一个NMOS器件结构。
实施方案27：一种半导体结构，包括：基衬底；以及设置在基衬底上方的至少第一区域和第二区域；其中，第一区域包括：基本弛豫层，其设置在基衬底上；介电层，其在基本弛豫层的与基衬底相对的一侧设置在基本弛豫层的上方；以及压缩应变表面半导体层，其设置在介电层上方；其中，第二区域包括：压缩应变层，其设置在基衬底上；介电层，其在压缩应变层的与基衬底相对的一侧设置在压缩应变层的上方；以及拉伸应变表面半导体层，其设置在介电层上方；并且其中，第一区域和第二区域通过介电隔离材料彼此横向分开。
实施方案28：实施方案27的半导体结构，其中，基衬底包括硅基衬底。
实施方案29：实施方案27或实施方案28的半导体结构，其中，第一区域的基本弛豫层包括注入其中的离子。
实施方案30：实施方案27至29中的任一项的半导体结构，其中，第一区域的基本弛豫层包括基本弛豫Si1-xGex层。
实施方案31：实施方案30的半导体结构，其中，基本弛豫SixGe1-x层具有大约0.15与大约0.60之间的锗成分(x)。
实施方案32：实施方案27至31中的任一项的半导体结构，其中，第一区域的压缩应变表面半导体层包括压缩应变Si1-yGey层。
实施方案33：实施方案32的半导体结构，其中，压缩应变Si1-yGey层具有大约0.10与0.30之间的锗成分(y)。
实施方案34：实施方案32或实施方案33的半导体结构，其中，压缩应变Si1-yGey层的压缩应变为至少1吉帕斯卡。
实施方案35：实施方案32至34中的任一项的半导体结构，其中，压缩应变Si1-yGey层的缺陷密度近似为1×104cm-2或更小。
实施方案36：根据实施方案32至35的任一项所述的半导体结构，进一步包括至少一个器件结构，其形成在压缩应变Si1-yGey层中。
实施方案37：实施方案27至36中的任一项的半导体结构，其中，第二区域的压缩应变层包括压缩应变Si1-xGex层。
实施方案38：实施方案37的半导体结构，其中，压缩应变SixGe1-x层具有大约0.15与大约0.30之间的锗成分(x)。
实施方案39：实施方案27至38中的任一项的半导体结构，其中，第二区域的拉伸应变表面半导体层包括拉伸应变硅层。
实施方案40：实施方案39的半导体结构，其中，拉伸应变硅层的拉伸应变为至少1吉帕斯卡。
实施方案41：实施方案39或实施方案40的半导体结构，其中，拉伸应变硅层的缺陷密度近似为1×104cm-2或更小。
实施方案42：根据实施方案39至41中的任一项的半导体结构，进一步包括至少一个器件结构，其形成在拉伸应变硅层中。
上述本申请的示例实施方案并不限定本发明的范围，这是因为这些实施方案只是本发明实施方案的示例，而本发明的范围由所附权利要求及其法律等同形式的范围限定。任何等同实施方案都应当在本发明的范围内。事实上，除了本文已经展示并描述的内容之外，对本申请的各种修改，例如所述要素的替换性的有用的组合，对于本领域技术人员而言参照上述描述都将变得明显。换言之，本文所述的一个示例实施方案的一个或多个特征可以与本文所述的另一个示例实施方案的一个或多个特征组合，以提供本申请的另外的实施方案。这些修改和实施方案也应当落入所附权利要求的范围内。

Claims (14)

1.一种形成半导体结构的方法，包括：
提供绝缘体上半导体SOI衬底，该SOI衬底包括：
基衬底；
应力源层，其在基衬底上方，且包括结晶应变材料；
表面半导体层；以及
介电层，其设置在应力源层与表面半导体层之间；
注入离子进入或穿过所述应力源层的至少第一区域，而不注入离子进入或穿过所述应力源层的至少第二区域；
在所述应力源层的至少第一区域上方的表面半导体层上形成附加半导体材料；
改变所述应力源层的至少第一区域上方的表面半导体层的第一区域中的应变状态；
形成穿过表面半导体层进入基衬底的至少一部分的沟槽结构；以及
改变所述应力源层的至少第二区域上方的表面半导体层的第二区域中的应变状态；
其中，改变所述应力源层的至少第二区域上方的表面半导体层的第二区域中的应变状态包括，使得表面半导体层的第二区域中的应变状态不同于表面半导体层的第一区域中的应变状态。
2.根据权利要求1所述的方法，其中，改变表面半导体层的第一区域中的应变状态包括在表面半导体层的第一区域中引入压缩应变。
3.根据权利要求1所述的方法，其中，改变表面半导体层的第二区域中的应变状态包括在表面半导体层的第二区域中引入拉伸应变。
4.根据权利要求1所述的方法，其中，提供的SOI衬底的应力源层包括压缩应变SixGe1-x层。
5.根据权利要求1所述的方法，其中，提供的SOI衬底的介电层包括一个或多个介电层，每个介电层包括选自氮化硅、氧化硅和氮氧化硅的材料。
6.根据权利要求1所述的方法，其中，注入离子进入或穿过所述应力源层的至少一部分包括注入锗、硅、碳、氩和惰性气体离子中的一种或多种进入或穿过所述应力源层的至少一部分。
7.根据权利要求1所述的方法，其中，在所述应力源层的第一区域上方的表面半导体层上形成附加半导体材料进一步包括在表面半导体层上外延沉积Si1-xGex，Si1-xGex形成附加半导体材料。
8.根据权利要求1所述的方法，其中，改变所述应力源层的至少第一区域上方的表面半导体层的第一区域中的应变状态进一步包括从附加半导体材料扩散元素进入表面半导体层的第一区域，以便增加在表面半导体层的第一区域中扩散的元素的浓度。
9.一种半导体结构，包括：
基衬底；以及
设置在基衬底上方的至少第一区域和第二区域；
其中，第一区域包括：
基本弛豫层，其设置在基衬底上；
介电层，其在基本弛豫层的与基衬底相对的一侧设置在基本弛豫层的上方；以及
压缩应变表面半导体层，其设置在介电层上方；
其中，第二区域包括：
压缩应变层，其设置在基衬底上；
介电层，其在压缩应变层的与基衬底相对的一侧的设置在压缩应变层的上方；以及
拉伸应变表面半导体层，其设置在介电层上方；并且
其中，第一区域和第二区域通过介电隔离材料彼此横向分开。
10.根据权利要求9所述的半导体结构，其中，第一区域的基本弛豫层包括基本弛豫Si1-xGex层。
11.根据权利要求9所述的半导体结构，其中，第一区域的压缩应变表面半导体层包括压缩应变Si1-yGey层。
12.根据权利要求9所述的半导体结构，其中，第二区域的压缩应变层包括压缩应变Si1-xGex层。
13.根据权利要求9所述的半导体结构，其中，第二区域的拉伸应变表面半导体层包括拉伸应变硅层。
14.根据权利要求13所述的半导体结构，进一步包括至少一个器件结构，其形成在拉伸应变硅层中。
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