CN106653093A - 半导体器件及其驱动方法 - Google Patents

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Abstract

本发明提供一种包括纠错码电路的半导体器件及其驱动方法。半导体器件包括：多个正常簇，包括多个存储单元，并且连接到数据线；多个虚设簇，布置在所述多个正常簇的特定区域中，并通过特定电路的奇偶校验线来输入/输出奇偶校验位；多个空闲ECC纠错码ECC计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及，主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。

Description

半导体器件及其驱动方法
相关申请的交叉引用
本申请要求2015年11月2日提交给韩国知识产权局的申请号为10-2015-0153361的韩国申请的优先权，其通过引用全文合并于此。
技术领域
各种实施例总体涉及一种半导体器件及其驱动方法，更具体地，涉及一种包括纠错码电路的半导体器件。
背景技术
典型的半导体器件包括多个存储单元阵列和多个感测放大器阵列，该多个存储单元阵列具有用于根据地址来储存并输出数据的多个单位单元，该多个感测放大器阵列用于放大并输出从单元阵列输出的数据信号。
最近，关于半导体存储器件，已经增加努力研发一种用于增大净裸片(net die)以改善制造成本的技术。在该努力的过程中，已经提出一种将8F2的单元阵列结构转换成6F2或4F2的单元阵列结构的方法。6F2的单元阵列结构最近且持续备受瞩目，因为与8F2的单元阵列结构相比，其可以每单位面积集成更多的单元。
一般而言，8F2采用折叠位线结构，而6F2采用开放位线结构。在折叠位线结构中，位线BL和取反位线(bit bar line)BLB形成在感测放大器的一侧上，而在开放位线结构中，位线BL和取反位线BLB形成在感测放大器的两侧处。
以下将详细描述开放位线结构。具有开放位线结构的半导体器件包括多个存储单元簇(mat)、多个感测放大器阵列S/A阵列以及虚设簇。
在所述多个存储单元簇中的每个中，可以形成用于储存数据的存储单元。存储单元布置在位线和字线的交叉区域以及取反位线BLB和子字线SWL的交叉区域。存储单元包括是单元晶体管的NMOS晶体管和单元电容器。
虚设簇为布置在存储单元簇的最上端和最下端的簇，即，布置在存储单元块的外周边部分处的簇。此外，虚设簇布置在目标单元簇的下端以向目标单元簇提供要与其进行比较的取反位线的电平。利用这种虚设簇，可以以与每个存储单元阵列块相似的方式形成被布置成彼此交叉的多个位线和多个虚设字线。
然而，在虚设簇中，因为实际上仅与目标单元簇进行比较且连接到感测放大器的取反位线(或位线)操作，因此虚设簇中的位线(或取反位线)不操作且不必要地占用区域。因此，净裸片可以被减少。
此外，随着施加到存储单元的电压降低以及单元尺寸减小，软错误容限(tolerance)的退化成为问题。在使用用于纠正数据错误的ECC(纠错码)电路的半导体集成设备中，已经提出一种用于向典型数据添加奇偶校验位并纠正故障位的电路技术。
发明内容
各种实施例针对利用半导体器件的虚设簇作为纠错码电路。
在一个实施例中，一种半导体器件包括：多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，并且通过特定电路的奇偶校验线来输入/输出奇偶校验位；多个空闲ECC(纠错码)计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及，主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。
在一个实施例中，一种半导体器件包括：多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，通过特定单元的奇偶校验线来输入/输出奇偶校验位，以及通过特定单元的标志线来输入/输出标志位；多个选择单元，所述多个选择单元对应于选择信号来选择性地控制奇偶校验线的奇偶校验位的输出；多个空闲ECC(纠错码)计算单元，所述多个空闲ECC计算单元对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及，主ECC计算单元，所述主ECC计算单元将从所述多个空闲ECC计算单元施加的数据彼此组合，并且执行ECC计算。
在一个实施例中，一种半导体器件的驱动方法包括步骤：在刷新操作中读取正常簇的数据和储存在虚设簇中的数据；接收连接到虚设簇的标志线的数据，并判断标志位是否处于第一逻辑电平；当标志位处于第一逻辑电平时，计算奇偶校验位并将具有第二逻辑电平的标志位写入至虚设簇中，而当标志位不处于第一逻辑电平时，读取正常簇的数据和虚设簇的奇偶校验数据，计算多个ECC奇偶校验，以及纠正错误；以及，对包括正常簇和虚设簇的存储体执行预充电操作。
根据本公开，将半导体器件的虚设簇用作纠错码电路，产生芯片的净裸片增加以及可以提高数据可靠性的效果。
附图说明
图1为根据本公开的实施例的半导体器件的配置图；
图2A和2B为根据本公开的其它实施例的半导体器件的配置图；
图3为图2的半导体器件的选择控制单元的配置图；
图4为图2的主ECC计算单元的详细配置图；
图5为图2的标志发生单元的详细配置图；
图6为用于解释图2的半导体器件的操作的流程图。
具体实施方式
在下文，将参照附图通过各种实施例的示例来描述一种半导体器件及其驱动方法。
图1为根据本公开的实施例的半导体器件的配置图。
本公开的实施例包括多个存储体BK0至BK7、多个空闲纠错码(在下文被称为ECC)计算单元100、110、120、130、140、150、160和170以及主ECC计算单元200。如本文中所使用的，计算单元或任何其它类型的单元也可以被称为电路。因此，计算单元100、110、120、130、140、150、160和170可以被称为计算电路。此外，主ECC计算单元200可以被称为主ECC计算电路200。这适用于本文中被称为单元的所有其它组件。
半导体器件被分成多个存储体BK0至BK7，且多个存储体BK0至BK7被驱动。所述多个存储体BK0至BK7分别包括每个正常簇具有多个存储单元的多个正常簇MAT0至MAT7，以及多个虚设簇DMAT0至DMAT7。
即，存储单元阵列被分成包括多个单位存储单元的正常簇MAT0至MAT7的集合。多个正常簇MAT0至MAT7沿行方向和列方向布置以形成多个簇行和多个簇列。
布置在多个正常簇MAT0至MAT7的特定区域(诸如多个正常簇MAT0至MAT7的最外周边部分)中的簇可以被用作虚设簇DMAT0至DMAT7。这些虚设簇DMAT0至DMAT7可以被分配为用于储存奇偶校验位的区域。
此外，多个空闲ECC计算单元100、110、120、130、140、150、160和170通过数据线I0和奇偶校验线PI0来连接到多个存储体BK0至BK7。多个空闲ECC计算单元100、110、120、130、140、150、160和170以一个存储体BK为单位来分别对数据线I0和奇偶校验线PI0执行ECC操作。
多个正常簇MAT0至MAT7通过数据线I0来输入/输出特定单元的数据。此外，多个虚设簇DMAT0至DMAT7通过奇偶校验线PI0来输入/输出特定单元的奇偶校验位。
如上述，在本公开的实施例中，用于输入/输出正常数据的数据线I0和用于输入/输出奇偶校验位的奇偶校验线PI0彼此分离。在这种情况下，在写入操作或读取操作中，可以通过与奇偶校验线PI0分离的数据线I0来输入/输出数据。
空闲ECC计算单元100、110、120、130、140、150、160和170在正常激活模式中对应于读取命令或写入命令来执行ECC操作。
即，在存储体BK0至BK7的读取操作中，空闲ECC计算单元100、110、120、130、140、150、160和170读取正常簇MAT0至MAT7的所有数据和虚设簇DMAT0至DMAT7的奇偶校验位，以及执行纠错操作。此外，在存储体BK0至BK7的写入操作中，空闲ECC计算单元100、110、120、130、140、150、160和170将数据储存在正常簇MAT0至MAT7中，以及将奇偶校验位储存在虚设簇DMAT0至DMAT7中。
根据半导体器件的类型和结构，突发长度和数据输入/输出线的数量可以不同。根据半导体器件的突发长度和数据输入/输出线的数量，要选择的列线的数量也可以不同。不同数量的列选择信号通过从外部输入的列地址来激活。因此，在由读取/写入命令选择的簇的感测单元中，可以输入/输出通过列地址选择的感测放大器的数据。
多个空闲ECC计算单元100、110、120、130、140、150、160和170对应于通过数据线I0和奇偶校验线PI0而从多个存储体BK0至BK7施加的数据和奇偶校验位来计算ECC。
此外，主ECC计算单元200可以对应于从多个空闲ECC计算单元100、110、120、130、140、150、160和170施加的数据以及从奇偶校验线PI0施加的奇偶校验位来执行ECC计算。
假设连接到多个正常簇MAT0至MAT7的数据线I0的数量为64，尽管示出仅4个数据线连接到每个正常簇MAT0至MAT7。然后，在一般情况下，ECC计算单元需要七个(或八个)奇偶校验位。
因此，奇偶校验线PI0的数量为7(或8)。在激活操作中，当施加读取命令或写入命令并且多个正常簇MAT0至MAT7以64个数据线I0为单位操作时，ECC计算单元操作。
然而，在本公开的实施例中，在正常激活(读取操作或写入操作)操作中，不执行ECC计算，但是在刷新操作中，数据经由空闲ECC计算单元100、110、120、130、140、150、160和170而从存储体BK0至BK7输出，并且通过主ECC计算单元200而彼此组合以执行ECC计算操作。由于一次计算的位的数量较大，因此用于ECC的奇偶校验位减少。
即，在半导体器件的自动刷新操作中，主ECC计算单元200和空闲ECC计算单元100、110、120、130、140、150、160和170可以以所有存储体为单位来执行ECC计算操作。因此，各个空闲ECC计算单元100、110、120、130、140、150、160和170不对从存储体BK0至BK7输出的所有数据进行纠正。
在这种情况下，多个虚设簇DMAT0至DMAT7中所需要的奇偶校验位的数量仅为2。此外，连接到虚设簇DMAT0至DMAT7中的每个的奇偶校验线PI0的数量为2。即，根据本公开的实施例，与相关技术相比，当使用主ECC计算单元200时，可以减少连接到虚设簇DMAT0至DMAT7的奇偶校验线PI0的数量。
图2(包括图2A和图2B)为根据本公开的另一实施例的半导体器件的配置图。
本发明的另一实施例包括：多个存储体BK0至BK9和BKA至BKF；多个空闲纠错码(在下文被称为ECC)计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450；多个选择单元500、510、520、530、540、550、560、570、580、590、600、610、620、630、640和650；主ECC计算单元700；以及标志发生单元710。
半导体器件被驱动并被分成多个存储体BK0至BK9和BKA至BKF。多个存储体BK0至BK9和BKA至BKF分别包括多个正常簇MAT0至MAT9和MATA至MATF以及多个虚设簇DMAT0至DMAT9和DMATA至DMATF，多个正常簇MAT0至MAT9和MATA至MATF中的每个正常簇具有多个存储单元。
即，存储单元阵列被分成包括多个单位存储单元的正常簇MAT0至MAT9和MATA至MATF的集合。多个正常簇MAT0至MAT9和MATA至MATF沿行方向和列方向布置以形成多个簇行和多个簇列。
布置在特定区域(诸如多个正常簇MAT0至MAT9和MATA至MATF的最外周边部分)处的簇可以被用作虚设簇DMAT0至DMAT9和DMATA至DMATF。这些虚设簇DMAT0至DMAT9和DMATA至DMATF可以被分配为用于储存奇偶校验位的区域。
此外，多个空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450通过数据线I0、标志线BK0_F至BK9_F和BKA_F至BKF_F以及奇偶校验线PI0来连接到多个存储体BK0至BK9和BKA至BKF。多个空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450分别以一个存储体BK的数据线I0、标志线BK(N)_F和奇偶校验线PI0为单位来执行ECC计算。
多个正常簇MAT0至MAT9和MATA至MATF通过数据线I0输入/输出特定单元的数据。此外，多个虚设簇DMAT0至DMAT9和DMATA至DMATF通过奇偶校验线PI0输入/输出特定单元的奇偶校验位。
多个虚设簇DMAT0至DMAT9和DMATA至DMATF通过标志线BK0_F至BK9_F和BKA_F至BKF_F输入/输出标志位。标志线BK0_F至BK9_F和BKA_F至BKF_F包括指示“1”或“0”的1位信息的标志位，以便判断数据是否已经被写入虚设簇DMAT0至DMAT9和DMATA至DMATF的对应地址中。
在本公开的实施例中，基于一个存储体，数据线I0的数量可以为64，奇偶校验线PI0的数量可以为11，标志线BK0_F至BK9_F和BKA_F至BKF_F的数量可以为1。当假设所有存储体的数量为16时，基于所有的存储体BK0至BK9和BKA至BKF，数据线I0的数量可以为1024，奇偶校验线PI0的数量可以为11，标志线BK0_F至BK9_F和BKA_F至BKF_F的数量可以为16。
在刷新操作中，为了执行ECC计算，必须知道在将奇偶校验位储存在对应的虚设簇DMAT0至DMAT9和DMATA至DMATF之后数据是否已经被改变。因此，在正常写入操作中，将指示数据已经被改变的标志位单独地储存在虚设簇DMAT0至DMAT9和DMATA至DMATF中。这种标志位信息通过标志线BK0_F至BK9_F和BKA_F至BKF_F输出到多个空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450。
如上所述，在本公开的实施例中，用于输入/输出正常数据的数据线I0、用于输入/输出标志位的标志线BK0_F至BK9_F和BKA_F至BKF_F以及用于输入/输出奇偶校验位的奇偶校验线PI0彼此分离。在这种情况下，在写入操作或读取操作中，数据可以通过与奇偶校验线PI0以及标志线BK0_F至BK9_F和BKA_F至BKF_F分离的数据线I0来输入/输出。
在刷新操作中，空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450读取正常簇MAT0至MAT9和MATA至MATF的所有数据以及虚设簇DMAT0至DMAT9和DMATA至DMATF的奇偶校验位，并执行纠错操作。此外，在对存储体BK0至BK9和BKA至BKF的写入操作中，空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450将数据储存在正常簇MAT0至MAT9和MATA至MATF中，并且将奇偶校验位储存在虚设簇DMAT0至DMAT9和DMATA至DMATF中。
此外，在刷新操作中，空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450对应于通过数据线I0、奇偶校验线PI0和标志线BK0_F至BK9_F和BKA_F至BKF_F而从多个存储体BK0至BK9和BKA至BKF施加的数据、标志位和奇偶校验位来计算ECC。
此外，多个选择单元500、510、520、530、540、550、560、570、580、590、600、610、620、630、640和650对应于多个选择信号SEL<0:15>来选择性地将从虚设簇DMAT0至DMAT9和DMATA至DMATF的奇偶校验线PI0施加的奇偶校验数据输出至主ECC计算单元700。多个选择单元500、510、520、530、540、550、560、570、580、590、600、610、620、630、640和650中的仅任意一个被多个选择信号SEL<0:15>激活。因此，数据通过将多个选择单元500、510、520、530、540、550、560、570、580、590、600、610、620、630、640和650连接到主ECC计算单元700的数据线而以一个存储体为单位(例如，以11个奇偶校验线PI0为单位)来输入/输出。
在刷新操作中，主ECC计算单元700对应于从多个选择单元500、510、520、530、540、550、560、570、580、590、600、610、620、630、640和650施加的数据来执行ECC计算。即，主ECC计算单元700通过多个空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450而根据每个存储体来执行ECC计算的一部分。然后，主ECC计算单元700将多个空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450的ECC结果彼此组合，并且执行最终ECC计算。
例如，基于16个存储体，主ECC计算单元700通过选择单元500、510、520、530、540、550、560、570、580、590、600、610、620、630、640和650来将从存储体BK0至BK9和BKA至BKF施加的16个标志位与从一个存储体BK施加的11个奇偶校验位组合，并执行对应于总共27块位信息的ECC操作。
此外，标志发生单元710通过标志线BK0_F至BK9_F和BKA_F至BKF_F来接收从虚设簇DMAT0至DMAT9和DMATA至DMATF施加的标志位。接着，标志发生单元710将从标志线BK0_F至BK9_F和BKA_F至BKF_F接收到的标志位彼此组合，并且将用于计算奇偶校验位的标志写入信号WT_F输出至虚设簇DMAT0至DMAT9和DMATA至DMATF。
即，标志位指示虚设簇DMAT0至DMAT9和DMATA至DMATF的写入状态。标志发生单元710确定从标志线BK0_F至BK9_F和BKA_F至BKF_F施加的标志位，并且将用于控制标志信号的写入操作的标志写入信号WT_F输出至存储体BK0至BK9和BKA至BKF。
根据图2的实施例，在刷新操作中，主ECC计算单元700将存储体BK0至BK9和BKA至BKF的输出数据彼此组合，并且执行ECC计算操作。即，在半导体器件的自动刷新操作中，可以选择特定的存储体，并且可以一次执行ECC计算操作。由于一次操作的位的数量较大，因此用于ECC的奇偶校验位减少。
假设连接到多个正常簇MAT0至MAT9和MATA至MATF的数据线I0的数量为64。然后，连接到虚设簇DMAT0至DMAT9和DMATA至DMATF的奇偶校验线PI0的数量为11。对应于刷新地址，所有的奇偶校验位集中地布置在特定的存储体BK处。
例如，选择控制单元(其将在图3中描述)可以对应于刷新地址来激活多个选择信号SEL<0:15>中的选择信号SEL<0>。当选择信号SEL<0>被激活时，选择单元500操作。
接着，存储体BK0被选中，使得连接到虚设簇DMAT0的奇偶校验线PI0的奇偶校验数据被传输到选择单元500。选择单元500的数据被传输到主ECC计算单元700，使得纠错操作被执行。
本公开的实施例包括选择单元500、510、520、530、540、550、560、570、580、590、600、610、620、630、640和650，以及主ECC计算单元700仅对由选择单元500、510、520、530、540、550、560、570、580、590、600、610、620、630、640和650从存储体BK0至BK9和BKA至BKF中选择的存储体的奇偶校验位执行ECC计算，使得可以减少奇偶校验位传输到的线的数量。
通过收缩半导体器件的技术，单元数据的可靠性可能被降低。为了解决此问题，已经提出各种方法。一种方法为在存储器中设置ECC电路。数据位和奇偶校验位都被储存在存储器中，以及当出现错误时，通过ECC电路纠正错误。
然而，当在存储器中设置ECC电路时，因为需要用于储存奇偶校验位的单元区域，所以芯片尺寸可能被增大。在这点上，在本公开的实施例中，为了储存奇偶校验位，未布置额外的单元区域，而使用虚设簇DMAT0至DMAT9和DMATA至DMATF来实现芯片上ECC电路，由此提高数据可靠性。
此外，在本公开的实施例中，描述了一个示例，其中存储体BK0至BK9和BKA至BKF的数量为16，正常簇MAT0至MAT9和MATA至MATF的数量为16，虚设簇DMAT0至DMAT9和DMATA至DMATF的数量为16，数据线I0的数量为64，以及奇偶校验线PI0的数量为2或11。然而，本公开的实施例不局限于此，元件和线的大小和数量可以被充分改变。
图3为图2的选择控制单元660的构造图。
选择控制单元660对应于刷新地址REFADD来生成多个选择信号SEL<0:15>。
选择单元500、510、520、530、540、550、560、570、580、590、600、610、620、630、640和650中的对应一个对应于多个选择信号SEL<0:15>而被激活，使得奇偶校验线PI0的奇偶校验位可以被传输到主ECC计算单元700。
在本公开的实施例中，基于16个存储体，可以输出16个选择信号SEL<0:15>。
图4为图2的主ECC计算单元700的详细配置图。
主ECC计算单元700包括多个组合部701至703，该多个组合部701至703被配置成将从多个空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450施加的数据彼此组合，并且输出组合信号P0至P11。
组合部701将从空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450施加的数据P0_BK0至P0_BKF彼此组合，并且输出组合信号P0。组合部701可以包括对数据P0_BK0至P0_BKF执行异或操作的异或门。
组合部702将从空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450施加的数据P1_BK0至P1_BKF彼此组合，并且输出组合信号P1。组合部702可以包括对数据P1_BK0至P1_BKF执行异或操作的异或门。
组合部703将从空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450施加的数据P11_BK0至P11_BKF彼此组合，并且输出组合信号P11。组合部703可以包括对数据P11_BK0至P11_BKF执行异或操作的异或门。
在上述数据P0_BK0至P0_BKF、P1_BK0至P1_BKF和P11_BK0至P11_BKF中，“BK”之后的数字指示关于存储体BK0至BK9和BKA至BKF的信息。例如，数据P0_BK0指示存储体BK0的从空闲ECC计算单元300施加的数据。数据P11_BKF指示存储体BKF的从空闲ECC计算单元450施加的数据。
图5为图2的标志发生单元710的详细配置图。
标志发生单元710将从虚设簇DMAT0至DMAT9和DMATA至DMATF的标志线BK0_F至BK9_F和BKA_F至BKF_F施加的标志位组合，并且输出标志写入信号WT_F。当多个标志线BK0_F至BK9_F和BKA_F至BKF_F的信号中的至少一个被激活时，标志发生单元710激活标志写入信号WT_F。这种标志发生单元710可以包括对多个标志线BK0_F至BK9_F和BKA_F至BKF_F执行或操作的或门。
当在刷新操作期间的时段中数据已经被改变时，因为先前储存的奇偶校验信息可以被改变，所以应当再次执行奇偶校验计算。因此，当新数据已经被写入至任意一个存储体中时，标志写入信号WT_F被使能。因此，基于储存在存储体中的数据来计算奇偶校验位。
图6为用于解释图2的半导体器件的操作的流程图。
在激活操作中(步骤S1)中，将数据写入正常簇MAT0至MAT9和MATA至MATF中。接着，标志发生单元710将标志线BK0_F至BK9_F和BKA_F至BKF_F的数据(诸如标志位)彼此组合，并且将标志位“1”写入虚设簇DMAT0至DMAT9和DMATA至DMATF中(步骤S2)。接着，标志发生单元710对多个存储体BK0至BK9和BKA至BKF执行预充电操作(步骤S3)。
同时，在刷新操作中，读取正常簇MAT0至MAT9和MATA至MATF的数据以及储存在虚设簇DMAT0至DMAT9和DMATA至DMATF中的数据(步骤S4)。标志发生单元710接收标志线BK0_F至BK9_F和BKA_F至BKF_F的数据，并且判断标志位是否为“1”(步骤S5)。
在刷新操作中，为了执行ECC计算，必须知道在将奇偶校验位储存在对应的虚设簇DMAT0至DMAT9和DMATA至DMATF中之后数据是否已经被改变。因此，将指示数据在正常写入操作中已经被改变的标志位单独地储存在虚设簇DMAT0至DMAT9和DMATA至DMATF中。
当标志位为“1”时，由于数据已经被写入并且数据已经被改变，因此计算奇偶校验位(步骤S6)。即，当施加刷新命令时，读取标志位并判断是否已经将数据写入至对应的地址中。例如，当确定已经写入标志线BK0_F至BK9_F和BKA_F至BKF_F的数据的至少任意一个时，执行奇偶校验模式，并计算奇偶校验位。
接着，激活标志写入信号WT_F，计算奇偶校验位以写入奇偶校验位，以及将奇偶校验位重写入虚设簇DMAT0至DMAT9和DMATA至DMATF中。即，改变了标志数据，并且将标志位“0”重写入虚设簇DMAT0至DMAT9和DMATA至DMATF中(步骤S7)。接着，对多个存储体BK0至BK9和BKA至BKF执行预充电操作(步骤S8)。
然而，在刷新操作中，当标志位不是“1”时，确定未将新数据写入对应的地址中。因此，读取正常簇MAT0至MAT9和MATA至MATF的数据以及虚设簇DMAT0至DMAT9和DMATA至DMATF的奇偶校验数据，以及通过多个空闲ECC计算单元300、310、320、330、340、350、360、370、380、390、400、410、420、430、440和450以及主ECC计算单元700来计算ECC奇偶校验(步骤S9)。当作为计算的结果而出现错误时，纠正该错误(步骤S10)。接着，对多个存储体BK0至BK9和BKA至BKF执行预充电操作(步骤S8)。
尽管上文已经描述了各种实施例，但是本领域技术人员将理解，所述实施例仅是示例。因此，本文所描述的半导体器件及其驱动方法不应基于所描述的实施例而受到限制。附图中每个元件的符号
BK0至BK7：多个存储体
100、110、120、130、140、150、160和170：多个空闲纠错码(ECC)计算单元
200：主ECC计算单元

Claims (20)

1.一种半导体器件，包括：
多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；
多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，并且通过特定电路的奇偶校验线来输入/输出奇偶校验位；
多个空闲纠错码ECC计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及
主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。
2.如权利要求1所述的半导体器件，其中，所述多个空闲ECC计算电路以与一个存储体相对应的数据线和与一个存储体相对应的奇偶校验线为单位来执行ECC计算。
3.如权利要求1所述的半导体器件，其中，主ECC计算电路以所有的存储体为单位来执行ECC计算。
4.如权利要求1所述的半导体器件，其中，所述多个空闲ECC计算电路和主ECC计算电路在刷新操作中执行ECC计算。
5.如权利要求1所述的半导体器件，其中，数据线和奇偶校验线被布置成彼此分离。
6.一种半导体器件，包括：
多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；
多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，通过特定电路的奇偶校验线来输入/输出奇偶校验位，以及通过特定电路的标志线来输入/输出标志位；
多个选择电路，所述多个选择电路对应于选择信号来选择性地控制奇偶校验线的奇偶校验位的输出；
多个空闲纠错码ECC计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及
主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。
7.如权利要求6所述的半导体器件，其中，所述多个空闲ECC计算电路以与一个存储体相对应的数据线、与一个存储体相对应的奇偶校验线以及与一个存储体相对应的标志线为单位来执行ECC计算。
8.如权利要求6所述的半导体器件，其中，主ECC计算电路以从由选择电路选中的一个存储体施加的奇偶校验位为单位来执行ECC计算。
9.如权利要求6所述的半导体器件，其中，所述多个空闲ECC计算电路和主ECC计算电路在刷新操作中执行ECC计算。
10.如权利要求6所述的半导体器件，其中，数据线、奇偶校验线和标志线被布置成彼此分离。
11.如权利要求6所述的半导体器件，还包括：
标志生成电路，所述标志生成电路连接到标志线，将每个存储体的标志位彼此组合，以及将标志写入信号输出至所述多个虚设簇。
12.如权利要求11所述的半导体器件，其中，当每个存储体的标志位中的至少一个被激活时，标志生成电路激活标志写入信号。
13.如权利要求6所述的半导体器件，其中，标志位包括用于判断数据是否已经被写入至对应的虚设簇中的1位信息。
14.如权利要求6所述的半导体器件，其中，在刷新操作中，当标志位处于第一逻辑电平时，计算奇偶校验位以将奇偶校验位写入至所述多个虚设簇中，以及将处于第二逻辑电平的标志位写入至所述多个虚设簇中。
15.如权利要求6所述的半导体器件，其中，在刷新操作中，当标志位处于第二逻辑电平时，计算ECC奇偶校验，并且纠正错误。
16.如权利要求6所述的半导体器件，其中，对应于选择信号仅激活所述多个选择电路中的一个。
17.如权利要求6所述的半导体器件，还包括：
选择控制电路，所述选择控制电路对应于刷新地址来控制选择信号。
18.如权利要求6所述的半导体器件，其中，主ECC计算电路包括：
多个组合部，所述多个组合部将从所述多个空闲ECC计算电路施加的数据彼此组合。
19.一种半导体器件的驱动方法，包括步骤：
在刷新操作中读取正常簇的数据和储存在虚设簇中的数据；
接收连接到虚设簇的标志线的数据，并且判断标志位是否处于第一逻辑电平；
当标志位处于第一逻辑电平时，计算奇偶校验位并将具有第二逻辑电平的标志位写入至虚设簇中，而当标志位不处于第一逻辑电平时，读取正常簇的数据和虚设簇的奇偶校验数据，计算多个ECC奇偶校验，以及纠正错误；以及
对包括正常簇和虚设簇的存储体执行预充电操作。
20.如权利要求19所述的半导体器件的驱动方法，还包括步骤：
在激活操作中，将数据写入至正常簇中；
将标志线的数据彼此组合，并且将具有第一逻辑电平的标志位写入至虚设簇中；以及
对所述存储体执行预充电操作。
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