CN106531779A - 半导体装置 - Google Patents

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Abstract

本发明的实施方式提供一种因电极膜剥落导致的可靠性降低得到抑制的半导体装置。实施方式的半导体装置具备：碳化硅层；第1电极；第1绝缘膜，设置在所述碳化硅层与所述第1电极之间；第1导电型的第1碳化硅区域，设置在所述碳化硅层内的所述第1电极侧；第2导电型的第2碳化硅区域，设置在所述第1碳化硅区域内；第1导电型的第3碳化硅区域，设置在所述第2碳化硅区域内；第2电极，设置在所述碳化硅层的与所述第1电极相反侧，与所述碳化硅层电连接，且包含金属、硅及碳；以及第3电极，与所述第3碳化硅区域电连接，包含所述金属、硅及碳，且碳浓度高于所述第2电极。

Description

半导体装置
[相关申请案]
本申请案享有以日本专利申请案2015-180374号(申请日：2015年9月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明涉及一种半导体装置。
背景技术
期待将SiC(碳化硅)作为新一代的半导体元件用的材料。SiC具有与Si(硅)相比带隙的大小约为3倍、破坏电场强度约为10倍、且热导率约为3倍的特征。因此，可通过使用SiC而实现低损耗且能够进行高温动作的半导体元件。
使用SiC的半导体元件会引起电极膜剥落，从而可靠性成问题。
发明内容
本发明的实施方式能够提供一种因电极膜剥落导致的可靠性降低得到抑制的半导体装置。
实施方式的半导体装置包括：碳化硅层；第1电极；第1绝缘膜，设置在所述碳化硅层与所述第1电极之间；第1导电型的第1碳化硅区域，设置在所述碳化硅层内的所述第1电极侧；第2导电型的第2碳化硅区域，设置在所述第1碳化硅区域内；第1导电型的第3碳化硅区域，设置在所述第2碳化硅区域内；第2电极，设置在所述碳化硅层的与所述第1电极相反侧，与所述碳化硅层电连接，且包含金属、硅及碳；以及第3电极，与所述第3碳化硅区域电连接，包含所述金属、硅及碳，且碳浓度高于所述第2电极。
附图说明
图1是第1实施方式的半导体装置的示意剖视图。
图2是第1实施方式的半导体装置的制造方法的流程图。
图3～图9是第1实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图10(a)～(d)是表示第1实施方式的作用效果的图。
图11是第2实施方式的半导体装置的示意剖视图。
图12是第2实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图13是第3实施方式的半导体装置的示意剖视图。
图14是第4实施方式的半导体装置的示意剖视图。
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行说明。
本说明书中，有时对相同或相似的部件标注相同符号，并省略重复的说明。
以下，以第1导电型为n型，且第2导电型为p型的情况为例进行说明。另外，本说明书中，n+、n、n-及p+、p、p-的记述是表示各导电型的杂质浓度的相对高低。即n+表示与n相比n型的杂质浓度相对较高，n-表示与n相比n型的杂质浓度相对较低。另外，p+表示与p相比p型的杂质浓度相对较高，p-表示与p相比p型的杂质浓度相对较低。此外，也存在将n+与n-仅记为n型，且将p+与p-仅记为p型的情况。
本说明书中，为表示零件等的位置关系，将附图的上方向记为“上”，将附图的下方向记为“下”。本说明书中，“上”、“下”的概念未必是表示与重力的方向的关系的用语。
本说明书中，“A与B相接而设置”的情况中，包含A与B直接相接而设置的情况、及A与B隔着设置在A与B之间的中间层等间接地相接而设置的情况的两者。
(第1实施方式)
本实施方式的半导体装置包括：碳化硅层，具有第1面与设置在第1面的相反侧的第2面；第1绝缘膜，设置在第1面上；第1电极，设置在第1绝缘膜上；第1导电型的第1碳化硅区域，设置在碳化硅层内，且一部分设置在第1面；第2导电型的第2碳化硅区域，设置在第1碳化硅区域内，且一部分设置在第1面；第1导电型的第3碳化硅区域，设置在第2碳化硅区域内，且一部分设置在第1面；第2电极，设置在第2面，且包含金属、硅及碳；以及第3电极，与第3碳化硅区域相接而设置，包含金属、硅及碳，且碳浓度高于第2电极。
图1是本实施方式的半导体装置的示意剖视图。
半导体装置100包括碳化硅层10、第1电极34、第2电极30、第3电极32、第1绝缘膜40、及第2绝缘膜42。
碳化硅层10具有第1面与设置在第1面的相反侧的第2面。碳化硅层10的内部具有n型的漂移区域(第1碳化硅区域10b)、p型的井区域(第2碳化硅区域)20、n型的源极区域(第3碳化硅区域)22、p型的接触区域(第4碳化硅区域)24、及n型的漏极区域(第5碳化硅区域)10a。
本实施方式的半导体装置100是通过离子注入而形成井区域20与源极区域22的DI MOSFET(Double Implantation Metal Oxide Semiconductor Field Effect Transistor，双植入金属氧化物半导体场效应晶体管)。
n型的第1碳化硅区域10b设置在碳化硅层10内，且一部分设置在第1面14。第1碳化硅区域10b是作为MOSFET的漂移区域发挥功能。第1碳化硅区域10b例如包含5×1015cm-3以上、5×1016cm-3以下的n型杂质。第1碳化硅区域10b的杂质浓度低于下述第5碳化硅区域10a的杂质浓度。
第1绝缘膜40设置在第1面14上。第1绝缘膜40是栅极绝缘膜。第1绝缘膜40例如是氧化硅膜或high-k膜。
第1电极34设置在第1绝缘膜40上。第1电极34是栅极电极。第1电极34例如包含掺杂有杂质的多晶硅。
p型的井区域20设置在第1碳化硅区域10b内，且一部分设置在第1面14。井区域20是作为MOSFET的通道区域发挥功能。井区域20的深度例如为0.6μm左右。井区域20例如包含5×1015cm-3以上、1×1019cm-3以下的p型杂质。p型杂质例如是Al(铝)、B(硼)、Ga(镓)或In(铟)。
n型的源极区域22设置在井区域20内，且一部分设置在所述第1面14。源极区域22是作为MOSFET的源极发挥功能。源极区域22的深度例如为0.3μm左右，小于井区域20。源极区域22例如包含1×1018cm-3以上、1×1021cm-3以下的n型杂质。n型杂质例如是P(磷)、N(氮)、As(砷)或Sb(锑)。
p型的接触区域24设置在井区域20内，且与下述第3电极32电连接。接触区域24是为降低井区域20与下述第3电极32的接触电阻而使用。接触区域24的深度例如为0.3μm左右，小于井区域20。接触区域24例如包含1×1018cm-3以上、1×1021cm-3以下的p型杂质。接触区域24的杂质浓度高于井区域20的杂质浓度。
第2电极30设置在第2面12。第2电极30是漏极电极。第2电极30具有：第1电极层30a，包含金属与硅；及第2电极层30b，包含金属、硅及碳，且设置在第1电极层30a与碳化硅层10之间。第1电极层30a的膜厚例如为500nm左右。第2电极层30b的膜厚例如为100nm左右。
第1电极层30a优选包含金属硅化物(金属与硅的化合物)。为减小接触电阻，金属优选镍。
第2电极层30b优选包含含有金属硅化物与碳的第1相30b1、及含有碳的第2相30b2。为减小接触电阻，金属优选镍。
第3电极32是与源极区域22相接而设置在源极区域22。第3电极32与第3碳化硅区域22及第4碳化硅区域24电连接。第3电极32是源极电极。第3电极32包含金属、硅及碳。第3电极32的碳浓度高于第2电极30的碳浓度。第3电极32优选包含金属硅化物。从形成良好的欧姆接触方面出发金属优选为镍。
第2电极30的碳浓度与第3电极32的碳浓度例如可由TEM-EDX(TransmissionElectron Microscope-Energy Dispersive X-ray Spectroscopy，穿透式电子显微镜-能量色散X射线光谱仪)测定。在第2电极30与第3电极32的各者中，通过在与膜厚方向平行的面内测定膜厚方向的中央的碳浓度而求出碳浓度。测定碳浓度的情况下的空间分辨力例如设为5nm。
第5碳化硅区域10a设置在第1碳化硅区域10b与第2电极30之间的碳化硅层10内。第5碳化硅区域10a例如是包含1×1018cm-3以上、1×1020cm-3以下的n型杂质的n型的4H-SiC。此外，例如也优选使用3C-SiC或6H-SiC。n型杂质例如是N(氮)、As(砷)、P(磷)或Sb(锑)。
第2绝缘膜42设置在第1绝缘膜40的上方、第1电极34的一侧及上方。第2绝缘膜42将第3电极32与第1电极34电绝缘。
接下来，对本实施方式的半导体装置100的制造方法进行说明。图2是本实施方式的半导体装置的制造方法的流程图。图3至图9是本实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
本实施方式的半导体装置100的制造方法包括：在n型的第5碳化硅区域10a上形成n型的第1碳化硅区域10b；在第1碳化硅区域10b上以与第1面14相接的方式形成p型的井区域20；在井区域20内以与第1面14相接的方式形成n型的源极区域22；在井区域20上的源极区域22一侧以与第1面14相接的方式形成p型的接触区域24；在第1面14上形成第1绝缘40；在第1绝缘膜40上形成第1电极34；在第1绝缘膜40及第1电极34上形成第2绝缘膜42；在第1碳化硅区域10b、井区域20、源极区域22、接触区域24、第1绝缘膜40、及第2绝缘膜42上形成第1膜52；进行第1热处理；去除未反应的第1膜52；与第2面相接而形成第2膜54；以及进行第2热处理。
首先，如图3所示，在n型的第5碳化硅区域10a上，例如利用外延法而形成n型的第1碳化硅区域10b(S10)。第5碳化硅区域10a与第1碳化硅区域10b构成碳化硅层10。第1碳化硅区域10b上的面是第1面14，设置在第1面14的相反侧的面是第2面12。
接下来，如图4所示，在第1碳化硅区域10b上以与第1面14相接的方式，例如通过Al的离子注入而形成p型的井区域20(S12)。
接下来，在井区域20内以与第1面14相接的方式，例如通过P的离子注入而形成n型的源极区域22(S14)。另外，在井区域20上的源极区域22一侧以与第1面14相接的方式形成p型的接触区域24(S16)。之后，进行井区域20、源极区域22、及接触区域24的活化热处理。
接下来，如图5所示，在第1面14上，例如利用热氧化法或CVD(Chemical VaporDeposition，化学气相沉积)法而形成第1绝缘膜40(S18)。接下来，在第1绝缘膜40上形成例如包含多晶硅的第1电极34，之后进行蚀刻(S20)。
接下来，如图6所示，在第1绝缘膜40及第1电极34上，形成例如包含氧化硅膜的第2绝缘膜42。接下来，例如通过蚀刻而去除源极区域22上的一部分与形成在接触区域24上的第2绝缘膜42的一部分(S22)。
接下来，如图7所示，在第1碳化硅区域10b、井区域20、源极区域22、接触区域24、第1绝缘膜40、及第2绝缘膜42上，形成例如包含Ni(镍)的第1膜52(S24)。
接下来，进行第1热处理。由此，使源极区域22及接触区域24与第1膜52反应，形成包含硅化镍的金属半导体化合物的层、即第3电极32(S26)。
接下来，如图8所示，利用含有硫酸的酸溶液等去除未反应的第1膜52(S28)。
接下来，如图9所示，例如利用溅射法形成与第2面相接且包含NiSi的第2膜54(S30)。此处，为降低第5碳化硅区域的硅化物化反应量，Ni与Si的比优选为2：1与1：3之间。
第2膜54的膜厚优选100nm以上、1000nm以下。如果膜厚小于100nm，则会在整个第2膜54引起如下所述的与第5碳化硅区域10a的反应，使第2相30b2的产生量增加而导致接触电阻变大。另一方面，如果膜厚大于1000nm，则难以使由半导体装置100产生的热从设置在半导体装置100下方的散热板等效率良好地散热。
接下来，进行第2热处理，使第2膜54与第5碳化硅区域10a反应而形成第2电极30(S32)，制造图1所示的半导体装置100。
第2热处理的温度例如为800℃以上、1050℃以下。在未达800℃的情况下，因温度过低而不会充分地引起第2膜54与第5碳化硅区域10a的反应，从而接触电阻变大。另一方面，在高于1050℃的情况下，因温度过高而产生较多的第2相30b2，从而易引起第2电极30的膜剥落。
第2热处理例如是在Ar(氩)等惰性气体环境中进行。另外，进行第2热处理的时间例如为4分钟左右。
接下来，记载本实施方式的半导体装置100的作用效果。
图10是表示本实施方式的作用效果的图。图10(a)是成为本实施方式之比较方式的半导体装置的第2热处理前的第2膜55与第5碳化硅区域10a的示意剖视图。图10(b)是成为本实施方式之比较方式的半导体装置的第2热处理后的第2电极31与第5碳化硅区域10a的示意剖视图。图10(c)是本实施方式的半导体装置100的第2热处理前的第2膜54与第5碳化硅区域10a的示意剖视图。图10(d)是本实施方式的半导体装置100的第2热处理后的第2电极30与第5碳化硅区域10a的示意剖视图。
图10(a)中，对第2膜55使用Ni(镍)。该情况下，如图10(b)所示，整个第2膜55通过第2热处理而与第5碳化硅区域10a反应。在由此形成的第2电极31中，C(碳)向Ni中扩散，故整个第2电极31成为包含Ni与C的第1相31b1。换句话说，未设置与图1所示的半导体装置100中的第1电极层30a相当的电极层。另外，在第2电极31的靠近第5碳化硅区域10a之侧，数量较多地设置有包含C(碳)的第2相31b2。该第2相31b2成为第2电极31的膜剥落的原因。
图10(c)中，对第2膜54使用NiSi。该情况下，如图10(d)所示，在第2热处理后，形成碳含量较少的第1电极层30a、及设置在第1电极层30a与第5碳化硅区域10a之间的包含第1相30b1与第2相30b2的第2电极层30b。在第2膜54包含Si的情况下，可抑制与第2膜54反应的第5碳化硅区域10a的量。因此，在第2电极30内形成的第2相30b2的量较少。由此，可抑制第2电极30的膜剥落。
为形成第3电极32，能够通过利用含有硫酸的酸溶液等去除未反应的第1膜52而简便地形成第3电极32，故优选将不包含硅的金属膜、例如包含镍的膜用作第1膜52。该情况下，第1膜52与反应源极区域22及接触区域24的反应量并未得到抑制，故第3电极的碳浓度高于第2电极的碳浓度。该情况下，第3电极的碳浓度优选为1×1018atoms/cm3以上。
另外，在使第2电极30的强度增加而抑制膜剥落，且使第3电极32的接触电阻降低的方面，优选第2电极30的膜厚大于第3电极32的膜厚。
由以上所述，根据本实施方式的半导体装置100，能够提供一种因第2电极(漏极电极)的膜剥落导致的可靠性降低得到抑制的半导体装置。
(第2实施方式)
本实施方式的半导体装置中，将包含金属硅化物的第4电极35作为栅极电极而发挥功能，该方面与第1实施方式的半导体装置不同。此处，对与第1实施方式重复的内容重复记载。
图11是本实施方式的半导体装置的示意剖视图。
本实施方式的半导体装置中，在第1绝缘膜40上设置有第4电极35。第2绝缘膜42设置在第1绝缘膜40上且第4电极35的一侧。另外，在第2绝缘膜42及第4电极35上设置有第3绝缘膜44。
图12是本实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。本实施方式的半导体装置的制造方法中，在包含多晶硅的硅膜50上、源极区域22上、及接触区域24上形成第1膜52。此后进行第1热处理，使硅膜50与第1膜52反应，形成包含硅化镍的金属半导体化合物的层、即第4电极35。另外，在利用含有硫酸的酸溶液等去除未反应的第1膜52之后，在第2绝缘膜42及第4电极35上形成第3绝缘膜44。除以上所述的方面之外，与第1实施方式的半导体装置的制造方法相同。
在使用多晶硅的栅极电极的情况下会产生界面空乏层。另一方面，在本实施方式的半导体装置200中，对栅极电极使用金属硅化物，故未产生界面空乏层。因此，根据本实施方式的半导体装置200，进而能够提供一种适合于高频动作的半导体装置。
(第3实施方式)
本实施方式的半导体装置中，代替n型的漏极区域(第5碳化硅区域)10a而设置有p+型的第6碳化硅区域10c，该方面与第1及第2实施方式的半导体装置不同。此处，对与第1及第2实施方式重复的内容重复记载。
图13是本实施方式的半导体装置的示意剖视图。
本实施方式的半导体装置300中，第6碳化硅区域10c是p+型的碳化硅层。第6碳化硅区域10c例如包含杂质浓度为1×1018atoms/cm3以上、1×1020atoms/cm3以下的Al(铝)作为p型杂质。第6碳化硅区域10c是作为半导体装置200的集极区域而发挥功能。本实施方式的半导体装置300是IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)。
第2电极30是作为集极电极而发挥功能。另外，第3电极32是作为射极电极而发挥功能。
根据本实施方式的半导体装置300，能够提供一种因第2电极(集极电极)的膜剥落导致的可靠性降低得到抑制的半导体装置。
(第4实施方式)
本实施方式的半导体装置包括：碳化硅层，具有第1面与设置在第1面的相反侧的第2面；第1导电型的第1碳化硅区域，设置在碳化硅层内；第2导电型的第2碳化硅区域，设置在第1碳化硅区域上的碳化硅层内，且一部分设置在第1面；第1电极，设置在第1面上，包含金属、硅及碳；第2电极，设置在第2面，包含金属、硅及碳，且碳浓度低于第1电极；及第1导电型的第3碳化硅区域，设置在第1碳化硅区域与第2电极之间的碳化硅层内，且一部分设置在第2面。本实施方式的半导体装置是PIN型二极管。此处，对于与第1至第3实施方式重复的内容重复记载。
图14是实施方式的半导体装置的示意剖视图。
第1至第3实施方式中的第3电极32相当于本实施方式的第1电极34。第2电极30是作为阴极电极而发挥功能，另外，第1电极34是作为阳极电极而发挥功能。第3碳化硅区域10d是作为n射极层而发挥功能，第1碳化硅区域10b是作为n-基极层而发挥功能，第4碳化硅层18是作为p射极层而发挥功能。
根据本实施方式的半导体装置，能够提供一种因第2电极(阴极电极)的膜剥落导致的可靠性降低得到抑制的半导体装置。
已对本发明的若干实施方式及实施例进行了说明，但这些实施方式及实施例是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种形态实施，且可在不脱离发明主旨的范围内进行各种省略、置换、及变更。这些实施方式或其变化包含于发明的范围或主旨，并且包含于权利要求书中所记载的发明及其均等范围。
[符号的说明]
10 碳化硅层
10a 第5碳化硅区域(漏极区域)
10b 第1碳化硅区域(漂移区域)
10c 第6碳化硅区域(集极区域)
10d 第3碳化硅区域
12 第2面
14 第1面
18 第4碳化硅层
20 第2碳化硅区域(井区域)
22 第3碳化硅区域(源极区域，射极区域)
24 第4碳化硅区域(接触区域)
30 第2电极
30a 第1电极层
30b 第2电极层
30b1 第1相
30b2 第2相
31 第2电极
31a 第1电极层
31b1 第1相
31b2 第2相
32 第3电极
34 第1电极
34b1 第1相
34b2 第2相
35 第4电极
40 第1绝缘膜(栅极绝缘膜)
42 第2绝缘膜
44 第3绝缘膜
50 硅膜
52 第1膜
54 第2膜
55 第2膜
100 半导体装置
200 半导体装置
300 半导体装置
400 半导体装置

Claims (9)

1.一种半导体装置，其特征在于包括：
碳化硅层；
第1电极；
第1绝缘膜，设置在所述碳化硅层与所述第1电极之间；
第1导电型的第1碳化硅区域，设置在所述碳化硅层内的所述第1电极侧；
第2导电型的第2碳化硅区域，设置在所述第1碳化硅区域内；
第1导电型的第3碳化硅区域，设置在所述第2碳化硅区域内；
第2电极，设置在所述碳化硅层的与所述第1电极相反侧，与所述碳化硅层电连接，且包含金属、硅及碳；以及
第3电极，与所述第3碳化硅区域电连接，包含所述金属、硅及碳，且碳浓度高于所述第2电极。
2.根据权利要求1所述的半导体装置，其特征在于：所述第3电极的所述碳浓度为1×1018atoms/cm3以上。
3.根据权利要求1或2所述的半导体装置，其特征在于：所述第2电极的膜厚大于所述第3电极的膜厚。
4.根据权利要求1或2所述的半导体装置，其特征在于：所述第2电极包括：
第1电极层，包含所述金属与硅；以及
第2电极层，包含所述金属、硅及碳，且设置在所述第1电极层与所述碳化硅层之间。
5.根据权利要求1或2所述的半导体装置，其特征在于：所述金属为镍。
6.根据权利要求1或2所述的半导体装置，其特征在于：还包括第2导电型的第4碳化硅区域，设置在所述第2碳化硅区域内，与所述第3电极电连接，且杂质浓度高于所述第2碳化硅区域。
7.根据权利要求1或2所述的半导体装置，其特征在于：还包括第1导电型的第5碳化硅区域，设置在所述第1碳化硅区域与所述第2电极之间的所述碳化硅层内。
8.根据权利要求1或2所述的半导体装置，其特征在于：还包括第2导电型的第6碳化硅区域，设置在所述第1碳化硅区域与所述第2电极之间的所述碳化硅层内。
9.一种半导体装置，其特征在于包括：
碳化硅层；
第1导电型的第1碳化硅区域，设置在所述碳化硅层内；
第2导电型的第2碳化硅区域，设置在所述第1碳化硅区域上的所述碳化硅层内；
第1电极，与所述第2碳化硅区域电连接，且包含金属、硅及碳；
第2电极，设置在所述碳化硅层的与所述第1电极相反侧，与所述碳化硅层电连接，包含所述金属、硅及碳，且碳浓度低于所述第1电极；以及
第1导电型的第3碳化硅区域，设置在所述第1碳化硅区域与所述第2电极之间的所述碳化硅层内。
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