TW201711191A - 半導體裝置 - Google Patents

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鈴木拓馬
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Abstract

本發明之實施形態提供一種因電極膜剝落導致之可靠性降低得到抑制之半導體裝置。 實施形態之半導體裝置包含：碳化矽層；第1電極；第1絕緣膜，其設置於上述碳化矽層與上述第1電極之間；第1導電型之第1碳化矽區域，其設置於上述碳化矽層內之上述第1電極側；第2導電型之第2碳化矽區域，其設置於上述第1碳化矽區域內；第1導電型之第3碳化矽區域，其設置於上述第2碳化矽區域內；第2電極，其設置於上述碳化矽層之與上述第1電極相反側，與上述碳化矽層電性連接，且包含金屬、矽及碳；及第3電極，其與上述第3碳化矽區域電性連接，包含上述金屬、矽及碳，且碳濃度高於上述第2電極。

Description

半導體裝置 【相關申請案】
本案享有以日本專利申請案2015-180374號(申請日：2015年9月14日)為基礎申請案之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明係關於一種半導體裝置。
期待將SiC(碳化矽)作為新一代之半導體元件用之材料。SiC具有與Si(矽)相比帶隙之大小約為3倍、破壞電場強度約為10倍、且熱導率約為3倍之特徵。因此，可藉由使用SiC而實現低損耗且能夠進行高溫動作之半導體元件。
使用SiC之半導體元件會引起電極膜剝落，從而可靠性成問題。
本發明之實施形態能夠提供一種因電極膜剝落導致之可靠性降低得到抑制之半導體裝置。
實施形態之半導體裝置包含：碳化矽層；第1電極；第1絕緣膜，其設置於上述碳化矽層與上述第1電極之間；第1導電型之第1碳化矽區域，其設置於上述碳化矽層內之上述第1電極側；第2導電型之第2碳化矽區域，其設置於上述第1碳化矽區域內；第1導電型之第3碳化矽區域，其設置於上述第2碳化矽區域內；第2電極，其設置於上述碳化矽層之與上述第1電極相反側，與上述碳化矽層電性連接，且包 含金屬、矽及碳；以及第3電極，其與上述第3碳化矽區域電性連接，包含上述金屬、矽及碳，且碳濃度高於上述第2電極。
10‧‧‧碳化矽層
10a‧‧‧第5碳化矽區域(汲極區域)
10b‧‧‧第1碳化矽區域(漂移區域)
10c‧‧‧第6碳化矽區域(集極區域)
10d‧‧‧第3碳化矽區域
12‧‧‧第2面
14‧‧‧第1面
18‧‧‧第4碳化矽層
20‧‧‧第2碳化矽區域(井區域)
22‧‧‧第3碳化矽區域(源極區域，射極區域)
24‧‧‧第4碳化矽區域(接觸區域)
30‧‧‧第2電極
30a‧‧‧第1電極層
30b‧‧‧第2電極層
30b1‧‧‧第1相
30b2‧‧‧第2相
31‧‧‧第2電極
31a‧‧‧第1電極層
31b1‧‧‧第1相
31b2‧‧‧第2相
32‧‧‧第3電極
34‧‧‧第1電極
34b1‧‧‧第1相
34b2‧‧‧第2相
35‧‧‧第4電極
40‧‧‧第1絕緣膜(閘極絕緣膜)
42‧‧‧第2絕緣膜
44‧‧‧第3絕緣膜
50‧‧‧矽膜
52‧‧‧第1膜
54‧‧‧第2膜
55‧‧‧第2膜
100‧‧‧半導體裝置
200‧‧‧半導體裝置
300‧‧‧半導體裝置
400‧‧‧半導體裝置
圖1係第1實施形態之半導體裝置之模式剖視圖。
圖2係第1實施形態之半導體裝置之製造方法之流程圖。
圖3~圖9係第1實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。
圖10(a)~(d)係表示第1實施形態之作用效果之圖。
圖11係第2實施形態之半導體裝置之模式剖視圖。
圖12係第2實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。
圖13係第3實施形態之半導體裝置之模式剖視圖。
圖14係第4實施形態之半導體裝置之模式剖視圖。
以下，一面參照圖式一面對本發明之實施形態進行說明。
本說明書中，有時對相同或相似之部件標註相同符號，並省略重複之說明。
以下，以第1導電型為n型，且第2導電型為p型之情形為例進行說明。又，本說明書中，n+、n、n-及p+、p、p-之記述係表示各導電型之雜質濃度之相對高低。即n+表示與n相比n型之雜質濃度相對較高，n-表示與n相比n型之雜質濃度相對較低。又，p+表示與p相比p型之雜質濃度相對較高，p-表示與p相比p型之雜質濃度相對較低。再者，亦存在將n+與n-僅記為n型，且將p+與p-僅記為p型之情形。
本說明書中，為表示零件等之位置關係，將圖式之上方向記為「上」，將圖式之下方向記為「下」。本說明書中，「上」、「下」之概念未必係表示與重力之方向之關係之用語。
本說明書中，「A與B相接而設置」之情形中，包含A與B直接相接而設置之情形、及A與B隔著設置於A與B之間之中間層等間接地相接而設置之情形之兩者。
(第1實施形態)
本實施形態之半導體裝置包含：碳化矽層，其具有第1面與設置於第1面之相反側之第2面；第1絕緣膜，其設置於第1面上；第1電極，其設置於第1絕緣膜上；第1導電型之第1碳化矽區域，其設置於碳化矽層內，且一部分設置於第1面；第2導電型之第2碳化矽區域，其設置於第1碳化矽區域內，且一部分設置於第1面；第1導電型之第3碳化矽區域，其設置於第2碳化矽區域內，且一部分設置於第1面；第2電極，其設置於第2面，且包含金屬、矽及碳；以及第3電極，其與第3碳化矽區域相接而設置，包含金屬、矽及碳，且碳濃度高於第2電極。
圖1係本實施形態之半導體裝置之模式剖視圖。
半導體裝置100包含碳化矽層10、第1電極34、第2電極30、第3電極32、第1絕緣膜40、及第2絕緣膜42。
碳化矽層10具有第1面及設置於第1面之相反側之第2面。碳化矽層10之內部具有n型之漂移區域(第1碳化矽區域10b)、p型之井區域(第2碳化矽區域)20、n型之源極區域(第3碳化矽區域)22、p型之接觸區域(第4碳化矽區域)24、及n型之汲極區域(第5碳化矽區域)10a。
本實施形態之半導體裝置100係藉由離子注入而形成井區域20與源極區域22之DI MOSFET(Double Implantation Metal Oxide Semiconductor Field Effect Transistor，雙植入金屬氧化物半導體場效應電晶體)。
n型之第1碳化矽區域10b設置於碳化矽層10內，且一部分設置於第1面14。第1碳化矽區域10b係作為MOSFET之漂移區域發揮功能。 第1碳化矽區域10b例如包含5×1015cm-3以上、5×1016cm-3以下之n型雜質。第1碳化矽區域10b之雜質濃度低於下述第5碳化矽區域10a之雜質濃度。
第1絕緣膜40設置於第1面14上。第1絕緣膜40係閘極絕緣膜。第1絕緣膜40例如係氧化矽膜或high-k膜。
第1電極34設置於第1絕緣膜40上。第1電極34係閘極電極。第1電極34例如包含摻雜有雜質之多晶矽。
p型之井區域20設置於第1碳化矽區域10b內，且一部分設置於第1面14。井區域20係作為MOSFET之通道區域發揮功能。井區域20之深度例如為0.6μm左右。井區域20例如包含5×1015cm-3以上、1×1019cm-3以下之p型雜質。p型雜質例如係Al(鋁)、B(硼)、Ga(鎵)或In(銦)。
n型之源極區域22設置於井區域20內，且一部分設置於上述第1面14。源極區域22係作為MOSFET之源極發揮功能。源極區域22之深度例如為0.3μm左右，小於井區域20。源極區域22例如包含1×1018cm-3以上、1×1021cm-3以下之n型雜質。n型雜質例如係P(磷)、N(氮)、As(砷)或Sb(銻)。
p型之接觸區域24設置於井區域20內，且與下述第3電極32電性連接。接觸區域24係為降低井區域20與下述第3電極32之接觸電阻而使用。接觸區域24之深度例如為0.3μm左右，小於井區域20。接觸區域24例如包含1×1018cm-3以上、1×1021cm-3以下之p型雜質。接觸區域24之雜質濃度高於井區域20之雜質濃度。
第2電極30設置於第2面12。第2電極30係汲極電極。第2電極30具有：第1電極層30a，其包含金屬與矽；及第2電極層30b，其包含金屬、矽及碳，且設置於第1電極層30a與碳化矽層10之間。第1電極層30a之膜厚例如為500nm左右。第2電極層30b之膜厚例如為100nm左 右。
第1電極層30a較佳包含金屬矽化物(金屬與矽之化合物)。為減小接觸電阻，金屬較佳為鎳。
第2電極層30b較佳包含含有金屬矽化物與碳之第1相30b1、及含有碳之第2相30b2。為減小接觸電阻，金屬較佳為鎳。
第3電極32係與源極區域22相接而設置於源極區域22。第3電極32與第3碳化矽區域22及第4碳化矽區域24電性連接。第3電極32係源極電極。第3電極32包含金屬、矽及碳。第3電極32之碳濃度高於第2電極30之碳濃度。第3電極32較佳包含金屬矽化物。自形成良好之歐姆接觸方面出發金屬較佳為鎳。
第2電極30之碳濃度與第3電極32之碳濃度例如可由TEM-EDX(Transmission Electron Microscope-Energy Dispersive X-ray Spectroscopy，穿透式電子顯微鏡-能量色散X射線光譜儀)測定。於第2電極30與第3電極32之各者中，藉由於與膜厚方向平行之面內測定膜厚方向之中央之碳濃度而求出碳濃度。測定碳濃度之情形時之空間解析度例如設為5nm。
第5碳化矽區域10a設置於第1碳化矽區域10b與第2電極30之間之碳化矽層10內。第5碳化矽區域10a例如係包含1×1018cm-3以上、1×1020cm-3以下之n型雜質之n型之4H-SiC。再者，例如亦較佳使用3C-SiC或6H-SiC。n型雜質例如係N(氮)、As(砷)、P(磷)或Sb(銻)。
第2絕緣膜42設置於第1絕緣膜40之上方、第1電極34之一側及上方。第2絕緣膜42將第3電極32與第1電極34電性絕緣。
其次，對本實施形態之半導體裝置100之製造方法進行說明。圖2係本實施形態之半導體裝置之製造方法之流程圖。圖3至圖9係本實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。
本實施形態之半導體裝置100之製造方法包括：於n型之第5碳化矽區域10a上形成n型之第1碳化矽區域10b；於第1碳化矽區域10b上以與第1面14相接之方式形成p型之井區域20；於井區域20內以與第1面14相接之方式形成n型之源極區域22；於井區域20上之源極區域22一側以與第1面14相接之方式形成p型之接觸區域24；於第1面14上形成第1絕緣膜40；於第1絕緣膜40上形成第1電極34；於第1絕緣膜40及第1電極34上形成第2絕緣膜42；於第1碳化矽區域10b、井區域20、源極區域22、接觸區域24、第1絕緣膜40、及第2絕緣膜42上形成第1膜52；進行第1熱處理；去除未反應之第1膜52；與第2面相接而形成第2膜54；以及進行第2熱處理。
首先，如圖3所示，於n型之第5碳化矽區域10a上，例如利用磊晶法而形成n型之第1碳化矽區域10b(S10)。第5碳化矽區域10a與第1碳化矽區域10b構成碳化矽層10。第1碳化矽區域10b上之面係第1面14，設置於第1面14之相反側之面係第2面12。
其次，如圖4所示，於第1碳化矽區域10b上以與第1面14相接之方式，例如藉由Al之離子注入而形成p型之井區域20(S12)。
其次，於井區域20內以與第1面14相接之方式，例如藉由P之離子注入而形成n型之源極區域22(S14)。又，於井區域20上之源極區域22一側以與第1面14相接之方式形成p型之接觸區域24(S16)。之後，進行井區域20、源極區域22、及接觸區域24之活化熱處理。
其次，如圖5所示，於第1面14上，例如利用熱氧化法或CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成第1絕緣膜40(S18)。其次，於第1絕緣膜40上形成例如包含多晶矽之第1電極34，之後進行蝕刻(S20)。
其次，如圖6所示，於第1絕緣膜40及第1電極34上，形成例如包含氧化矽膜之第2絕緣膜42。其次，例如藉由蝕刻而去除源極區域22 上之一部分與形成於接觸區域24上之第2絕緣膜42之一部分(S22)。
其次，如圖7所示，於第1碳化矽區域10b、井區域20、源極區域22、接觸區域24、第1絕緣膜40、及第2絕緣膜42上，形成例如包含Ni(鎳)之第1膜52(S24)。
其次，進行第1熱處理。藉此，使源極區域22及接觸區域24與第1膜52反應，形成包含矽化鎳之金屬半導體化合物之層、即第3電極32(S26)。
其次，如圖8所示，利用含有硫酸之酸溶液等去除未反應之第1膜52(S28)。
其次，如圖9所示，例如利用濺射法形成與第2面相接且包含NiSi之第2膜54(S30)。此處，為降低第5碳化矽區域之矽化物化反應量，Ni與Si之比較佳為2：1與1：3之間。
第2膜54之膜厚較佳為100nm以上、1000nm以下。若膜厚小於100nm，便會於整個第2膜54引起如下所述之與第5碳化矽區域10a之反應，使第2相30b2之產生量增加而導致接觸電阻變大。另一方面，若膜厚大於1000nm，則難以使由半導體裝置100產生之熱自設置於半導體裝置100下方之散熱板等效率良好地散熱。
其次，進行第2熱處理，使第2膜54與第5碳化矽區域10a反應而形成第2電極30(S32)，製造圖1所示之半導體裝置100。
第2熱處理之溫度例如為800℃以上、1050℃以下。於未達800℃之情形時，因溫度過低而不會充分地引起第2膜54與第5碳化矽區域10a之反應，從而接觸電阻變大。另一方面，於高於1050℃之情形時，因溫度過高而產生較多之第2相30b2，從而易引起第2電極30之膜剝落。
第2熱處理例如係於Ar(氬)等惰性氣體環境中進行。又，進行第2熱處理之時間例如為4分鐘左右。
其次，記載本實施形態之半導體裝置100之作用效果。
圖10係表示本實施形態之作用效果之圖。圖10(a)係成為本實施形態之比較形態之半導體裝置之第2熱處理前之第2膜55與第5碳化矽區域10a之模式剖視圖。圖10(b)係成為本實施形態之比較形態之半導體裝置之第2熱處理後之第2電極31與第5碳化矽區域10a之模式剖視圖。圖10(c)係本實施形態之半導體裝置100之第2熱處理前之第2膜54與第5碳化矽區域10a之模式剖視圖。圖10(d)係本實施形態之半導體裝置100之第2熱處理後之第2電極30與第5碳化矽區域10a之模式剖視圖。
圖10(a)中，對第2膜55使用Ni(鎳)。該情形時，如圖10(b)所示，整個第2膜55藉由第2熱處理而與第5碳化矽區域10a反應。於藉此形成之第2電極31中，C(碳)向Ni中擴散，故整個第2電極31成為包含Ni與C之第1相31b1。換言之，未設置與圖1所示之半導體裝置100中之第1電極層30a相當之電極層。又，於第2電極31之靠近第5碳化矽區域10a之側，數量較多地設置有包含C(碳)之第2相31b2。該第2相31b2成為第2電極31之膜剝落之原因。
圖10(c)中，對第2膜54使用NiSi。該情形時，如圖10(d)所示，於第2熱處理後，形成碳含量較少之第1電極層30a、及設置於第1電極層30a與第5碳化矽區域10a之間之包含第1相30b1與第2相30b2之第2電極層30b。於第2膜54包含Si之情形時，可抑制與第2膜54反應之第5碳化矽區域10a之量。因此，於第2電極30內形成之第2相30b2之量較少。藉此，可抑制第2電極30之膜剝落。
為形成第3電極32，能夠藉由利用含有硫酸之酸溶液等去除未反應之第1膜52而簡便地形成第3電極32，故較佳為將不包含矽之金屬膜、例如包含鎳之膜用作第1膜52。該情形時，第1膜52與反應源極區域22及接觸區域24之反應量並未得到抑制，故第3電極之碳濃度高於 第2電極之碳濃度。該情形時，第3電極之碳濃度較佳為1×1018atoms/cm3以上。
又，於使第2電極30之強度增加而抑制膜剝落，且使第3電極32之接觸電阻降低之方面，較佳為第2電極30之膜厚大於第3電極32之膜厚。
由以上所述，根據本實施形態之半導體裝置100，能夠提供一種因第2電極(汲極電極)之膜剝落導致之可靠性降低得到抑制之半導體裝置。
(第2實施形態)
本實施形態之半導體裝置中，將包含金屬矽化物之第4電極35作為閘極電極而發揮功能，該方面與第1實施形態之半導體裝置不同。此處，對與第1實施形態重複之內容重複記載。
圖11係本實施形態之半導體裝置之模式剖視圖。
本實施形態之半導體裝置中，於第1絕緣膜40上設置有第4電極35。第2絕緣膜42設置於第1絕緣膜40上且第4電極35之一側。又，於第2絕緣膜42及第4電極35上設置有第3絕緣膜44。
圖12係本實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。本實施形態之半導體裝置之製造方法中，於包含多晶矽之矽膜50上、源極區域22上、及接觸區域24上形成第1膜52。此後進行第1熱處理，使矽膜50與第1膜52反應，形成包含矽化鎳之金屬半導體化合物之層、即第4電極35。又，於利用含有硫酸之酸溶液等去除未反應之第1膜52之後，於第2絕緣膜42及第4電極35上形成第3絕緣膜44。除以上所述之方面之外，與第1實施形態之半導體裝置之製造方法相同。
於使用多晶矽之閘極電極之情形時會產生界面空乏層。另一方面，於本實施形態之半導體裝置200中，對閘極電極使用金屬矽化 物，故未產生界面空乏層。因此，根據本實施形態之半導體裝置200，進而能夠提供一種適合於高頻動作之半導體裝置。
(第3實施形態)
本實施形態之半導體裝置中，代替n型之汲極區域(第5碳化矽區域)10a而設置有p+型之第6碳化矽區域10c，該方面與第1及第2實施形態之半導體裝置不同。此處，對與第1及第2實施形態重複之內容重複記載。
圖13係本實施形態之半導體裝置之模式剖視圖。
本實施形態之半導體裝置300中，第6碳化矽區域10c係p+型之碳化矽層。第6碳化矽區域10c例如包含雜質濃度為1×1018atoms/cm3以上、1×1020atoms/cm3以下之Al(鋁)作為p型雜質。第6碳化矽區域10c係作為半導體裝置200之集極區域而發揮功能。本實施形態之半導體裝置300係IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極電晶體)。
第2電極30係作為集極電極而發揮功能。又，第3電極32係作為射極電極而發揮功能。
根據本實施形態之半導體裝置300，能夠提供一種因第2電極(集極電極)之膜剝落導致之可靠性降低得到抑制之半導體裝置。
(第4實施形態)
本實施形態之半導體裝置包含：碳化矽層，其具有第1面與設置於第1面之相反側之第2面；第1導電型之第1碳化矽區域，其設置於碳化矽層內；第2導電型之第2碳化矽區域，其設置於第1碳化矽區域上之碳化矽層內，且一部分設置於第1面；第1電極，其設置於第1面上，包含金屬、矽及碳；第2電極，其設置於第2面，包含金屬、矽及碳，且碳濃度低於第1電極；及第1導電型之第3碳化矽區域，其設置於第1碳化矽區域與第2電極之間之碳化矽層內，且一部分設置於第2 面。本實施形態之半導體裝置係PIN型二極體。此處，對於與第1至第3實施形態重複之內容重複記載。
圖14係實施形態之半導體裝置之模式剖視圖。
第1至第3實施形態中之第3電極32相當於本實施形態之第1電極34。第2電極30係作為陰極電極而發揮功能，又，第1電極34係作為陽極電極而發揮功能。第3碳化矽區域10d係作為n射極層而發揮功能，第1碳化矽區域10b係作為n-基極層而發揮功能，第4碳化矽層18係作為p射極層而發揮功能。
根據本實施形態之半導體裝置，能夠提供一種因第2電極(陰極電極)之膜剝落導致之可靠性降低得到抑制之半導體裝置。
雖對本發明之若干實施形態及實施例進行了說明，但該等實施形態及實施例係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等範圍內。
10‧‧‧碳化矽層
10a‧‧‧第5碳化矽區域(汲極區域)
10b‧‧‧第1碳化矽區域(漂移區域)
12‧‧‧第2面
14‧‧‧第1面
20‧‧‧第2碳化矽區域(井區域)
22‧‧‧第3碳化矽區域(源極區域，射極區域)
24‧‧‧第4碳化矽區域(接觸區域)
30‧‧‧第2電極
30a‧‧‧第1電極層
30b‧‧‧第2電極層
30b1‧‧‧第1相
30b2‧‧‧第2相
32‧‧‧第3電極
34‧‧‧第1電極
40‧‧‧第1絕緣膜(閘極絕緣膜)
42‧‧‧第2絕緣膜
100‧‧‧半導體裝置

Claims (9)

  1. 一種半導體裝置，其包含：碳化矽層；第1電極；第1絕緣膜，其設置於上述碳化矽層與上述第1電極之間；第1導電型之第1碳化矽區域，其設置於上述碳化矽層內之上述第1電極側；第2導電型之第2碳化矽區域，其設置於上述第1碳化矽區域內；第1導電型之第3碳化矽區域，其設置於上述第2碳化矽區域內；第2電極，其設置於上述碳化矽層之與上述第1電極相反側，與上述碳化矽層電性連接，且包含金屬、矽及碳；及第3電極，其與上述第3碳化矽區域電性連接，包含上述金屬、矽及碳，且碳濃度高於上述第2電極。
  2. 如請求項1之半導體裝置，其中上述第3電極之上述碳濃度為1×1018atoms/cm3以上。
  3. 如請求項1或2之半導體裝置，其中上述第2電極之膜厚大於上述第3電極之膜厚。
  4. 如請求項1或2之半導體裝置，其中上述第2電極包含：第1電極層，其包含上述金屬與矽；及第2電極層，其包含上述金屬、矽及碳，且設置於上述第1電極層與上述碳化矽層之間。
  5. 如請求項1或2之半導體裝置，其中上述金屬為鎳。
  6. 如請求項1或2之半導體裝置，其進而包含： 第2導電型之第4碳化矽區域，其設置於上述第2碳化矽區域內，與上述第3電極電性連接，且雜質濃度高於上述第2碳化矽區域。
  7. 如請求項1或2之半導體裝置，其進而包含：第1導電型之第5碳化矽區域，其設置於上述第1碳化矽區域與上述第2電極之間的上述碳化矽層內。
  8. 如請求項1或2之半導體裝置，其進而包含：第2導電型之第6碳化矽區域，其設置於上述第1碳化矽區域與上述第2電極之間的上述碳化矽層內。
  9. 一種半導體裝置，其包含：碳化矽層；第1導電型之第1碳化矽區域，其設置於上述碳化矽層內；第2導電型之第2碳化矽區域，其設置於上述第1碳化矽區域上之上述碳化矽層內；第1電極，其與上述第2碳化矽區域電性連接，且包含金屬、矽及碳；第2電極，其設置於上述碳化矽層之與上述第1電極相反側，與上述碳化矽層電性連接，包含上述金屬、矽及碳，且碳濃度低於上述第1電極；及第1導電型之第3碳化矽區域，其設置於上述第1碳化矽區域與上述第2電極之間之上述碳化矽層內。
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