CN106489208B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106489208B
CN106489208B CN201680001880.1A CN201680001880A CN106489208B CN 106489208 B CN106489208 B CN 106489208B CN 201680001880 A CN201680001880 A CN 201680001880A CN 106489208 B CN106489208 B CN 106489208B
Authority
CN
China
Prior art keywords
field plate
protection ring
electrode portion
annulus
conductive part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680001880.1A
Other languages
English (en)
Other versions
CN106489208A (zh
Inventor
加藤由晴
高桥英纪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Kyodo Co Ltd
Original Assignee
Fuji Kyodo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Kyodo Co Ltd filed Critical Fuji Kyodo Co Ltd
Publication of CN106489208A publication Critical patent/CN106489208A/zh
Application granted granted Critical
Publication of CN106489208B publication Critical patent/CN106489208B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供易于耐压结构部的小型化的半导体装置。该半导体装置具备形成在半导体基板的正面侧的有源区和耐压结构部，耐压结构部具备：保护环，以包围有源区的方式设置在半导体基板的正面侧；第一场板，设置于保护环的正面侧；电极部，设置于第一场板的正面侧；第二场板，设置在第一场板与电极部之间；导电连接部，将第一场板、电极部、第二场板和保护环相互电连接。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，已知有将缓和电场集中的场板设置于电力用半导体元件等的耐压结构部而成的结构(例如，参照专利文献1和专利文献2)。场板例如由金属材料形成。
现有技术文献
专利文献
专利文献1：日本特开平11-330456号公报
专利文献2：日本特开2008-193043号公报
发明内容
技术问题
通过利用湿蚀刻等对金属膜进行蚀刻，来形成预定的图案的场板。可是，金属膜的侧蚀量大。因此，在形成预定的图案的场板的情况下，必须根据侧蚀刻的量来将图案的宽度形成得过大。因此，难以将耐压结构部小型化，对半导体芯片的小型化带来阻碍。
技术方案
在本发明的形态中，半导体装置可以具备有源区和耐压结构部。有源区和耐压结构部可以形成在半导体基板的正面侧。耐压结构部可以具备：保护环、第一场板、电极部、第二场板、导电连接部。保护环可以以包围有源区的方式设置在半导体基板的正面侧。第一场板可以设置于保护环的正面侧。电极部可以设置于第一场板的正面侧。第二场板可以设置在第一场板与电极部之间。导电连接部可以将第一场板、电极部、第二场板和保护环相互电连接。第二场板的侧蚀量可以比电极部的侧蚀量小。
第二场板可以以半导体材料形成。电极部可以以金属材料形成。
在保护环的径向上，第二场板的宽度可以比电极部的宽度大。
在保护环的径向上，第二场板的宽度可以比第一场板的宽度大。
半导体装置还可以具备第一绝缘膜和第二绝缘膜。第一绝缘膜可以形成在第一场板与第二场板之间。第二绝缘膜可以形成在第二场板与电极部之间。导电连接部可以具有第一导电部和第二导电部。第一导电部可以贯通第一绝缘膜和第二绝缘膜，将电极部与第一场板连接。第二导电膜可以贯通第二绝缘膜，将电极部与第二场板连接。
第一导电部可以还贯通保护环与第一场板之间的第三绝缘膜，还将电极部与保护环连接。
第一导电部和第二导电部可以在与半导体基板的正面平行的面上沿着保护环的周向排列。
第二场板可以具有第一环状部、第二环状部和部分连接部。第一环状部可以以覆盖第一场板的保护环的径向内侧的端部的方式形成。第二环状部可以以覆盖第一场板的保护环的径向外侧的端部的方式形成。第二环状部可以与第一环状部分离。部分连接部可以设置于第一环状部和第二环状部的周向的一部分。部分连接部可以将第一环状部和第二环状部部分地连接。第二导电部可以将部分连接部与电极部连接。
第一导电部可以贯通第一环状部与第二环状部之间的未设置部分连接部的区域。
保护环可以具有多个直线部和多个角部。角部可以连接各个直线部。第一导电部和第二导电部可以设置在角部。
保护环可以包括第一保护环和第二保护环。第一保护环可以在半导体基板的正面侧包围有源区。第二保护环可以在半导体基板的正面侧包围第一保护环。第一场板、电极部、第二场板和导电连接部可以设置于各个保护环。在第一保护环与第二保护环之间，第二场板的间隔可以比第一场板的间隔窄。
应予说明，上述的发明内容并未列举本发明的全部特征。此外，这些特征组的再组合也构成本发明。
附图说明
图1是示出半导体装置100的一例的图。
图2是示出第一实施方式的耐压结构部20的剖面结构的一例的图。
图3是示出作为比较例的耐压结构部220的剖面结构的图。
图4是示出第二实施方式的耐压结构部20的一例的图。
图5是以实线示出第一场板24的形状的图。
图6是以实线示出第二场板26的形状的图。
图7是以实线示出电极部28的形状的图。
图8是示出图4～图7所示的各要素与保护环22之间的位置关系的一例的图。
图9示出图4中的B-B’剖面。
图10示出图4中的C-C’剖面。
图11是示出电极部28的结构例的图。
符号说明
100：半导体装置
10：有源区
12：直线部
14：角部
20：耐压结构部
22：保护环
24：第一场板
26：第二场板
28：电极部
29：图案
30：第二导电部
31：第一导电部
32：第三绝缘膜
34：第一绝缘膜
36：第二绝缘膜
38：第一环状部
40：第二环状部
42：部分连接部
102：正面侧层
104：背面侧层
106：背面侧电极
220：耐压结构部
具体实施方式
以下，通过发明的实施方式来说明本发明，但以下实施方式并不限定权利要求所涉及的发明。此外，实施方式中所说明的全部的特征组合未必是本发明的技术方案所必须的。
图1是示出半导体装置100的一例的图。图1中示出半导体装置100的正面结构。半导体装置100具备形成于硅基板等半导体基板的正面侧的有源区10和耐压结构部20。
在有源区10形成多个半导体元件。半导体元件可以是IGBT等高耐压半导体元件。例如，在有源区10沿深度方向依次形成IGBT的发射区、作为沟道起作用的基层、漂移层、集电层等。
耐压结构部20在半导体装置100的基板正面设置于比有源区10靠外的外侧。本例的耐压结构部20在半导体装置100的基板端部以包围有源区10的方式设置。耐压结构部20可以沿半导体装置100的基板的边形成为环状。例如，耐压结构部20具有多个直线部12和多个角部14。直线部12平行地形成于半导体装置100的基板。角部14形成于半导体装置100的基板的角的部分，并与相邻的直线部12连接。角部14例如具有圆弧等曲线形状。
图2是示出第一实施方式的耐压结构部20的剖面结构的一例的图。在本例中示出图1中的A-A’剖面。在该剖面中，半导体装置100具有保护环22、第一场板24、第二场板26、电极部28、第一导电部31、第二导电部30、正面侧层102、第一绝缘膜34、第二绝缘膜36、第三绝缘膜32、背面侧层104以及背面侧电极106。
正面侧层102例如作为IGBT等半导体元件的漂移层而起作用。背面侧层104例如作为IGBT等半导体元件的集电层而起作用。背面侧电极106例如作为IGBT等半导体元件的集电极而起作用。正面侧层102、背面侧层104和背面侧电极106还延伸形成在有源区10。
在有源区10中的正面侧层102的正面侧适当形成有例如IGBT等半导体元件的基层和发射区等。应予说明，半导体装置100的剖面结构并不限于具有正面侧层102、背面侧层104和背面侧电极106。半导体装置100具有与形成于有源区10的半导体元件对应的剖面结构。
在耐压结构部20中，在正面侧层102的正面侧形成有一个以上的保护环22。保护环22具有与正面侧层102不同的导电型。在本例中，正面侧层102为n-型，保护环22为p型。由此，在保护环22与正面侧层102之间形成耗尽层，并能够使耗尽层向半导体装置100的基板端部方向延伸。但是，基板的周向(耗尽层的延伸方向)侧的耗尽层端部(耗尽层端)不到达基板端部而与基板端部分离。
保护环22具有环状，并以包围图1所示的有源区10的方式设置。在设置多个保护环22的情况下，各个保护环22以同心状设置。例如，多个保护环22中，最里面的保护环22以包围有源区10的方式设置，接下来的保护环22以包围最里面的保护环22的方式设置。半导体装置100的正面上的保护环22的形状可以是与图1所示的耐压结构部20相同的形状。
第三绝缘膜32形成于正面侧层102的正面。第三绝缘膜32可以是将正面侧层102氧化而得到的层，或者通过CVD等使电介质沉积而得到的层，也可以是利用其它方法形成的绝缘膜。第三绝缘膜32形成在正面侧层102与第一场板24之间，将它们分离。
第一场板24设置于保护环22的正面侧。本例的第一场板24以预定的图案形成于第三绝缘膜32的正面。第一场板24例如具有环状，并以覆盖保护环22的方式形成。在与半导体装置100的基板正面平行的面内的第一场板24的面积可以比保护环22的面积大。
第一绝缘膜34形成于第一场板24和第三绝缘膜32的正面。此外，第一绝缘膜34形成在第一场板24与第二场板26之间，将它们分离。
第二场板26设置于第一场板24与电极部28之间。本例的第二场板26以预定的图案形成在第一绝缘膜34的正面。第二场板26例如具有环状，并以覆盖第一场板24的方式形成。但是，第二场板26也可以不覆盖第一场板24的至少部分区域。
例如，如图2所示，第二场板26的在保护环22的径向上的宽度L1比第一场板24的在该方向上的宽度大。这里，保护环22的径向是指例如如图1所示的A-A’方向那样，与保护环22的周向(延伸方向)大致垂直的方向。在该径向上的第二场板26的基板内侧的端部(图2中的A’侧端部)的位置可以配置为比第一场板24的基板内侧的端部更靠向半导体装置100的基板内侧的位置。此外，在该方向上的第二场板26的基板外侧的端部(图2中的A侧端部)的位置可以配置为比第一场板24的基板外侧的端部更靠向半导体装置100的基板外侧的位置。在与半导体装置100的基板正面平行的面内的第二场板26的面积可以比第一场板24的面积大。此外，在两个保护环22之间，第二场板26的间隔L2可以比第一场板24的间隔窄。
第二绝缘膜36形成于第二场板26和第一绝缘膜34的正面。此外，第二绝缘膜36形成在第二场板26与电极部28之间，将它们分离。
电极部28设置于比第一场板24和第二场板26更靠向正面侧。本例的电极部28以预定的图案形成于第二绝缘膜36的正面。电极部28例如具有环状，并形成于与第二场板26相向的区域的一部分。本例的电极部28覆盖第二场板26的径向上的中央区域，不覆盖端部区域。
如图2所示，第二场板26的在保护环22的径向上的宽度L1比电极部28的在该方向上的宽度大。在该方向上的第二场板26的基板内侧的端部的位置可以配置为比电极部28的基板内侧的端部更靠向半导体装置100的基板内侧的位置。此外，在该方向上的第二场板26的基板外侧的端部的位置可以配置为比电极部28的基板外侧的端部更靠向半导体装置100的基板外侧的位置。
在与半导体装置100的基板正面平行的面内的第二场板26的面积可以比电极部28的面积大。应予说明，电极部28的在保护环22的径向上的宽度可以比第一场板24大，也可以比第一场板24小。
第一导电部31和第二导电部30作为将第一场板24、第二场板26和电极部28相互电连接的导电连接部而起作用。本例的第一导电部31贯通第一绝缘膜34和第二绝缘膜36而将电极部28与第一场板24连接。此外，第一导电部31还贯通第一场板24和第三绝缘膜32，而连接于保护环22的正面。
通过施加于电极部28的电压，能够控制保护环22与正面侧层102的接合部分中的耗尽层的扩展。在第一绝缘膜34可以形成开口以使第一场板24的正面的一部分露出。第一场板24形成直径比该开口小的开口。在第一导电部31可以沿着第一场板24的该正面和侧面而形成。
第二导电部30贯通第二绝缘膜36而将电极部28与第二场板26连接。应予说明，导电连接部的方式不限于图2所示的方式。导电连接部只要是能够将保护环22、第一场板24、第二场板26和电极部28相互电连接的方式即可。作为其它例子，第二导电部30可以将第一场板24和第二场板26进行连接。
应予说明，第二场板26的侧蚀量比电极部28的侧蚀量小。这里，侧蚀量是指在沿深度方向对该层进行蚀刻而形成了预定的图案的情况下，在与半导体基板的正面平行的方向上蚀刻的量。例如，第二场板26以掺杂有磷等掺杂剂的导电性的多晶硅等半导体材料形成，电极部28以掺杂有硅的铝等金属材料形成。电极部28可以在与形成于有源区10的正面侧的金属电极相同的工序形成。
此外，第二场板26可以比电极部28薄。这里，电极部28的厚度是指在第二绝缘膜36的正面露出的部分的厚度。由此，能够将第二场板26的侧蚀量设置得比电极部28的侧蚀量小。本例的第二场板26以半导体材料形成，且比金属材料的电极部28薄。
本例的第二场板26的宽度比电极部28的宽度大。因此，能够通过第二场板26高效地将外部电荷等屏蔽，而防止在第三绝缘膜32等上带有不需要的电荷。
此外，第二场板26通过以预定的图案对形成在第一绝缘膜34的正面的多晶硅等半导体材料进行蚀刻而形成。并且，第二场板26的侧蚀量比电极部28的侧蚀量小。因此，在为了发挥屏蔽功能而以预定的间隔L2形成预定的宽度L1的第二场板26的情况下，也可以不预测侧蚀刻而将图案宽度设置得较大。
图案的间隔L2例如以根据半导体制造装置的性能尽可能小的方式进行设定。如上所述，由于第二场板26的侧蚀量的影响小，所以可以使用于形成第二场板26的图案间隔与第二场板26应有的间隔L2大致相等。因此，能够将耐压结构部20设置得小，易于半导体装置100的小型化。
此外，由于以半导体材料形成第二场板26，蚀刻变得容易，能够减小第二场板26的形状的偏差。通过减小在针对每个保护环22形成的耐压结构中最朝外侧伸出的第二场板26的形状偏差，能够高精度地控制各个耐压结构的宽度。
图3是示出作为比较例的耐压结构部220的剖面结构的图。耐压结构部220不具有第二场板26，电极部28还起到屏蔽功能。电极部28以铝等金属材料形成。
对为了发挥屏蔽功能而使电极部28的宽度为L1的情况进行研究。电极部28通过根据图案29对形成在第一绝缘膜34的整个正面的金属材料进行蚀刻而形成。电极部28的侧蚀量比第二场板26的侧蚀量大，因此必须将图案29的宽度增大该侧蚀量的部分。因此，难以进行耐压结构部220的小型化。
此外，图案29的间隔例如以根据半导体制造装置的性能尽可能小的方式进行设定。即，图案29的间隔与图2所示的间隔L2相等。如上所述，由于电极部28被侧蚀，所以电极部28的间隔变得比L2大。
图4是示出第二实施方式的耐压结构部20的一例的图。在图2所示的例子中，第一导电部31和第二导电部30沿着保护环22的径向排列。与此相对，在本例中，第一导电部31和第二导电部30沿着保护环22的周向排列。
在图4中，示出从半导体装置100的正面侧观察角部14中的耐压结构部20而得的概要。应予说明，在图4中，将层叠的第一场板24、第二场板26和电极部28的边界线全部以实线示出，但是，实际上这些边界线中的一部分无法从半导体装置100的正面侧观察到。
此外，在图5～图7中，示出第一场板24、第二场板26和电极部28的各形状的例子。图5是以实线示出第一场板24的形状的图。图5中的虚线表示图4所示的耐压结构部20的其它层。图6是以实线示出第二场板26的形状的图。图7是以实线示出电极部28的形状的图。
如图5所示，第一场板24在角部14具有开口。通过该开口露出保护环22的正面。通过该开口，第一导电部31贯通第一场板24。应予说明，在保护环22的径向上，第一场板24的宽度比第二场板26的宽度小。
如图6所示，第二场板26具有第一环状部38、第二环状部40和部分连接部42。第一环状部38以覆盖第一场板24的保护环22的径向内侧的端部的方式形成。此外，第二环状部40以覆盖第一场板24的保护环22的径向外侧的端部的方式形成。第一环状部38和第二环状部40相互分离而形成。第一环状部38和第二环状部40可形成为同心状。
部分连接部42设置于第一环状部38和第二环状部40的周向的一部分，并将第一环状部38和第二环状部40部分地连接。应予说明，在图6中，在夹在第一环状部38与第二环状部40之间的区域中的未形成部分连接部42的区域41填充有斜线。由于在区域41中不形成第二场板26，所以在区域41中第二场板26不与第一场板24重叠。在本例中在区域41设置第一导电部31。
第二导电部30将部分连接部42和电极部28进行连接。即，第二导电部30的背面侧端部如图6所示与部分连接部42连接。此外，第一导电部31贯通夹在第一环状部38和第二环状部40之间的区域中的未形成部分连接部42的区域中的各层，而将电极部28和保护环22连接。
第二场板26的宽度可以比电极部28的宽度和第一场板24的宽度中的任一宽度大。第二场板26的宽度是指从第一环状部38的基板内侧处的端部起到第二环状部40的基板外侧处的端部为止的宽度。第一环状部38和第二环状部40的宽度可以相同，也可以不同。
如图7所示，在电极部28的背面侧，连接有第一导电部31和第二导电部30。第一导电部31、第二导电部30和电极部28可以以相同的材料形成为一体。
如上所述，由于本例的第二场板26部分地形成将第一环状部38和第二环状部40进行连接的部分连接部42，所以能够使第一导电部31和第二导电部30沿着保护环22的周向排列。因此，与使第一导电部31和第二导电部30沿着保护环22的径向排列的情况相比，能够减小耐压结构部20的宽度，易于半导体装置100的小型化。
优选地，电极部28的宽度为从第二场板26的宽度中减去电极部28的侧蚀量而得到的宽度以下。由此，能够将蚀刻电极部28时的图案的间隔设置为L2以下。此外，第二场板26主要发挥屏蔽功能，因此电极部28的宽度可以更小。
作为一例，电极部28的在保护环22的径向上的宽度可以为第二场板26的一半以下。此外，第一场板24的在保护环22的径向上的宽度可以与第二场板26相同，可以为第二场板26的一半以下，也可以为第二场板26的1/3以下。
第一场板24与第二场板26可以为大致相同的厚度。此外，由于第二场板26主要发挥屏蔽功能，所以第二场板26可以比第一场板24厚。
应予说明，在图4～图7中第一导电部31和第二导电部30的保护环22的径向上的位置相同，但第一导电部31和第二导电部30的该径向上的位置也可以偏离。即，连结第一导电部31和第二导电部30的直线可以与保护环22的周向平行，也可以从与保护环22的周向平行的位置稍微偏离。
此外，第一导电部31和第二导电部30可以形成在耐压结构部20的各个角部14。此外，在一个角部14，可以第一导电部31和第二导电部30全都不形成。例如，四个角部14中，在对角的两个角部14形成第一导电部31和第二导电部30，在剩余的两个角部14哪个导电部都不形成。
此外，也可以在各个角部14只形成第一导电部31和第二导电部30中的一个。例如，四个角部14中，在对角的两个角部14形成第一导电部31，在剩余的对角的两个角部14形成第二导电部30。此外，可以在一个角部14形成第一导电部31，在对角的角部14形成第二导电部30。在剩余的两个角部14可以哪个导电部都不形成。
图8是示出图4～图7所示的各要素与保护环22之间的位置关系的一例的图。在图8中，以实线示出保护环22的形状。如上所述，保护环22具有环状，并设置于第一场板24的背面侧。本例的保护环22整体被第一场板24所覆盖。此外，保护环22通过第一导电部31而与电极部28电连接。应予说明，在图8中，将保护环22的端部的位置与第二场板26的端部的位置分离，但是保护环22的端部与第二场板26的端部也可以重叠。
图9示出图4中的B-B’剖面。应予说明，在图9中示出了一个保护环22，但是与图2所示的例子相同，耐压结构部20具有多个保护环22。在本例中，由于第一导电部31和第二导电部30沿着保护环22的周向排列，所以在穿过第一导电部31的保护环22的径向的B-B’剖面中，不存在第二导电部30。其它结构可以与图2所示的例子相同。
图10示出图4中的C-C’剖面。由于C-C’剖面是沿着保护环22的周向的剖面，所以在该剖面中存在第一导电部31和第二导电部30双方。应予说明，第二场板26相对于第一导电部31仅存在于C侧，不存在于C’侧。这是因为相对于第一导电部31在C侧存在图6所示的部分连接部42，与此相对，在C’侧不存在部分连接部42。
图11是示出电极部28的结构例的图。在图11中，仅示出了耐压结构部20中的电极部28和保护环22，省略了第一场板24等。在各个保护环22，电极部28可以以包围有源区10的方式形成为环状，或者也可以仅形成在除了直线部12之外的角部14。无论在哪种结构中，第一导电部31优选设置于角部14。在仅在角部14设置电极部28的情况下，可以在所有的角部14设置电极部28，也可以有选择地在一部分角部14设置电极部28。例如可以在对角的角部14设置电极部28，在其它角部14不设置电极部28。
此外，如图11所示，在两个以上的保护环22中，可以将具有形成为环状的电极部28的保护环22和具有仅形成在角部14的电极部28的保护环22交替配置。此外，在仅在角部14设置电极部28的两个以上的保护环22中，可以使设置电极部28的角部14不同。例如，可以在一个保护环22中在对角的两个角部14设置电极部28，在相邻的另一个保护环22中，在与上述的对角垂直的对角的角部14设置电极部28。
以上，利用实施方式对本发明进行了说明，但本发明的技术范围并不限于上述实施方式所记载的范围。本领域技术人员可知在上述实施方式中，可以进行各种变更或改进。根据权利要求的记载可知进行了那样的变更或改进的方式也可包括在本发明的技术范围内。
应注意，只要权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序并未特别明示“早于”、“预先”等，并且不是在后续处理中需要使用之前的处理的结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以该顺序来实施。

Claims (8)

1.一种半导体装置，具备形成在半导体基板的正面侧的有源区和耐压结构部，其特征在于，所述耐压结构部具备：
保护环，以包围所述有源区的方式设置在所述半导体基板的正面侧；
第一场板，设置于所述保护环的正面侧；
电极部，设置于所述第一场板的正面侧；
第二场板，设置在所述第一场板与所述电极部之间；
导电连接部，将所述第一场板、所述电极部、所述第二场板和所述保护环相互电连接；
第一绝缘膜，形成在所述第一场板与所述第二场板之间；以及
第二绝缘膜，形成在所述第二场板与所述电极部之间，
其中，所述第二场板由侧蚀量比所述电极部的侧蚀量小的材料形成，
在所述保护环的径向上，所述第二场板的宽度比通过所述导电连接部与所述第二场板连接的所述电极部的宽度大，
所述导电连接部具有：
第一导电部，贯通所述第一绝缘膜和所述第二绝缘膜，将所述电极部与所述第一场板连接；
第二导电部，贯通所述第二绝缘膜，将所述电极部与所述第二场板连接，
所述第一导电部和所述第二导电部在与所述半导体基板的正面平行的面上沿着所述保护环的周向排列。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二场板以半导体材料形成，
所述电极部以金属材料形成。
3.根据权利要求2所述的半导体装置，其特征在于，
在所述保护环的径向上，所述第二场板的宽度比所述第一场板的宽度大。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第一导电部还贯通所述保护环与所述第一场板之间的第三绝缘膜，还将所述电极部与所述保护环连接。
5.根据权利要求1所述的半导体装置，其特征在于，
所述第二场板具有：
第一环状部，以覆盖所述第一场板的所述保护环的径向内侧的端部的方式形成；
第二环状部，以覆盖所述第一场板的所述保护环的径向外侧的端部的方式形成，并与所述第一环状部分离；
部分连接部，设置于所述第一环状部和所述第二环状部的周向的一部分，并将所述第一环状部和所述第二环状部部分地连接，
所述第二导电部将所述部分连接部与所述电极部连接。
6.根据权利要求5所述的半导体装置，其特征在于，
所述第一导电部贯通所述第一环状部与所述第二环状部之间的未设置所述部分连接部的区域。
7.根据权利要求1所述的半导体装置，其特征在于，
所述保护环具有多个直线部和连接各个直线部的角部，
所述第一导电部和所述第二导电部设置在所述角部。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
所述保护环包括在所述半导体基板的正面侧包围所述有源区的第一保护环和在所述半导体基板的正面侧包围所述第一保护环的第二保护环，
所述第一场板、所述电极部、所述第二场板和所述导电连接部设置于各个保护环，
在所述第一保护环与所述第二保护环之间，所述第二场板的间隔比所述第一场板的间隔窄。
CN201680001880.1A 2015-01-29 2016-01-29 半导体装置 Active CN106489208B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015015420 2015-01-29
JP2015-015420 2015-01-29
PCT/JP2016/052784 WO2016121968A1 (ja) 2015-01-29 2016-01-29 半導体装置

Publications (2)

Publication Number Publication Date
CN106489208A CN106489208A (zh) 2017-03-08
CN106489208B true CN106489208B (zh) 2019-11-01

Family

ID=56543570

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680001880.1A Active CN106489208B (zh) 2015-01-29 2016-01-29 半导体装置

Country Status (4)

Country Link
US (1) US10304948B2 (zh)
JP (1) JP6358343B2 (zh)
CN (1) CN106489208B (zh)
WO (1) WO2016121968A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7431079B2 (ja) * 2020-03-25 2024-02-14 京セラ株式会社 半導体装置及び半導体装置の製造方法
US11600724B2 (en) * 2020-09-24 2023-03-07 Wolfspeed, Inc. Edge termination structures for semiconductor devices
JP2024044679A (ja) * 2022-09-21 2024-04-02 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3591301B2 (ja) 1998-05-07 2004-11-17 富士電機デバイステクノロジー株式会社 半導体装置
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
JP5205856B2 (ja) 2007-01-11 2013-06-05 富士電機株式会社 電力用半導体素子
JP2009117715A (ja) * 2007-11-08 2009-05-28 Toshiba Corp 半導体装置及びその製造方法
JP2011049393A (ja) * 2009-08-27 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5509908B2 (ja) * 2010-02-19 2014-06-04 富士電機株式会社 半導体装置およびその製造方法
JP5269852B2 (ja) 2010-10-04 2013-08-21 三菱電機株式会社 半導体装置
JP5637154B2 (ja) * 2012-02-22 2014-12-10 トヨタ自動車株式会社 半導体装置
CN104170090B (zh) * 2012-03-22 2017-02-22 丰田自动车株式会社 半导体装置
CN104995736B (zh) * 2013-02-15 2018-03-30 丰田自动车株式会社 半导体装置及其制造方法
JP6101183B2 (ja) * 2013-06-20 2017-03-22 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JPWO2016121968A1 (ja) 2017-04-27
US10304948B2 (en) 2019-05-28
CN106489208A (zh) 2017-03-08
US20170110560A1 (en) 2017-04-20
WO2016121968A1 (ja) 2016-08-04
JP6358343B2 (ja) 2018-07-18

Similar Documents

Publication Publication Date Title
CN103534809B (zh) 半导体器件及半导体器件的制造方法
JP4935192B2 (ja) 半導体装置
JP6231396B2 (ja) 半導体装置及び半導体装置の製造方法
JP6231422B2 (ja) 半導体装置
JP2008193043A (ja) 電力用半導体素子
JP6834156B2 (ja) 半導体装置および製造方法
JP2016152357A (ja) 半導体装置および半導体パッケージ
CN106489208B (zh) 半导体装置
CN106206700A (zh) 半导体装置
JP6193163B2 (ja) 絶縁ゲート型半導体装置
US20170047444A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2009267032A (ja) 半導体装置とその製造方法
JP2010135677A (ja) 半導体装置
JP2017147393A (ja) Ｒｂ‐ｉｇｂｔ
CN103681797A (zh) 半导体装置及其制造方法
CN104009071A (zh) 半导体装置
JP5182376B2 (ja) 半導体装置
JP6639365B2 (ja) 半導体装置
WO2014188570A1 (ja) 半導体装置
CN105977295B (zh) 半导体装置
JP2012004466A (ja) 半導体装置
CN105990435B (zh) 半导体装置
JP6362925B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6183075B2 (ja) 半導体装置
US9401422B2 (en) Trench DMOS device with reduced gate resistance and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant