CN106488663A - 使用间距保持器将第一焊接件焊接在第二焊接件上的方法 - Google Patents

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Abstract

本发明涉及一种用于将第一焊接件焊接在第二焊接件的安装面上的方法。第一焊接件具有顶面和与顶面对置的底面。在该方法中,将焊料放置在安装面和底面之间并且如此地熔化焊料,使得在第一时刻,第一焊接件在底面的第一位置处抵靠间距保持器;第一焊接件在底面的第二位置处抵靠间距保持器;第一焊接件的底面的位置与安装面具有第一间距。第一焊接件和第二焊接件如此地相对彼此按压,使得从在第一时刻之后的第二时刻起第一焊接件的底面的第三位置与安装面具有第二间距,第二间距比第一间距小,并且在相对彼此按压期间将焊料冷却至其固化温度之下,从而形成固定的连接层,连接层穿过安装面延伸至第一焊接件的底面。

Description

使用间距保持器将第一焊接件焊接在第二焊接件上的方法
技术领域
本发明涉及一种用于将第一焊接件、例如电路载体焊接在第二焊接件上、例如用于功率半导体模块的底板上的方法。
背景技术
在功率半导体模块中,一个或者多个电路载体通常分别借助于在功率半导体模块的底板上的焊接层得以焊接。在电路载体上所实现的电路能够含有一个或者多个半导体芯片,其在运行期间通过电路载体和底板得以冷却。在此,温度流从半导体芯片通过电路载体和焊接层传导至底板。
底板通常在一侧上凹形地成形,在该侧上该底板与电路载体焊接在一起。这能够在底板和电路载体的合适的设计方案中使得该底板的与电路载体相背对的侧在运行期间几乎是平的并且由此能够使得其与散热体的平面的接触面以较好的热接触来工作。
通过该凹形的形状,焊层的厚度在其边缘处比在中心处要小。示例性地,该焊接层能够几乎具有一透镜的形状。因为热传导随着局部的焊接层的厚度的上升而变差,所以被安装在电路载体之上的焊接层的相对较厚的区段上的半导体芯片的温升并不是最优的。
另一方面,焊接连接的质量随着下降的焊层厚度而变差,这是因为具有更高厚度的焊接层在运行时会出现以下情况,即比具有较小的厚度的焊接层来说能够更好地均衡其热机械压力。
发明内容
本发明的目的在于,提供一种在构造高质量的焊接连接层的情况下将第一焊接件焊接至第二焊接件的方法,该焊接连接层能够实现对于安装在所述焊接件上的或者待安装至所述焊接件上的半导体芯片的良好的冷却。
该任务通过一种用于将电路载体焊接在底板的安装面上的方法来解决。
本发明的一个方法涉及一种用于将第一焊接件焊接在第二焊接件的安装面上的方法。所述第一焊接件具有顶面和与所述顶面对置的底面。将焊料放置在所述安装面和所述底面之间并且如此地熔化所述焊料,使得在第一时刻所述第一焊接件在所述底面的第一位置处抵靠一间距保持器;所述第一焊接件在所述底面的第二位置处抵靠一间距保持器;所述第一焊接件的所述底面的第三位置与所述安装面具有第一间距。所述第一焊接件和所述第二焊接件如此地相对彼此按压,使得从在所述第一时刻之后的第二时刻起所述第一焊接件的所述底面的所述第三位置与所述安装面具有第二间距,所述第二间距比所述第一间距小。在所述相对彼此按压期间将所述焊料冷却至其固化温度之下,从而形成固定的连接层,所述连接层穿过所述安装面延伸至所述第一焊接件的所述底面。
示例性地,所述第一焊接件能够为用于功率半导体模块的底板并且第二焊接件能够为电路载体,或者示例性地所述第一焊接件能够为电路载体并且第二焊接件能够为用于功率半导体模块的底板。
附图说明
以下将借助于多个实施例在参照所附的附图的情况下阐述本发明。在附图中的图示并非按照比例示出的。附图中:
图1A示出了穿过设置有间距保持器的底板的横截面;
图1B示出了依据图1A的底板的顶视图;
图2A示出了穿过设置有焊料的依据图1A的底板的横截面;
图2B示出了依据图2A的设置有焊料的底板的顶视图;
图3示出了依据图2A的设置有焊料的底板在放置在电路载体上之前的情况;
图4示出了依据图2A的设置有焊料的底板在放置在电路载体上之后的情况;
图5示出了在将电路载体局部地按压至底板在熔化的焊料的情况下的依据图4的装置;
图6示出了在焊料凝固之后的依据图5的装置;
图7示出了穿过设置有不同直径的间距保持器的底板的横截面;
图8示出了在放置在电路载体上之后的依据图7的设置有焊料的底板;
图9示出了将电路载体局部地按压至底板在熔化的焊料的情况下的依据图8的装置;
图10示出了依据图9的在焊料凝固后的装置;
图11示出了具有集成的通过冲印产生的间距保持器的底板;
图12示出了具有流体的焊料的装置,该焊料被设置在底板和电路载体之间并且嵌入至固体的部件之中;
图13示出了在电路载体上施加有按压力期间的依据图12的装置;以及
图14示出了然而在散热至其固化温度之下之后的依据图13的装置。
具体实施方式
图1A示出了穿过具有安装面3t的底板3的横截面,在安装面3t上应当焊接有电路载体2,这一点接下来将借助于图3至图6加以阐述。图1B示出了依据图1A的装置的关注其安装面3t的顶视图。
原则上底板3能够具有任意的构型,例如具有平面的或者近乎平面的板的形状和/或如在图1A中所示的向安装面3t凹形地弯曲。底板3的厚度能够为至少1mm和/或最高6mm。然而更小的或者更大的值也同样是可行的。底板3能够例如由金属或者由金属基复合材料(MMC-材料,诸如铝碳化硅)制成。用于底板3的合适的材料例如由金属铜、铜合金、铝或铝合金制成。同样地,底板3能够例如具有由铜、铜合金、铝、铝合金管或其他金属制成的载体层,该载体层用于改善与薄的涂层的焊接性,安装面3t的与涂层相背对的侧构成或者具有该载体层。用于改善焊接性的涂层的合适的材料例如为镍、银、金、铂。这样的涂层在载体层上的设置能够例如借助于电镀借助于溅射或者通过气相沉积来实现。
此外存在一个或者多个间距保持器41、42、43,它们被设置在安装面3t上。间距保持器41、42、43之后在焊接过程中构成用于待焊接的电路载体2的焊盘。通过将电路载体2在焊接过程期间相对于间距保持器41、42、43压紧的方式使得电路载体被施加在其上,进而使得通过选择合适的尺寸的间距保持器41、42、43来调节具有高精度的制成的焊接层的期望的厚度或期望的厚度曲线。
在该示例之中,依据图1A和图1B,间距保持器41、42、43被制成单独的安装在安装面3t上的元件。替代或者补充在安装面3t上的一个或者多个间距保持器41、42、43地,也能够将一个或者多个间距保持器构造为底板3的组成部分,例如底板3的突出部。这样被构造为底板3的组成部分的突出部能够例如通过对底板3的冲印来产生,但是也能够通过铣削、通过掩蔽蚀刻或其它材料加工工艺来产生。
为了将电路载体2焊接在安装面3t上需要焊料5。如在前述的示例中借助于依据图2A的横截面以及借助于依据图2B的顶视图所示出的那样,焊料5能够以一种或者多种焊板(即也是所谓的预成型焊料)的形式设置在安装面3t之上。同样地,然而该焊料5以膏状的形式设置在安装面3t和/或电路载体2的底面2b之上。该设置能够例如通过丝网印刷或模板印刷(Schablonendruck)来实现。原则上来说焊料5也能够以任意的方式和任意的形状来提供。这仅仅得出,在焊接过程中熔化并且在此期间电路载体2在焊料5熔化时相对于底板3从安装面3t直至电路载体2的底面2b地压入。焊料5的熔化如此实现,即在电路载体2与焊料接触之前和之后。
图3示出了设置有焊料5的底板3以及在焊接之前的电路载体2。该电路载体2包括介电的绝缘载体20,其被构造为平面的小板并且具有上主表面以及与其相反的下主表面。在该绝缘载体20的上主表面之上施加有上金属化层21,其可选地能够被结构化为导轨和/或导体面。此外,在绝缘载体20的下主表面上施加有可选的下金属化层22,其未被结构化,替代地也能够结构化。该上金属化层21与绝缘载体20相背对的侧构成电路载体2的顶侧2t。只要下金属化层22存在,那么该电路载体2的底面2b构成其与绝缘载体20相背对的侧。顶侧2t通常示出电路载体2的安装侧(即已经与一个或者多个电子构件安装在一起和/或待与一个或者多个电子构件安装在一起),并且该电路载体2的底面2b与顶面2t相反地设置。
金属化层21和22与绝缘载体20固定地并且材料配合地连接。尤其地,上金属化层21通过其整个与绝缘载体20相邻的侧与绝缘载体20固定地并且材料配合地连接。相应地,下金属化层22通过其整个与绝缘载体20相邻的侧与绝缘载体20固定地并且材料配合地连接。
绝缘载体20为电绝缘的。其能够例如由陶瓷的材料构成,例如氮化铝(AIN)、氧化铝(Al2O3)、氮化硅(Si3N4)、碳化硅(SiC)或者氧化钡(BeO)。上金属化层21和下金属化层22能够例如由铜、铜合金、铝或者铝合金制成。
依据一个示例,电路载体2能够涉及DCB基体(直接铜键合)、上金属化层21和只要存在的下金属化层22能够通过预制的铜膜制成,该铜膜的上表面氧化了;通过DCB工艺与陶瓷的绝缘载体20例如由氧化铝制成的绝缘载体相连接。
绝缘载体20的厚度能够例如为至少0.2mm和/或最高为1.5mm,上金属化层21的厚度能够例如为至少0.2mm和/或最高为1mm,并且下金属化层22(只要存在)的厚度能够例如为至少0.2mm和/或最高为1mm。
电路载体2能够在其与底板3焊接期间未被装备,或者其能够在与一个或者多个电子构件焊接之前加以装备。在图3中在此示意性地并且仅仅示例性地示出了一种电子构件1,其被设置在顶侧2t上并且借助于键合线8导电地连接。该构件1和键合线8的图示被省去了,以便表明电路载体2在其被焊接至键合线3之前和期间未被装备或者替代地装备有一种或者多种电子构件。
在电路载体2所装备的构件1中,在其焊接至底板3上之前和期间,构件1能够为任意的电子构件,例如二极管或者可控的半导体开关,例如IGBT(绝缘栅双极型晶体管)、MOSFET(金属-氧化物半导体场效应晶体管)、JFET(结型场效应晶体管)、晶闸管。在所有提及的示例中,也能够为所谓的竖直型构件,其在其与绝缘基体1相邻的底面(例如借助于焊接、烧结或者黏贴的连接)与上金属化层21的一个区段导电地连接。此外,这样的竖直型构件在其与绝缘基体2相背对的顶侧以任意的方式导电地连接并且例如与该上金属化层21的另一个区段或者所制造的半导体模块的另一个构件导电地连接。在图3中在此仅仅示例性地示出了键合线连接,在该连接中键合线8通过键合线在该键合位置处直接地金属丝键合至金属层,该金属层处于该构件1的顶侧处,以及在另一个键合位置处间接地金属丝键合至上金属化层21的另一个区段。作为键合线工艺合适的尤其是超声波金属丝键合。
焊料5能够为软焊料并且依此具有小于450℃的液化温度。为了将电路载体2焊接至安装面3t之上并且由此焊接至底板3之上,焊料5在绝缘基体2的底面2b和安装面3t之间嵌入并且熔化,从而使得一方面在图4中所示出的第一时刻该电路载体2在底面2b的第一位置S1处被施加在一个间距保持器41上,电路载体2在底面2b的第二位置S2处被施加在一个间距保持器42上并且在电路载体2的底面2b的第三位置S3处与安装面3t具有大于零的第一间距d1。
从在第一时刻之后的第二时刻起,在图5中示出地将进行电路载体2在方向安装面3t上的按压,使得电路载体2的底面2b的第三位置S3与安装面3t具有比第一间距d1更小的第二间距d2。在按压状态保持期间,焊料5将被散热至其固化温度之下,从而使得固体的5构成固定的连接层,该连接层从安装面3t延伸直至电路载体2的底面2b,这一点在图6的结果中示出。
通过将第三位置S3与安装面3t的间距通过按压从d1缩小至d2,例如缩小至少50μm、至少100μm或者至少200μm,从而使得连接层在第三位置S3附件具有一厚度,该厚度显著地小于其未通过按压作用将间距从d1降低至d2所拥有的厚度。通过这样的按压,此外形成了电路载体2的偏转,从而使得电路载体2在第三位置S3处具有凹形的弧形。
与之不同的是通过相对彼此按压(即从第一时刻至第二时刻),第一位置S1与安装面3t的间距和/或第二位置S2与安装面3t的间距不会减小超过25μm。
电路载体2的按压能够通过按压力F3来实现,该按压力从第二时刻起间接地或者直接地作用在电路载体2的顶面2t上。该按压力F3能够例如至少为2N、至少5N、至少10N或者甚至至少20N。可选地,该按压力F3能够局部地被限制为作用在顶面2t的一小部分上,例如在第三位置S3上。
可选地,在第一位置S1上按压力F1,和/或在第二位置S2上按压力F2间接地或者直接地作用在电路载体2的顶面2t上,该按压力分别在安装面方向上按压该电路载体2。
间距保持器43同样是可选的。只要该第三间距保持器存在,那么该第三间距保持器在安装面3t处如此地按压电路载体2,从而使得第三位置S3在按压期间施加在该间距保持器43上。
在依据图1A至图6的示例中,间距保持器41、42、43如此地设计,使得产生基本上具有恒定的厚度的连接层5。这一点能够例如通过以下方式实现,即针对间距保持器41、42、43使用具有相同直径的键合线区段。同样地,将两个或者多个间距保持器构造为相关联的键合线的区段也是可行的。显而易见地,不仅键合线能够使用为间距保持器41、42、43,而且任意其他元件只要其具有超过安装面3t的合适的高度便可。
在构造为键合线的间距保持器41、42、43的情况下,它们能够通过键合线键合至安装面3t处的具体的键合位置并且由此固定至其上。虽然键合线的直径通过金属丝键合过程至局部的键合位置而减小了,但是键合线仍然具有在键合位置附件的其原始的未减小的直径。具有未减小的直径的该范围限定了局部的在安装面3t和底面2t在安装面3t方向按压的电路载体的间距,并且由此所固定的连接层的局部的厚度。
依据另一个借助于图7至图10所阐述的示例能够通过间距保持器41、42、43的合适的设计也能够产生具有目标变化的厚度的连接层5。示例性地,能够如此地产生具有一个区段的连接层,在该区段中连接层的厚度局部地减小。这样的区段具有局部降低的厚度能够例如在位于电路载体2的顶面2t处的范围中能够装备有待超过电路载体2和连接层地冷却的半导体芯片1。
如在图7中所示的那样,间距保持器41和42进一步延伸超过安装面3t,超过间距保持器43。在被构造为键合线的间距保持器的情况下,间距保持器43能够具有比间距保持器41和/或间距保持器42更小的直径。在此,间距保持器41和间距保持器42能够具有相同的直径,或者间距保持器41的直径能够比间距保持器42的直径大小或者更大。
与间距保持器41、42、43的类型无关地,它们能够如此设计,使得在第三位置S3附近的连接层具有局部减小的厚度并且因此具有减小的热阻,这将引起电子构件1的良好的散热,借助于此电路载体2的顶面2t在第三位置S3上和/或在减小的厚度的范围内。
只要连接层具有第三位置S3,那么在其范围内连接层的厚度将局部地减小,从而使得第三位置S3和减小的厚度的范围位于该电路载体2的中间区域之中。例如,连接层能够具有中间区段5z,以及环状的区段5r,该环状的区段围绕中间区段5z,其中,连接层在边缘区段5r具有比在中间区段5z处的厚度更大(例如大至少50μm)的厚度。
图11示出了又一个示例的底板3的变型,其具有集成的通过冲印产生的间距保持器41、42、43。
如借助于前述的实施例所阐述的那样,借助于本发明能够设置具有预先给定的厚度或者预先给定的厚度特性的连接层。为此,流体的焊料在底板3的方向上被朝着间距保持器41、42、43按压,从而使得电路载体2被施加在间距保持器41、42、43上。通过该按压,电路载体2在流体的焊料5的情况下形成一形状。该形状直至焊料5凝固均得以保持,由此使得电路载体2的形状固定并且得到由间距保持器41、42、43的几何形状和布置所决定的厚度或通过凝固的焊料所构造的连接层的厚度分布。
按压力F3的产生和可能存在的按压力F1和/或F2的产生也能够基本上以任意的方式来实现。示例性地,凝固通过焊料形状(即一种夹具,在该夹具中底板3、电路载体2和位于其间的焊料5得以嵌入)装有横向加固,其具有多个螺纹孔,在螺纹孔中分别旋入螺栓。在按压其间螺栓间接地和/或直接地压住电路载体2的顶面2t并且由此使得电路载体2相对于底板3或相对于其安装面3t得以压住。螺栓的布置能够在此如此地选择,使得其在电路载体2上面并且此外在间距保持器41、42、43上面。
同样地,按压力F3和可能存在的F1和/或F2例如通过机械的杆借助于电动或者气动的工具来形成,或者通过一个双金属片借助于升温(例如通过针对焊接过程所需要的升温)而得以弯曲并且在电路载体2上输出按压力。在简单的情况下也能够通过以下方式实现,即在电路载体2上的合适的位置处放置一个或者多个重量,例如在第三位置S3处为了产生按压力F3、在第一位置S1处为了产生按压力F1并且在第二位置S2处为了产生按压力F2。当焊料在腔室中在相对的正产压力下产生降低的压力(真空钎焊)时,按压力F3以及可能存在的F1和/或F2例如也能够与在腔室中的压力有关地产生。
在所示出的示例中,间距保持器41、42、43或者作为与底板3首先无关的元件(例如作为键合线)与底板3的安装面3t相连接,或者间距保持器41、42、43已经是底板3的集成的组成部分(例如作为冲印的底板3的突出部)。同样地,然而相对应的间距保持器41、42、43被设置在电路载体2的底面2t处也是可行的,也就是说或者作为电路载体首先无关的元件(例如键合线)与电路载体2的底面2b相连接,或者作为电路载体2的集成的组成部分(例如作为从绝缘载体20伸出的下金属化层22的突出部)。
用于间距保持器41、42、43的材料原则上能够是任意的。例如合适的为铝、铝合金、铜或者铜合金。
在被构造为键合线的间距保持器41、42、43中其(标称)直径如此地选择,使得其相应于在所涉及的键合线周围所期望的连接层的厚度。
间距保持器41、42、43的布置基本上能够变化。依据简单的设计方案,间距保持器43恰好处于电路载体2的位置之下(在S3之上),在该位置上按压力起作用。同样地,在电路载体2的边缘区域中间距保持器41、42得以放置。为了在按压时均衡位置的容差,能够得出局部相同的连接层的厚度的多个间距保持器放置在相互临近的位置是有意义的。同样地,在按压位置(在该示例中为S3之上)和位于电路载体2的边缘的位置S1和S2之间定位另外的间距保持器也是可行的。
依据另一个借助于图12至图14所阐述的设计方案,在焊接温度时是固体的部件40作为间距保持器嵌入焊料5,当具有恒定的厚度的连接层应该产生时。在此类的间距保持器40中能够为例如球,其直径相应于所制造的连接层的期望的厚度。然而也能够选择其他形状例如圆柱形、平板状等。
当相对彼此按压期间间距保持器40既在第一焊接件2处(在这种情况下被构造为电路载体的第二焊接件2例如在其下金属化层22处)也在安装面3t处。每个此类的间距保持器40要么未熔化,要么其具有比焊料5的固化温度更高的固化温度。用于这样的间距保持器40的合适的材料为金属、陶瓷或者玻璃。
此外,每个此类的间距保持器40在熔化的焊料5时嵌入其中,但是既不与第一焊接件2也不与第二焊接件3材料配合地连接。与第一焊接件和第二焊接件2、3的固定的并且材料配合的连接在焊料5被散热至其固化温度以下时才会形成。
在该方法中,每个间距保持器40相应于前述的具有以下不通电的间距保持器41和42,即间距保持器40首先通过焊料5散热至其固化温度之下然后既与第一也与第二焊接件2、3材料配合地连接。
依据前述发明的方法能够应用于不同的电路载体2。只要电路载体2具有介电的陶瓷绝缘载体20即可,那么其能够具有任意陶瓷类型构成并且具有任意厚度。
所需要的按压力F3能够在本发明的所有设计方案中通过简单的尝试来确定。尤其地,在具有陶瓷的绝缘载体20的电路载体2中,所需要的按压力F3首先通过绝缘载体20的材料和厚度来确定,因为陶瓷具有比上和下金属化层21、22更小的弹性。在设置了按压力F3和间距保持器41、42、43的设计方案时,仅仅需要注意按压力F3是否会形成电路载体2的足够的弯曲,而不会造成陶瓷的绝缘载体20的破坏。示例性地,所需要的按压力F3在电路载体2的绝缘载体20由氧化铝构成并且其厚度为0.32mm至0.38mm时为约20N。该值然而也能够针对其他陶瓷材料和厚度来选择。
借助于本发明来阐述的连接层的厚度原则上能够是任意的。示例性地,该连接层能够具有在200μm至600μm范围内的厚度。该连接层的凭据你的厚度在此通过连接层的厚度在其基本面上的积分和连接层的基本面的商来获得。当焊接件为由金属基复合材料(MMC:例如碳硅铝)所构成的底板并且另一个焊接件为具有陶瓷的绝缘载体的电路载体时,连接层的凭据你的厚度也能够在50μm至600μm之间的范围。原因在于,这样的配置已经使得更小的平均的连接层厚度足够了,使得陶瓷的热膨胀系数和金属基复合材料的膨胀系数可比较地相差较少,进而使得连接层必须均衡较小的热机械力,该力在温度变化负担时在功率半导体模块的运行期间出现。
在所示出的示例中,第一焊接件被构造为电路载体并且第二焊接件被构造为用于功率半导体模块的底板。替代地,第一焊接件能够为用于功率半导体模块的底板并且第二焊接件能够为电路载体。然后,安装面能够例如通过下金属化层22的与绝缘载体20相背对的侧来给出。只要间距保持器41、42、43与被构造为电路载体2的第二焊接件相连接,那么其例如使得在其上下金属化层22的与绝缘载体20相背对的侧与电路载体2相连接。示例性地,间距保持器41、42、43能够被构造为键合线,其通过金属丝键合被键合至该下金属化层22的与绝缘载体20相背对的侧上,或者例如被构造为下金属化层22的突出部,其在下金属化层22的与绝缘载体20相背对的侧上朝着绝缘载体20的方向伸出。原则上来说,所阐述的原理然而也能够使得任意的第一和第二焊接件相互焊接。

Claims (22)

1.一种用于将第一焊接件(2)焊接在第二焊接件(3)的安装面(3t)上的方法,其中,所述第一焊接件(2)具有顶面(2t)和与所述顶面(2t)对置的底面(2b),并且其中,所述方法包括:
将焊料(5)放置在所述安装面(3t)和所述底面(2b)之间并且如此地熔化所述焊料(5),使得在第一时刻
-所述第一焊接件(2)在所述底面(2b)的第一位置(S1)处抵靠间距保持器(41);
-所述第一焊接件(2)在所述底面(2b)的第二位置(S2)处抵靠间距保持器(42);
-所述第一焊接件(2)的所述底面(2b)的第三位置(S3)与所述安装面(3t)具有第一间距(d1);
如此地相对彼此按压所述第一焊接件(2)和所述第二焊接件(3),使得从在所述第一时刻之后的第二时刻起所述第一焊接件(2)的所述底面(2b)的所述第三位置(S3)与所述安装面(3t)具有第二间距(d2),所述第二间距比所述第一间距(d1)小,并且在所述相对彼此按压的期间将所述焊料(5)冷却至其固化温度之下,从而形成固定的连接层,所述连接层穿过所述安装面(3t)延伸至所述第一焊接件(2)的所述底面(2b)。
2.根据权利要求1所述的方法,其中,所述第一间距(d1)至少比所述第二间距(d2)大25μm。
3.根据前述权利要求中任一项所述的方法,其中,所述第一焊接件(2)在所述第一时刻在所述底面(2b)的所述第一位置(S1)处抵靠所述间距保持器(41),所述间距保持器(41)被构造为:
-键合线;或者
-所述第二焊接件(3)的突出部;或者
-无纺布。
4.根据前述权利要求中任一项所述的方法,其中,所述第一焊接件(2)在所述第一时刻在所述底面(2b)的所述第二位置(S2)处抵靠所述间距保持器(42),所述间距保持器(42)被构造为:
-键合线;或者
-所述第二焊接件(3)的突出部;或者
-无纺布。
5.根据权利要求1至3中任一项所述的方法,其中
-所述间距保持器(40),所述第一焊接件(2)在所述第一时刻在所述底面(2b)的所述第一位置(S1)处抵靠所述间距保持器(40);
-所述间距保持器(40),所述第一焊接件(2)在所述第一时刻在所述底面(2b)的所述第二位置(S2)处抵靠所述间距保持器(40);
-一定数量的另外的间距保持器(40);
分别
-不会熔化或者具有高于所述焊料(5)的固化温度的固化温度;
-在焊料熔化时嵌入焊料,但既不与所述第一焊接件(2)也不与所述第二焊接件(3)材料配合地连接;以及
-在相对彼此按压期间既抵靠所述第一焊接件(2)也抵靠所述安装面(3t)。
6.根据前述权利要求1至4中任一项所述的方法,其中,所述第三位置(S3)在相对彼此按压期间抵靠间距保持器(43)。
7.根据权利要求6所述的方法,其中,所述第一焊接件(2)在相对彼此按压期间在所述底面(2b)的所述第三位置(S3)处抵靠所述间距保持器(43),所述间距保持器(43)被构造为:
-键合线;或者
-所述第二焊接件(3)的突出部;或者
-无纺布。
8.根据权利要求1或2所述的方法,其中
所述第一焊接件(2)在所述第一时刻在所述底面(2b)的所述第一位置(S1)处抵靠所述间距保持器(41),所述间距保持器(41)被构造为键合线,所述键合线具有第一直径;以及
所述第一焊接件(2)在所述相对彼此按压的期间在所述底面(2b)的所述第三位置(S3)处抵靠所述间距保持器(43),所述间距保持器(43)被构造为键合线,所述键合线具有比所述第一直径小的第二直径。
9.根据权利要求8所述的方法,其中,所述第一焊接件(2)在所述第一时刻在所述底面(2b)的所述第二位置(S2)处抵靠所述间距保持器(42),所述间距保持器(42)被构造为键合线,所述键合线具有所述第一直径。
10.根据前述权利要求中任一项所述的方法,其中,所述连接层具有平均厚度,并且其中,
所述连接层具有最小厚度,所述最小厚度比所述平均厚度最多小25μm;和/或
所述连接层具有最大厚度,所述最大厚度比所述平均厚度最多大25μm。
11.根据权利要求1至9中任一项所述的方法,其中,所述连接层具有平均厚度,并且其中
所述连接层具有最小厚度,所述最小厚度比所述平均厚度最多小13μm;和/或
所述连接层具有最大厚度,所述最大厚度比所述平均厚度最多大13μm。
12.根据权利要求1至9中任一项所述的方法,其中,所述连接层具有中间区段(5z)以及环形的区段(5r),所述环形的区段围绕所述中间区段(5z),其中,所述连接层在边缘区段(5r)中具有一厚度,所述厚度比所述连接层在所述中间区段中所具有的厚度至少大50μm。
13.根据前述权利要求中任一项所述的方法,其中,所述第一焊接件(2)被构造为电路载体并且所述第二焊接件(3)被构造为用于功率半导体模块的底板。
14.根据权利要求1至12中任一项所述的方法,其中,所述第一焊接件(2)被构造为用于功率半导体模块的底板并且所述第二焊接件(3)被构造为电路载体。
15.根据权利要求13或14所述的方法,其中,所述电路载体具有介电的绝缘载体(20)以及施加在所述绝缘载体之上的上金属化层(21)。
16.根据权利要求15所述的方法,其中,所述电路载体具有下金属化层(22),所述下金属化层被施加在所述介电的绝缘载体(20)的与所述第一金属化层(21)相背对的侧上。
17.根据权利要求15或16所述的方法,其中,所述绝缘载体被构造为陶瓷层。
18.根据权利要求14至17中任一项所述的方法,其中,所述电路载体(2)在将所述焊料(5)安置在所述安装面(3t)和所述底面(2b)之间之前和/或在将所述焊料(5)冷却至其固化温度之下之后装配半导体芯片(1)。
19.根据权利要求18所述的方法,其中,所述半导体芯片(1)在所述第三位置(S3)之上已安置在或将被安置在所述上金属化层(21)的与所述绝缘载体(20)相背对的侧上。
20.根据前述权利要求中任一项所述的方法,其中,所述相对彼此按压通过以下方式实现,即按压力(F3)间接地和/或直接地局部地作用于所述第一焊接件(2)和/或所述第二焊接件(3)。
21.根据权利要求20所述的方法,其中,所述按压力(F3)间接地或者直接地作用于一位置,所述位置位于所述第一焊接件(2)的与所述第三位置(S3)对置的顶面(2t)处。
22.根据权利要求20或21所述的方法,其中,所述按压力(F3)为至少2N、至少5N、至少10N或至少20N。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019024047A1 (en) * 2017-08-03 2019-02-07 Telefonaktiebolaget Lm Ericsson (Publ) SOLDER TABLE AND METHOD FOR MANUFACTURING SAME, WELDING APPARATUS, AND ELECTRONIC DEVICE

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018204887B3 (de) 2018-03-29 2019-09-05 Danfoss Silicon Power Gmbh Verfahren zum Montieren einer Halbleiterleistungsmodulkomponente und eines Halbleiterleistungsmoduls mit einer derartigen Modulkomponente
DE102020102938A1 (de) 2020-02-05 2021-08-05 Marelli Automotive Lighting Reutlingen (Germany) GmbH Schaltungsträgerplatte und Verfahren zum Herstellen einer Schaltungsträgerplatte
EP3958302A1 (de) 2020-08-17 2022-02-23 Infineon Technologies AG Bodenplatte für ein halbleitermodul und verfahren zum herstellen einer bodenplatte
EP4280271A1 (en) * 2022-05-16 2023-11-22 Infineon Technologies AG Power semiconductor module arrangement and method for producing the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB942232A (en) * 1961-02-15 1963-11-20 Philips Electrical Ind Ltd Improvements in semi-conductor devices
JPH08250906A (ja) * 1995-03-10 1996-09-27 Toko Inc 誘電体フィルタの製造方法
CN1838857A (zh) * 2005-03-25 2006-09-27 华为技术有限公司 一种印制电路板及其制造方法
JP4146736B2 (ja) * 2003-02-06 2008-09-10 三菱電機株式会社 半導体装置の製造方法
CN102612255A (zh) * 2011-01-25 2012-07-25 富士通株式会社 电路板和电子装置
CN103858525A (zh) * 2012-11-15 2014-06-11 华为技术有限公司 一种印刷电路板、一种部件及一种电路组件
CN104112677A (zh) * 2013-04-17 2014-10-22 富士电机株式会社 半导体装置的制造方法及焊接用压块
CN104517866A (zh) * 2013-09-30 2015-04-15 赛米控电子股份有限公司 借助焊接连接来制造功率半导体器件的方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB942232A (en) * 1961-02-15 1963-11-20 Philips Electrical Ind Ltd Improvements in semi-conductor devices
JPH08250906A (ja) * 1995-03-10 1996-09-27 Toko Inc 誘電体フィルタの製造方法
JP4146736B2 (ja) * 2003-02-06 2008-09-10 三菱電機株式会社 半導体装置の製造方法
CN1838857A (zh) * 2005-03-25 2006-09-27 华为技术有限公司 一种印制电路板及其制造方法
CN102612255A (zh) * 2011-01-25 2012-07-25 富士通株式会社 电路板和电子装置
CN103858525A (zh) * 2012-11-15 2014-06-11 华为技术有限公司 一种印刷电路板、一种部件及一种电路组件
CN104112677A (zh) * 2013-04-17 2014-10-22 富士电机株式会社 半导体装置的制造方法及焊接用压块
CN104517866A (zh) * 2013-09-30 2015-04-15 赛米控电子股份有限公司 借助焊接连接来制造功率半导体器件的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019024047A1 (en) * 2017-08-03 2019-02-07 Telefonaktiebolaget Lm Ericsson (Publ) SOLDER TABLE AND METHOD FOR MANUFACTURING SAME, WELDING APPARATUS, AND ELECTRONIC DEVICE

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