CN106463547A - 半导体装置 - Google Patents

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Abstract

在终端结构部呈包围活性区域的周围的同心圆状地设有第一JTE区域、第二JTE区域。在第一JTE区域、第二JTE区域间设有p型的电场缓和区域(20)。电场缓和区域(20)是通过将第一小区域(21)和第二小区域(22)交替反复地配置成包围第一JTE区域的周围的同心圆状而成。电场缓和区域(20)的平均杂质浓度比与内侧邻接的第一JTE区域的杂质浓度高，且比与外侧邻接的第二JTE区域的杂质浓度低。第一小区域(21)越配置于外侧，以越窄的宽度(x1)设置。第二小区域(22)无论配置位置如何，均以几乎相同的宽度(x2)设置。第一小区域(21)的杂质浓度与第一JTE区域的杂质浓度相等。第二小区域(22)的杂质浓度与第二JTE区域的杂质浓度相等。能够避免成本增加，并且能够提高终端结构部的耐压。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
使用碳化硅(SiC)半导体而成的半导体装置(以下，称为碳化硅半导体装置)近年来作为超越使用硅(Si)半导体而成的半导体装置的极限的元件备受关注。特别是，与硅半导体相比，碳化硅半导体的击穿电场强度更高，热传导率更高，期待有效利用这些特长而应用于高耐压元件中。但是，为了制作(制造)实用性的碳化硅半导体装置，形成能够稳定地得到高耐压的终端结构成为重要的课题。终端结构部是围绕活性区域的周围，缓和活性区域的基板正面侧的电场而保持耐压的区域。活性区域是在导通状态时供电流流通的区域。
通常，元件的耐压受到形成于成为n-型漂移层的n-型半导体基板(半导体芯片)的正面侧，且从活性区域延伸到活性区域与终端结构部的边界附近的p型高浓度区域的外周部的电场集中限制。例如在pn结二极管的情况下，该p型高浓度区域是形成与n-型漂移层之间的pn结的p型阳极区域。因此，已知有如下结构：通过与p型高浓度区域的外侧(芯片外周部侧)的端部邻接地形成杂质浓度比p型高浓度区域的杂质浓度低的p-型低浓度区域，从而缓和终端结构部处的电场的结终端(JTE：Junction Termination Extension：结终端扩展)。
在JTE结构中，从p型高浓度区域与n-型漂移层之间的pn结延伸到外侧的耗尽层向p型高浓度区域和p-型低浓度区域这两方扩展。由此，由于在p型高浓度区域的外周部的电场得到缓和，所以能够提高耐压。在将该JTE结构进一步应用于高耐压的元件的情况下，电场也集中到p-型低浓度区域的外周部，其结果，耐压会被构成JTE结构的p-型低浓度区域的外周部处的雪崩击穿限制。这种问题可以通过使p-型低浓度区域的杂质浓度在从内侧(活性区域侧)向外侧的方向上逐渐减少来避免。
这样包括具有在从内侧向外侧的方向上逐渐减少的杂质浓度分布的p-型低浓度区域的JTE结构被称为VLD(Variation of Lateral Doping：横向变掺杂)结构。在VLD结构中，由于电场集中点分散在多个位置，所以最大电场强度大幅降低。然而，由于杂质的热扩散非常小，且引入杂质，所以在进行高加速电压的离子注入的碳化硅半导体中，难以应用VLD结构而使p-型低浓度区域的杂质浓度在从内侧向外侧的方向上减少。因此，需要邻接地形成越配置于外侧，杂质浓度越低或者厚度越薄的多个p-型低浓度区域来构成JTE结构。
在构成包括杂质浓度或厚度不同的多个p-型低浓度区域的JTE结构的情况下，从元件的耐压性能的观点考虑，优选增加p-型低浓度区域的个数，尽可能减小相邻的p-型低浓度区域彼此的杂质浓度差。但是，由于工序数增加，因此成为妨碍降低制造成本的主要原因。目前，在碳化硅半导体装置中，通常形成包括用2个步骤或3个步骤来改变杂质浓度或厚度而成的多个p-型低浓度区域的JTE结构。以肖特基势垒二极管(Schottky BarrierDiode：SBD)为例对碳化硅半导体装置的通常的JTE结构进行说明。
图15是表示现有的SiC-SBD的结构的说明图。在图15的(a)中示出平面布局，在图15的(b)中示出图15的(a)的切割线AA-AA’处的截面结构。如图15所示，例如在600V、1200V的耐压级别中，通常在包围活性区域111的周围的终端结构部112设有包括杂质浓度不同的2个p型区域(p-型区域104和p--型区域105)的JTE结构。具体而言，在n+型碳化硅基板101的正面堆积有成为n-型漂移层102的碳化硅外延层。以下，将包括n+型碳化硅基板101和n-型漂移层102的外延基板称为碳化硅基体(半导体芯片)。
在碳化硅基体的正面(n-型漂移层102侧的表面)的表面层，在活性区域111与终端结构部112的边界，从活性区域111起到终端结构部112选择性地设有p型保护环103。p型保护环103包围活性区域111中的n-型漂移层102与阳极108的肖特基结的周围。另外，在终端结构部112中，以在碳化硅基体的正面的表面层，比p型保护环103更靠向外侧的位置包围p型保护环103的周围的方式设有JTE结构。JTE结构包括p-型区域104和p--型区域105(以下，称为第一JTE区域104和第二JTE区域105)。
第一JTE区域104包围p型保护环103的周围，且与p型保护环103的外侧的端部接触。第一JTE区域104的杂质浓度比p型保护环103的杂质浓度低。第二JTE区域105配置于比第一JTE区域104更靠向外侧的位置，包围第一JTE区域104的周围，且与第一JTE区域104的外侧的端部接触。第二JTE区域105的杂质浓度比第一JTE区域104的杂质浓度低。另外，第一JTE区域104、第二JTE区域105均具有相同的杂质浓度分布。符号107、符号109分别为层间绝缘膜和阴极。
通过发明人的深入研究，确认了在1200V耐压级别为止，可以利用图15所示的JTE结构来确保耐压，但在更高的耐压级别中，存在在第一JTE区域104与第二JTE区域105的边界处的电场集中变得显著的趋势。由于在该第一JTE区域104与第二JTE区域105的边界处产生电场集中，所以存在为了确保终端结构部112的预定耐压所需要的制造工艺的余量(margin)降低的问题。为了确保终端结构部的预定耐压所需要的制造工艺的余量是指形成构成JTE结构的p型区域时的终端结构部的耐压相对于离子注入精度(剂量、扩散深度)、电活化率的余量。
对于这样的制造工艺的余量的问题，可以通过以增加构成JTE结构的p型区域的个数，使杂质浓度差小的p型区域彼此邻接的方式配置多个p型区域，从内侧向外侧进一步逐级减少杂质浓度来改善。然而，针对增加了构成JTE结构的p型区域的个数的部分的光刻法以及离子注入的工序数目增加，产生随之成本增加的新的问题。因此，关于碳化硅半导体装置的JTE结构，提出了各种用于缓和JTE结构的电场的方法。
作为缓和了JTE结构的电场的装置，提出了将在第二JTE区域的位于第一JTE区域侧的部分，具有与第一JTE区域的杂质浓度相同的杂质浓度的多个p型小区域设置成包围第一JTE区域的周围的环状的装置(例如，参照下述专利文献1(第0033段，图11))。另外，作为缓和了JTE结构的电场的另一装置，提出了使下述专利文献1的JTE结构进一步最佳化的装置(例如，参照下述专利文献2)。在下述专利文献2中，还具备包围第二JTE区域的周围的第三JTE区域，在第三JTE区域的位于第二JTE区域侧的部分设有具有与第二JTE区域的杂质浓度相同的杂质浓度的多个p型小区域。
将下述专利文献1、专利文献2的JTE结构附加于图15的第一JTE区域104、第二JTE区域105的2层结构的JTE结构中而得的结构示于图16。图16是表示现有的SiC-SBD的结构的另一个例子的说明图。在图16的(a)中示出JTE结构的平面布局，在图16的(b)中示出JTE结构的截面结构。在图16所示的JTE结构中，在第一JTE区域104与第二JTE区域105之间设置有包括p-型小区域121和p--型小区域122的电场缓和区域120。p--型小区域122和p-型小区域121是在从内侧(活性区域111侧)朝向外侧的方向上，以包围与内侧邻接的p型小区域的周围的方式交替反复地配置。
p-型小区域121的杂质浓度与第一JTE区域104的杂质浓度相等。p-型小区域121的宽度(从内侧向外侧的方向上的宽度，以下，简称为宽度)x11比第一JTE区域104的宽度窄，且越配置于外侧的p-型小区域121宽度越窄。p--型小区域122的杂质浓度与第二JTE区域105的杂质浓度相等。p--型小区域122的宽度x12比第二JTE区域105的宽度窄，且越配置于外侧的p--型小区域122宽度越宽。这样通过使p-型小区域121和p--型小区域122的各宽度x11、x12分别朝向外侧发生变化，从而成为沿从第一JTE区域104向第二JTE区域105的方向逐渐地减少杂质浓度的构成。
在下述专利文献1、专利文献2中，呈包围活性区域的周围的同心圆状地形成有各JTE区域，各JTE区域的杂质浓度利用离子注入的剂量进行控制。另外，除了这样控制JTE区域的杂质浓度的方法以外，也提出了通过针对每个JTE区域改变JTE区域的平面图案，从而控制各JTE区域的杂质浓度的方法。例如，提出了具备第二JTE区域的装置，所述第二JTE区域是将具有与第一JTE区域相同杂质浓度和相同深度的p-型区域配置成网格形状(格子状)而将n-型漂移层保留为矩阵状而成(例如，参照下述专利文献3)。将下述专利文献3的JTE结构示于图17、图18。
图17是表示现有的SiC-SBD的结构的另一个例子的说明图。在图17的(a)中示出平面布局，在图17的(b)中示出图17的(a)的切割线BB-BB’处的截面结构。图18是放大地表示图17的主要部分的俯视图。在图18中放大地示出由图17的矩形框130包围的部分。如图17、图18所示，在下述专利文献3中，通过在具有与第一JTE区域131相同杂质浓度和相同深度的第二JTE区域132的内部选择性地保留n-型漂移层102，从而等效于在第一JTE区域131的外侧设置杂质浓度比第一JTE区域131的杂质浓度低的JTE区域。
另外，在下述专利文献3中记载了通过改变保留为矩阵状的n-型漂移层102的宽度、配置密度，并改变n-型漂移层102在第二JTE区域132的内部所占的比例，从而得到预定的杂质浓度分布。另外，下述专利文献1～3所示的JTE结构不限于碳化硅半导体装置的JTE结构，作为上述的VLD结构的改良项目被知悉。例如，提出了将开口为网状或矩阵状图案的氧化膜作为掩模，通过离子注入而形成预定的平面图案的p-型区域，从而得到JTE区域的预定的杂质浓度分布的方法(例如，参照下述专利文献4(第0050段，图3))。另外，提出了形成包括圆形、长方形或十字形的单位掩模的离子注入用掩模的方法(例如，参照下述专利文献5)。在下述专利文献5中，在各JTE区域的形成区域中，以单位掩模的尺寸和配置间隔各不相同的方式形成离子注入用掩模。
另外，作为JTE结构的另一形成方法，形成如下的JTE结构时，提出了如下方法，所述JTE结构包括：第一JTE区域；第二JTE区域，其设置于比第一JTE区域更靠向外侧，且杂质浓度比第一JTE区域的杂质浓度低；以及第三JTE区域，其包括设置在第一JTE区域与第二JTE区域之间的杂质浓度不同的第一p型小区域、第二p型小区域，且具有在第一JTE区域与第二JTE区域之间的平均杂质浓度。使用第一掩模进行离子注入，以到达第一JTE区域的形成区域的方式形成与第二JTE区域相同的杂质层，并且形成第二小区域。其后，使用至少覆盖第二JTE区域的第二掩模进行离子注入，形成第一JTE区域和第一小区域(例如，参照下述专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开2008-034646号公报
专利文献2：国际公开第2012/049872号
专利文献3：日本特开2011-187767号公报
专利文献4：日本特开2014-038937号公报
专利文献5：日本特开2011-165856号公报
发明内容
技术问题
然而，如上所述，在碳化硅半导体中，为了提高由在JTE结构的外周部的击穿电场强度决定的耐压，需要邻接地形成越配置于外侧，杂质浓度越低的多个JTE区域，但由于在JTE区域间的边界，杂质浓度梯度不连续，所以导致电场集中。针对该问题，在上述专利文献1、专利文献2中，在第一JTE区域104、第二JTE区域105之间，以比第一JTE区域104、第二JTE区域105窄的宽度将具有与第一JTE区域104相同杂质浓度的p-型小区域121、具有与第二JTE区域105相同杂质浓度的p--型小区域122交替反复地配置成同心圆状。由此，由于等效于在第一JTE区域104、第二JTE区域105之间配置了具有第一JTE区域104与第二JTE区域105的中间杂质浓度的电场缓和区域120，所以推测为JTE结构的从内侧向外侧减少的杂质浓度梯度变得缓和。
整个电场缓和区域120的空间的杂质浓度分布由交替配置的p-型小区域121和p--型小区域122各自的杂质浓度梯度的宽度和p-型小区域121与p--型小区域122的杂质浓度比决定。例如，在1组邻接的p-型小区域121和p--型小区域122中，将p-型小区域121的宽度和杂质浓度分别记为x11和np11，将p--型小区域122的宽度和杂质浓度分别记为x12和np12。此时，在电场缓和区域120中，配置有1组邻接的p-型小区域121和p--型小区域122的部分的平均杂质浓度N由下述(1)式表示。因此，优选使邻接的p-型小区域121和p--型小区域122的各宽度x11、x12以及各杂质浓度np11、np12向外侧连续地变化，使电场缓和区域120的杂质浓度分布尽可能地接近于从内侧向外侧逐渐减少的杂质浓度分布。
N＝((x11×np11)+(x12×np12))/(x11+x12)…(1)
然而，在以满足上述(1)式的构成使电场缓和区域120的杂质浓度分布尽可能接近理想的状态的情况下，存在耗尽层的宽度变宽、最终电场缓和区域120的宽度变宽、芯片尺寸变大的问题。因此，为了不使耗尽层的宽度大幅变宽，使电场缓和区域120的杂质浓度分布从内侧向外侧逐渐地减少，重要的是在元件设计中分别适当地选择p-型小区域121和p--型小区域122的各宽度x11、x12以及各杂质浓度np11、np12。特别是，在上述专利文献2中，公开了p-型小区域121为恒定的宽度x11或者越配置于外侧，使宽度x11越窄，且p--型小区域122越配置于外侧，使宽度x12越宽。因此，与以相同的宽度配置所有的p-型小区域121和p--型小区域122的情况相比，能够使电场缓和区域120的杂质浓度分布向外侧逐渐地减少，电场缓和效果变大，但电场缓和区域120的宽度会变宽。
以上述专利文献2的JTE结构为例对电场缓和区域120的宽度进行了研究。图19是表示现有的SiC-SBD的结构的另一个例子的截面图。图19相当于上述专利文献2的图11。在图19中，左侧是活性区域111侧，右侧是芯片端部。在通常具有3000V以上的耐压级别的SBD中，使用在包围活性区域111的周围的p型保护环103的外侧将杂质浓度不同的3个p型区域配置成同心圆状的3区域JTE结构。在图19中，作为SBD中使用的JTE结构的一个例子，示出包括杂质浓度不同的3个p型区域(以下，从高杂质浓度侧(即p型保护环103侧)起向外侧依次称为第一JTE区域～第三JTE区域)104～106的3区域JTE结构。在第一JTE区域104～第三JTE区域106的邻接的JTE区域之间分别配置有电场缓和区域(以下，称为第一电场缓和区域～第三电场缓和区域)120、141、142(对于第三电场缓和区域142，其在第三JTE区域106与n-型漂移层102之间)。
在本研究中，将n-型漂移层102的杂质浓度和厚度分别设为3×1015/cm3和30μm。将第一JTE区域104～第三JTE区域106的杂质浓度比设为第一JTE区域104：第二JTE区域105：第三JTE区域106＝1:0.6:0.4。在第一电场缓和区域～第三电场缓和区域120、141、142，分别将具有与内侧邻接的JTE区域相同的杂质浓度的高浓度小区域和具有与外侧邻接的JTE区域(对于第三电场缓和区域142为n-型漂移层102)相同的杂质浓度的低浓度小区域交替反复地配置成同心圆状。另外，对第一电场缓和区域～第三电场缓和区域120、141、142而言，均是高浓度小区域越配置于外侧，使宽度越窄，低浓度小区域越配置于外侧，使宽度越宽。将以在第一电场缓和区域～第三电场缓和区域120、141、142不产生电场集中的方式模拟了高浓度小区域和低浓度小区域的宽度并进行了最佳化的结果的一个例子示于图19。在图19中，用相同的阴影表示杂质浓度相同的区域。
如图19所示，在第一电场缓和区域～第三电场缓和区域120、141、142，各分别配置4个高浓度小区域和低浓度小区域。第一电场缓和区域120的各高浓度小区域(具有与第一JTE区域104相同的杂质浓度的p-型小区域121)的宽度从内侧起依次为12.5μm、11.0μm、9.5μm和8.0μm。第一电场缓和区域120的各低浓度小区域(具有与第二JTE区域105相同的杂质浓度的p--型小区域122)的宽度从内侧起依次为1.5μm、3.0μm、4.5μm和6.0μm。第二电场缓和区域141、第三电场缓和区域142的高浓度小区域和低浓度小区域的宽度是与第一电场缓和区域120的高浓度小区域和低浓度小区域相同的尺寸(未图示)。因此，在该一个例子中，1个电场缓和区域的宽度为56μm，第一电场缓和区域～第三电场缓和区域120、141、142的总宽度168μm(＝3×56μm)，对应该部分，JTE结构的宽度变宽。当然，JTE结构的宽度变宽，对应该部分，终端结构部112的宽度也会变宽。
例如，碳化硅半导体比硅半导体更昂贵，其成本差异大。具体而言，在相同晶片直径的情况下，碳化硅半导体晶片比硅半导体晶片贵20倍以上。另外，碳化硅半导体与硅半导体相比，缺陷密度明显大。因此，减小芯片尺寸有助于大幅降低芯片成本和和/或提高品质。因此，电场缓和区域的宽度优选在满足预定的电特性(确保耐压等)的范围内尽可能窄。
本发明为了消除上述因现有技术导致的问题点，目的在于提供能够避免成本增加，并且能够提高终端结构部的耐压的半导体装置。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。在包括碳化硅半导体的第一导电型的半导体基板的正面设有供主电流流通的活性区域。设有包围上述活性区域的周围的终端结构部。上述终端结构部具有多个第二导电型半导体区域和第二导电型中间区域。多个上述第二导电型半导体区域被设置成包围上述活性区域的周围的同心圆状。多个上述第二导电型半导体区域具有越配置于外侧越低的杂质浓度。上述第二导电型中间区域以在至少1组相邻的上述第二导电型半导体区域间相互接触的方式设置。上述第二导电型中间区域的杂质浓度低于与内侧邻接的上述第二导电型半导体区域的杂质浓度，且高于与外侧邻接的上述第二导电型半导体区域的杂质浓度。上述第二导电型中间区域被设置为包围与内侧邻接的上述第二导电型半导体区域的周围的同心圆状，通过交替反复地配置第二导电型的第一小区域与杂质浓度低于上述第一小区域的杂质浓度的第二导电型的第二小区域而成。多个上述第二小区域以相同的宽度设置。多个上述第一小区域以越配置于外侧，宽度越窄的方式被设置。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述第二导电型中间区域的最外侧设有第三小区域，所述第三小区域的杂质浓度低于上述第一小区域的杂质浓度，且所述第三小区域的杂质浓度高于与外侧邻接的上述第二导电型半导体区域。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第三小区域是通过在配置于上述第二导电型中间区域的最外侧的上述第一小区域的内部选择性地设有杂质浓度比上述第一小区域的杂质浓度低的第二导电型的第一小区域部而成。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第三小区域是通过以在沿着上述活性区域与上述终端结构部的边界的方向上交替反复地配置上述第一小区域与上述第一小区域部而成。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述第二导电型中间区域的最内侧设置有第四小区域，所述第四小区域的杂质浓度低于与内侧邻接的上述第二导电型半导体区域的杂质浓度，且所述第四小区域的杂质浓度高于上述第二小区域的杂质浓度。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第四小区域是通过在配置于上述第二导电型中间区域的最内侧的上述第二小区域的内部选择性地设有杂质浓度高于上述第二小区域的杂质浓度的第二导电型的第二小区域部而成。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第四小区域是通过在沿着上述活性区域与上述终端结构部的边界的方向上交替反复地配置上述第二小区域与上述第二小区域部而成。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述第二导电型中间区域的最内侧配置有上述第二小区域。在上述第二导电型中间区域的最外侧配置有上述第一小区域。
另外，本发明的半导体装置的特征在于，在上述的发明中，在相邻的上述第一小区域与上述第二小区域之间设置有第五小区域，所述第五小区域的杂质浓度低于上述第一小区域的杂质浓度，且所述第五小区域的杂质浓度高于上述第二小区域的杂质浓度。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第五小区域是通过在上述第一小区域的内部选择性地设有杂质浓度低于上述第一小区域的杂质浓度的第二导电型的第三小区域部而成。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第五小区域是通过在沿着上述活性区域与上述终端结构部的边界的方向上交替反复地配置上述第一小区域与上述第三小区域部而成。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第三小区域部被设置在上述第一小区域的与该第一小区域的外侧邻接的上述第二小区域的边界附近。
另外，为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。在包括碳化硅半导体的第一导电型的半导体基板的正面设有供主电流流通的活性区域。设有包围上述活性区域的周围的终端结构部。上述终端结构部具有多个第二导电型半导体区域以及第二导电型中间区域。多个上述第二导电型半导体区域被设置为包围上述活性区域的周围的同心圆状。多个上述第二导电型半导体区域具有越配置于外侧而越低的杂质浓度。上述第二导电型中间区域以在至少1组的相邻的上述第二导电型半导体区域间相互接触的方式被设置。上述第二导电型中间区域的杂质浓度低于与内侧邻接的上述第二导电型半导体区域的杂质浓度，且高于与外侧邻接的上述第二导电型半导体区域的杂质浓度。并且，上述第二导电型中间区域以呈同心圆状的方式被划分为多个区段，所述同心圆状是包围与内侧邻接的上述第二导电型半导体区域的周围的同心圆状。在上述区段，以从内侧向外侧呈同心圆状的方式交替地配置有1组以上的第二导电型的第一小区域与杂质浓度低于上述第一小区域的杂质浓度的第二导电型的第二小区域。包括1组相邻的上述第一小区域和上述第二小区域的微小区域在同一上述区段以相同的宽度被设置，且以越配置于外侧的上述区段，宽度越窄的方式被设置。
另外，本发明的半导体装置的特征在于，在上述的发明中，在将上述第一小区域的宽度和杂质浓度分别记为x1和np1，将上述第二小区域的宽度和杂质浓度分别记为x2和np2时，上述微小区域的平均杂质浓度Np满足下述(2)式。
Np＝((x1×np1)+(x2×np2))/(x1+x2)…(2)
另外，本发明的半导体装置的特征在于，在上述的发明中，多个上述第二小区域以相同的宽度被设置。
另外，本发明的半导体装置的特征在于，在上述的发明中，多个上述第一小区域以越配置于外侧，宽度越窄的方式被设置。
另外，本发明的半导体装置的特征在于，在上述的发明中，配置于最外侧的上述第一小区域的宽度是通过制造工艺能够形成的最小尺寸。
另外，本发明的半导体装置的特征在于，在上述的发明中，在配置于位于最外侧的上述区段的上述第一小区域的内部选择性地设有杂质浓度低于上述第一小区域的杂质浓度的第二导电型的第一小区域部。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述第一小区域的内部选择性地设有杂质浓度低于上述第一小区域的杂质浓度的第二导电型的第一小区域部。上述第一小区域越配置于外侧，则上述第一小区域的内部的上述第一小区域部的比率越高。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一小区域部在沿着上述活性区域与上述终端结构部的边界的方向上以预定的间隔被配置。
另外，本发明的半导体装置的特征在于，在上述的发明中，在配置于位于最内侧的上述区段的上述第二小区域的内部选择性地设有杂质浓度高于上述第二小区域的杂质浓度的第二导电型的第二小区域部。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述第二小区域的内部选择性地设有杂质浓度高于上述第二小区域的杂质浓度的第二导电型的第二小区域部。上述第二小区域越配置于外侧，则上述第二小区域的内部的上述第二小区域部的比率越低。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二小区域部在沿着上述活性区域与上述终端结构部的边界的方向上以预定的间隔被配置。
另外，为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。在包括碳化硅半导体的第一导电型的半导体基板的正面设有供主电流流通的活性区域。设有包围上述活性区域的周围的终端结构部。上述终端结构部具有多个第二导电型半导体区域以及第二导电型中间区域。多个上述第二导电型半导体区域被设置为包围上述活性区域的周围的同心圆状。多个上述第二导电型半导体区域具有越配置于外侧越低的杂质浓度。上述第二导电型中间区域以在至少1组的相邻的上述第二导电型半导体区域间相互接触的方式被设置。上述第二导电型中间区域的杂质浓度低于与内侧邻接的上述第二导电型半导体区域的杂质浓度，且高于与外侧邻接的上述第二导电型半导体区域的杂质浓度。并且，上述第二导电型中间区域呈同心圆状并以相同的宽度被划分为多个区段，所述同心圆状是包围与内侧邻接的上述第二导电型半导体区域的周围的同心圆状。在上述区段，以从内侧向外侧呈同心圆状的方式交替地配置1组以上第二导电型的第一小区域与杂质浓度低于上述第一小区域的杂质浓度的第二导电型的第二小区域。上述区段中，基于配置于该区段的上述第一小区域和上述第二小区域的宽度决定平均杂质浓度，且越配置于外侧，平均杂质浓度越低。在邻接的所有的上述区段间，平均杂质浓度差相等。
另外，本发明的半导体装置的特征在于，在上述的发明中，包括1组的相邻的上述第一小区域和上述第二小区域的微小区域的平均杂质浓度与该微小区域的所配置的上述区段的平均杂质浓度相等。
另外，本发明的半导体装置的特征在于，在上述的发明中，在将上述第一小区域的宽度和杂质浓度分别记为x1和np1，将上述第二小区域的宽度和杂质浓度分别记为x2和np2时，上述微小区域的平均杂质浓度Np满足上述(2)式。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述微小区域在同一上述区段以相同的宽度被设置。
另外，本发明的半导体装置的特征在于，在上述的发明中，最内侧的上述区段的平均杂质浓度是与该区段的内侧邻接的上述第二导电型半导体区域的平均杂质浓度的90％以上。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二导电型中间区域的平均杂质浓度梯度在遍及上述第二导电型中间区域的整个区域是恒定的。
另外，本发明的半导体装置的特征在于，在上述的发明中，在配置于位于最外侧的上述区段的上述第一小区域的内部选择性地设有杂质浓度低于上述第一小区域的杂质浓度的第二导电型的第一小区域部。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一小区域部在沿着上述活性区域与上述终端结构部的边界的方向上以预定的间隔被配置。
另外，本发明的半导体装置的特征在于，在上述的发明中，在配置于位于最内侧的上述区段的上述第二小区域的内部选择性地设有杂质浓度高于上述第二小区域的杂质浓度的第二导电型的第二小区域部。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二小区域部在沿着上述活性区域与上述终端结构部的边界的方向上以预定的间隔被配置。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一小区域部具有和与外侧邻接的上述第二导电型半导体区域相同的杂质浓度。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二小区域部具有和与内侧邻接的上述第二导电型半导体区域相同的杂质浓度。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第三小区域部具有和与外侧邻接的上述第二导电型半导体区域相同的杂质浓度。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一小区域具有和与内侧邻接的上述第二导电型半导体区域相同的杂质浓度。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二小区域具有和与外侧邻接的上述第二导电型半导体区域相同的杂质浓度。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二导电型中间区域的平均杂质浓度是与内侧邻接的上述第二导电型半导体区域和与外侧邻接的上述第二导电型半导体区域的中间的杂质浓度。
根据上述发明，通过在相邻的第二导电型半导体区域间设置第二导电型中间区域，从而与未设置第二导电型中间区域的情况相比，能够减小相邻的第二导电型半导体区域间的杂质浓度梯度。由此，能够缓和相邻的第二导电型半导体区域间的电场，因此能够提高在终端结构部的外周部的绝缘破坏强度。另外，根据上述发明，通过将第二小区域设为恒定的宽度，第一小区域越配置于外侧，宽度越窄，从而能够减小第二导电型中间区域的宽度，因此能够缩短边缘长(终端结构部的宽度)。
发明效果
根据本发明的半导体装置，起到能够避免成本增加，并且能够提高终端结构部的耐压的效果。
附图说明
图1是表示实施方式1的半导体装置的结构的说明图。
图2是放大地表示图1的JTE结构的一部分的说明图。
图3是表示图1的JTE结构的一部分的杂质浓度分布的特性图。
图4是表示实施方式2的半导体装置的JTE结构的一部分的说明图。
图5是表示实施方式3的半导体装置的JTE结构的一部分的说明图。
图6是表示实施方式4的半导体装置的结构的说明图。
图7是表示实施方式5的半导体装置的结构的说明图。
图8是表示实施方式6的半导体装置的制造过程中的状态的截面图。
图9是表示实施方式6的半导体装置的制造过程中的状态的截面图。
图10是表示实施例1的半导体装置的终端结构部的耐压特性的特性图。
图11是表示实施例2的半导体装置的JTE结构的平面布局的俯视图。
图12是表示实施例2的半导体装置的电场强度分布的特性图。
图13是表示现有例2的半导体装置的电场强度分布的特性图。
图14是表示现有例3的半导体装置的电场强度分布的特性图。
图15是表示现有的SiC-SBD的结构的说明图。
图16是表示现有的SiC-SBD的结构的另一个例子的说明图。
图17是表示现有的SiC-SBD的结构的另一个例子的说明图。
图18是放大地表示图17的主要部分的俯视图。
图19是表示现有的SiC-SBD的结构的另一个例子的截面图。
图20是表示实施方式7的半导体装置的结构的说明图。
图21是表示实施方式7的半导体装置的另一个例子的结构的截面图。
图22是表示实施例3的半导体装置的JTE结构的一部分的说明图。
图23是表示现有例4的半导体装置的JTE结构的一部分的说明图。
图24是表示实施例3的半导体装置的终端结构部的耐压特性的特性图。
图25是表示实施例3的半导体装置的电场强度分布的特性图。
图26是表示实施方式8的半导体装置的结构的说明图。
图27是表示实施方式9的半导体装置的结构的说明图。
图28是表示实施方式10的半导体装置的结构的说明图。
图29是表示实施方式11的半导体装置的结构的说明图。
图30是表示实施方式12的半导体装置的结构的说明图。
图31是表示实施方式13的半导体装置的结构的说明图。
图32是表示图31的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。
图33是表示图31的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。
图34是表示实施方式13的半导体装置的结构的另一个例子的说明图。
图35是表示图34的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。
图36是表示实施方式14的半导体装置的结构的说明图。
图37是表示图36的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。
图38是表示实施方式14的半导体装置的结构的另一个例子的说明图。
图39是表示图38的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。
图40是表示现有例5的半导体装置的JTE结构的一部分的说明图。
图41是表示图40的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。
图42是表示实施例4的半导体装置的终端结构部的耐压特性的特性图。
图43是表示实施例4的半导体装置的电场强度分布的特性图。
图44是表示实施方式16的半导体装置的结构的说明图。
图45是表示图44的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。
图46是表示实施方式17的半导体装置的结构的说明图。
图47是表示实施方式18的半导体装置的平面布局的俯视图。
符号说明
1：n+型碳化硅基板
2：n-型漂移层
3：p型保护环
4：第一JTE区域
5：第二JTE区域
6：第三JTE区域
7：层间绝缘膜
8：阳极
9：阴极
10：碳化硅基体
11：活性区域
12：终端结构部
20、41、42：电场缓和区域
20a：第三小区域
20b：第四小区域
20c：第一小区域和与该第一小区域的外侧邻接的第二小区域的边界
20d：第五小区域
20e：第一小区域和与该第一小区域的内侧邻接的第二小区域的边界
21、23、25：第一小区域
22、24、26：第二小区域
30：等效浓度区域
30a：电场缓和区域的最外侧的等效浓度区域
30b：电场缓和区域的最内侧的等效浓度区域
31：第一小区域部
32：第二小区域部
33：第三小区域部
61～64、71～84：电场缓和区域的区段
Np：等效浓度区域的平均杂质浓度
x1：第一小区域的宽度
x1max：第一小区域的最大宽度
x1min：由工艺极限决定的第一小区域的最小宽度
x2：第二小区域的宽度
x2min：由工艺极限决定的第二小区域的最小宽度
ΔNp：邻接的区段之间的p型杂质浓度差
Δnp：邻接的第一小区域与第二小区域的p型杂质浓度差
Δnph：第一JTE区域与电场缓和区域的最内侧的等效浓度区域的p型杂质浓度差
Δnpl：第二JTE区域与电场缓和区域的最外侧的等效浓度区域的p型杂质浓度差
Δx：区段的宽度
具体实施方式
以下，参照附图详细说明本发明的半导体装置的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的构成标记相同的符号，并省略重复的说明。
(实施方式1)
以肖特基势垒二极管(SBD)为例对实施方式1的半导体装置的结构进行说明。图1是表示实施方式1的半导体装置的结构的说明图。在图1的(a)中示出平面布局，在图1的(b)中示出图1的(a)的切割线A-A’处的截面结构。图2是放大地表示图1的JTE结构的一部分(后述的电场缓和区域20)的说明图。在图2的(a)、图2的(b)中分别放大地表示电场缓和区域20的平面布局和截面结构。图3是表示图1的JTE结构的一部分的杂质浓度分布的特性图。在图3的(a)中示出电场缓和区域20的平面布局。在图3的(b)中示出图3的(a)的切割线B-B’处的p型杂质浓度分布。在图3的(c)中示出电场缓和区域20的杂质浓度分布。
如图1的(a)所示，实施方式1的半导体装置具备：在导通状态时供电流流通的活性区域11；以及缓和活性区域11的基体正面侧的电场而保持耐压的终端结构部12。在活性区域11设有SBD的元件结构(未图示)。在活性区域11与终端结构部12的边界，以包围活性区域11的周围的方式设有p型保护环3。终端结构部12包围活性区域11的周围。在终端结构部12设有JTE结构，所述JTE结构包括杂质浓度不同的2个p型区域(第二导电型半导体区域(p-型区域4和p--型区域5))以及设置在p-型区域4与p--型区域5之间的p型的电场缓和区域(第二导电型中间区域)20。
p型保护环3、p-型区域(以下，称为第一JTE区域)4、电场缓和区域20和p--型区域(以下，称为第二JTE区域)5从内侧(活性区域侧)依次配置成以活性区域11(例如半导体芯片的中心)为中心的同心圆状。第一JTE区域4的杂质浓度比p型保护环3的杂质浓度低。第二JTE区域5的杂质浓度比第一JTE区域4的杂质浓度低。电场缓和区域20的平均杂质浓度比第一JTE区域4的杂质浓度低，且比第二JTE区域5的杂质浓度高。电场缓和区域20的以单位面积计的平均杂质浓度是第一JTE区域4与第二JTE区域5的中间的杂质浓度。对于电场缓和区域20的详细说明，在后面进行叙述。
如图1的(b)所示，p型保护环3、第一JTE区域4、电场缓和区域20和第二JTE区域5分别择性地设置在碳化硅基体(半导体芯片)10的正面(n-型漂移层2侧的表面)的表面层。碳化硅基体10是在n+型碳化硅基板1的正面层叠成为n-型漂移层2的碳化硅外延层而成的外延基板。p型保护环3以从活性区域11遍及终端结构部12的方式选择性地设置在活性区域11与终端结构部12的边界。p型保护环3包围活性区域11中的n-型漂移层2与阳极8的肖特基结的周围。
JTE结构设置在比p型保护环3更靠向外侧的位置。具体而言，在构成JTE结构的各区域中，配置于最内侧的第一JTE区域4与p型保护环3的外侧的端部接触。电场缓和区域20配置在比第一JTE区域4更靠向外侧的位置，且与第一JTE区域4的外侧的端部接触。第二JTE区域5配置在比电场缓和区域20更靠向外侧的位置，且与电场缓和区域20的外侧的端部接触。p型保护环3、第一JTE区域4、电场缓和区域20和第二JTE区域5的深度可以均相等，也可以以满足与邻接的区域的上述杂质浓度差的方式进行各种调整。
层间绝缘膜7覆盖终端结构部12的JTE结构(即第一JTE区域4、电场缓和区域20和第二JTE区域5)。即，终端结构部12的JTE结构通过层间绝缘膜7而与阳极8电绝缘。层间绝缘膜7的内侧端部延伸到p型保护环3上。阳极8设置在碳化硅基体10的正面上，与n-型漂移层2构成肖特基结，并且与p型保护环3接触。阳极8的端部延伸到层间绝缘膜7上。阴极9设置于碳化硅基体10的背面(n+型碳化硅基板1的成为n+型阴极层的背面)。
接下来，对电场缓和区域20进行详细说明。如图2所示，电场缓和区域20是通过将p-型区域(以下，称为第一小区域)21与p--型区域(以下，称为第二小区域)22交替反复地配置成包围第一JTE区域4的周围的同心圆状而成的。在图2中，左侧为活性区域11侧(即第一JTE区域4侧)，右侧为芯片外周部侧(即第二JTE区域5侧)(在图3～图6、图11、图20、图22、图23、图26～图31、图34、图36、图38、图40、图44、图46、图47中也是同样)。在电场缓和区域20的最内侧，以与第一JTE区域4接触的方式配置有第二小区域22，在电场缓和区域20的最外侧，以与第二JTE区域5接触的方式配置有第一小区域21。第一小区域21以越配置于外侧，宽度(从内侧向外侧的方向的宽度)x1越窄的方式被设置。第二小区域22无论配置位置如何，均以几乎相同的(恒定的)宽度x2被设置。第一小区域21的杂质浓度例如与第一JTE区域4的杂质浓度几乎相等。第二小区域22的杂质浓度例如与第二JTE区域5的杂质浓度几乎相等。
如图3的(b)所示，在邻接的第一小区域21与第二小区域22之间存在p型杂质浓度差Δnp。例如，在1组邻接的第一小区域21和第二小区域22中，将第一小区域21的宽度和杂质浓度分别记为x1和np1，将第二小区域22的宽度和杂质浓度分别记为x2和np2。此时，在电场缓和区域20中，包括1组邻接的第一小区域21和第二小区域22的区域(以下，称为等效浓度区域)30的平均杂质浓度Np由下述(3)式表示。另外，电场缓和区域20可以假定成多个等效浓度区域30沿从内侧向外侧的方向邻接且并列的构成。
Np＝((x1×np1)+(x2×np2))/(x1+x2)…(3)
因此，如图3的(c)所示，从宏观角度看，通过如上设定第一小区域21的宽度x1、第二小区域22的x2，从而越配置于外侧，等效浓度区域30的平均杂质浓度Np(由将第一小区域21、第二小区域22之间横切的虚线表示)越小。即，能够随着从内侧向外侧而逐渐地减少邻接的第一小区域21与第二小区域22的p型杂质浓度差Δnp，推测随着该p型杂质浓度差Δnp的减少，能够降低在该部分的电场强度。因此，可以使电场缓和区域20的杂质浓度分布成为接近于与从内侧向外侧逐渐减少的杂质浓度分布几乎等效的杂质浓度分布。在图2、图3的(a)中，用相同的阴影表示杂质浓度几乎相等的区域(第一JTE区域4与第一小区域21以及第二JTE区域5与第二小区域22)(在图4～图9、图11、图20的(a)、图20的(b)、图21、图22的(a)、图23的(a)、图26～图30、图46、图47的(a)、图31、图34、图36、图38、图40、图44的(a)、(b)中也是同样)。
如以上所说明，根据实施方式1，通过在第一JTE区域与第二JTE区域之间设置电场缓和区域，从而与未设置电场缓和区域的情况相比，能够减小第一JTE区域与第二JTE区域之间的杂质浓度梯度，所述电场缓和区域是通过将杂质浓度分别与第一JTE区域、第二JTE区域大致相同的第一小区域、第二小区域交替反复地配置成包围第一JTE区域的周围的同心圆状而成的。由此，能够缓和第一JTE区域与第二JTE区域之间的电场，能够提高在终端结构部的外周部的绝缘破坏强度。此外，根据实施方式1，通过使杂质浓度相对低的第二小区域为恒定的宽度，使杂质浓度相对高的第一小区域越配置于外侧宽度越窄，从而能够缩小电场缓和区域的宽度。因此，能够在不增长终端结构部整体的宽度(边缘长)的情况下提高终端结构部的耐压。由此，能够避免成本增加，并且能够提高终端结构部的耐压。例如，在用作碳化硅半导体装置的SBD、MOSFET(Metal Oxide Semiconductor Field EffectTransistor：绝缘栅型场效应晶体管)中，活性区域与终端结构部的耐压差随着终端结构部的耐压变大而动作变得越稳定，在实际使用中可靠性提高。因此，优选尽可能提高终端结构部的耐压。
(实施方式2)
接下来，对实施方式2的半导体装置的结构进行说明。图4是表示实施方式2的半导体装置的JTE结构的一部分的说明图。在图4的(a)、图4的(b)中分别放大地示出电场缓和区域20的平面布局和截面结构。实施方式2的半导体装置的除电场缓和区域20以外的构成与实施方式1的半导体装置(图1)相同。实施方式2的半导体装置与实施方式1的半导体装置的不同之处在于，在电场缓和区域20的最外侧的第一小区域21(即与第二JTE区域5的内侧接触的第一小区域21)的内部选择性地设有杂质浓度比第一小区域21的杂质浓度低的第一小区域部31。即，电场缓和区域20的最外侧的小区域(以下，称为第三小区域)20a由第一小区域21和第一小区域部31构成。因此，第三小区域20a的平均杂质浓度比第一小区域21的杂质浓度低，且比第二JTE区域5的杂质浓度高。
具体而言，第一小区域部31在沿着活性区域11与终端结构部12的边界的切线方向Y上以预定的间隔配置。在图4中，X是从活性区域11与终端结构部12的边界向外侧的法线方向X，是与切线方向Y正交的方向。第一小区域部31与内侧邻接的第二小区域22接触，并且与外侧邻接的第二JTE区域5接触。即，第三小区域20a成为在切线方向Y上交替反复地配置有第一小区域21与第一小区域部31的构成。第一小区域部31的杂质浓度例如与第二JTE区域5的杂质浓度几乎相等。通过适当改变该第一小区域21与第一小区域部31的面积比，能够控制第三小区域20a的平均杂质浓度。因此，能够使包括第三小区域20a和与第三小区域20a的内侧邻接的第二小区域22的等效浓度区域30a的平均杂质浓度接近于第二JTE区域5的杂质浓度。
例如，在第二JTE区域5与电场缓和区域20的最外侧的等效浓度区域30a之间存在由第一小区域21、第二小区域22的形成工序的工艺极限引起的p型杂质浓度差Δnpl(参照图3的(c))。具体而言，电场缓和区域20的最外侧的第一小区域21的宽度x1的极限值是由用于形成第一小区域21的离子注入用掩模的光刻法工序的工艺极限决定的最小宽度x1min。另外，第二小区域22的宽度(恒定宽度)x2的极限值是由用于形成第二小区域22的离子注入用掩模的光刻法工序的工艺极限决定的最小宽度x2min。因此，在包括最小宽度x1min的第一小区域21以及与该第一小区域21的内侧邻接的最小宽度x2min的第二小区域22的等效浓度区域30a的平均杂质浓度也存在极限值。因此，如上所述，在电场缓和区域20的最外侧的第一小区域21的内部设置第一小区域部31，使电场缓和区域20的最外侧的等效浓度区域30a的平均杂质浓度接近于第二JTE区域5的杂质浓度。由此，能够降低第二JTE区域5与电场缓和区域20的最外侧的等效浓度区域30a的p型杂质浓度差Δnpl，因此能够避免由该p型杂质浓度差Δnpl引起的电场集中导致的耐压的降低。
如以上所说明，根据实施方式2，能够得到与实施方式1同样的效果。另外，根据实施方式2，通过在电场缓和区域的最外侧的第一小区域的内部设置杂质浓度比第一小区域的杂质浓度低的第一小区域部，从而能够使电场缓和区域的最外侧的等效浓度区域的平均杂质浓度接近于第二JTE区域的杂质浓度。因此，能够使电场缓和区域的杂质浓度分布进一步接近于与从内侧向外侧逐渐减少的杂质浓度分布几乎等效的杂质浓度分布。由此，能够缓和因在电场缓和区域与第二JTE区域的边界附近的杂质浓度差而产生的电场集中。
(实施方式3)
接下来，对实施方式3的半导体装置的结构进行说明。图5是表示实施方式3的半导体装置的JTE结构的一部分的说明图。在图5的(a)、图5的(b)中分别放大地示出电场缓和区域20的平面布局和截面结构。实施方式3的半导体装置的除电场缓和区域20以外的构成与实施方式1的半导体装置(图1)相同。实施方式3的半导体装置与实施方式1的半导体装置的不同之处在于，在电场缓和区域20的最内侧的第二小区域22(即与第一JTE区域4的外侧接触的第二小区域22)的内部选择性地设有杂质浓度比第二小区域22的杂质浓度高的第二小区域部32。即，电场缓和区域20的最内侧的小区域(以下，称为第四小区域)20b由第二小区域22和第二小区域部32构成。因此，第四小区域20b的平均杂质浓度比第一JTE区域4低，且比第二小区域22的杂质浓度高。
具体而言，第二小区域部32在切线方向Y上以预定的间隔配置。第二小区域部32和与内侧邻接的第一JTE区域4接触，并且和与外侧邻接的第一小区域21接触。即，第四小区域20b成为在切线方向Y上交替反复地配置了第二小区域22与第二小区域部32而成的构成。第二小区域部32的杂质浓度例如与第一JTE区域4的杂质浓度几乎相等。通过适当改变该第二小区域22和第二小区域部32的面积比，从而能够控制第四小区域20b的平均杂质浓度。因此，能够使包括第四小区域20b和与该第四小区域20b的外侧邻接的第一小区域21的等效浓度区域30b的平均杂质浓度接近于第一JTE区域4的杂质浓度。
例如，在第一JTE区域4与电场缓和区域20的最内侧的等效浓度区域30b之间存在由第二小区域22的形成工序的工艺极限引起的p型杂质浓度差Δnph(参照图3的(c))。具体而言，如上所述，第二小区域22的宽度x2的极限值成为由用于形成第二小区域22的离子注入用掩模的光刻法工序的工艺极限决定的最小宽度x2min。因此，在包括最小宽度x2min的第二小区域22以及与该第二小区域22的外侧邻接的最大宽度x1max的第一小区域21的等效浓度区域30b的平均杂质浓度也存在极限值。因此，如上所述，在电场缓和区域20的最内侧的第二小区域22的内部设置第二小区域部32，使电场缓和区域20的最内侧的等效浓度区域30b的平均杂质浓度接近于第一JTE区域4的杂质浓度。由此，能够降低第一JTE区域4与电场缓和区域20的最内侧的等效浓度区域30b的p型杂质浓度差Δnph，因此能够避免由该p型杂质浓度差Δnph引起的电场集中所导致的耐压的降低。
另外，在实施方式3中应用实施方式2，可以控制第四小区域20b的平均杂质浓度，并且可以控制电场缓和区域20的最外侧的小区域(第三小区域)的平均杂质浓度。
如以上所说明，根据实施方式3，能够得到与实施方式1同样的效果。另外，根据实施方式3，通过在电场缓和区域的最内侧的第二小区域的内部设置杂质浓度比第二小区域的杂质浓度高的第二小区域部，从而能够使电场缓和区域的最内侧的等效浓度区域的平均杂质浓度接近于第一JTE区域的杂质浓度。因此，能够使电场缓和区域的杂质浓度分布进一步接近于与从内侧向外侧逐渐减少的杂质浓度分布几乎等效的杂质浓度分布。由此，能够缓和因在电场缓和区域与第一JTE区域的边界附近的杂质浓度差而产生的电场集中。
(实施方式4)
接下来，对实施方式4的半导体装置的结构进行说明。图6是表示实施方式4的半导体装置的结构的说明图。在图6的(a)、图6的(b)中分别放大地示出电场缓和区域20的平面布局和截面结构，在图6的(c)中示出电场缓和区域20的杂质浓度分布。实施方式4的半导体装置的除电场缓和区域20以外的构成与实施方式1的半导体装置(图1)相同。实施方式4的半导体装置与实施方式1的半导体装置的不同之处在于，在第一小区域21与邻接于该第一小区域21的外侧的第二小区域22的边界20c附近，在第一小区域21的内部选择性地设有杂质浓度比第一小区域21的杂质浓度低的第三小区域部33。
即，在第一小区域21的与邻接于该第一小区域21的外侧的第二小区域22的边界20c附近设有包括第一小区域21和第三小区域部33的小区域(以下，称为第五小区域)20d。该第五小区域20d的平均杂质浓度比第一小区域21的杂质浓度低，且比第二小区域22的杂质浓度高。具体而言，第三小区域部33在切线方向Y上以预定的间隔配置。第三小区域部33和与外侧邻接的第二小区域22接触。即，第三小区域部33和第一小区域21例如在切线方向Y上以预定的间隔交替反复地配置。第三小区域部33的杂质浓度例如与第二JTE区域5的杂质浓度几乎相等。
通过适当改变该第二小区域22和第三小区域部33的面积比，从而能够控制第一小区域21和与该第一小区域21的外侧邻接的第二小区域22的边界20c附近的平均杂质浓度，例如成为第一小区域21与第二小区域22的中间的杂质浓度。因此，在从第一小区域21到与该第一小区域21的外侧邻接的第二小区域22的部分中，能够使在第一小区域21与第二小区域22之间产生的p型杂质浓度差Δnp(参照图6的(c))随着从内侧向外侧而从第一小区域21的杂质浓度阶段性地接近于第二小区域22的杂质浓度。由此，在第一小区域21和与该第一小区域21的外侧邻接的第二小区域22的全部边界20c中，能够降低第一小区域21与第二小区域22的p型杂质浓度差Δnp。
另外，可以在第一小区域21和与该第一小区域21的内侧邻接的第二小区域22的边界20e附近，在第一小区域21的内部选择性地设有杂质浓度比第一小区域21的杂质浓度低的第四小区域部(未图示)。此时，在从第二小区域22到与该第二小区域22的外侧邻接的第一小区域21的部分中，能够使第一小区域21与第二小区域22的p型杂质浓度差Δnp随着从内侧向外侧而从第二小区域22的杂质浓度阶段性地接近于第一小区域21的杂质浓度。由此，在第一小区域21和与该第一小区域21的内侧邻接的第二小区域22的边界20e中，能够降低第一小区域21与第二小区域22的p型杂质浓度差Δnp。
另外，可以在实施方式4中应用实施方式3、实施方式2，控制电场缓和区域20的最内侧的小区域(第四小区域)和/或电场缓和区域20的最外侧的小区域(第三小区域)的平均杂质浓度。
如以上所说明，根据实施方式4，能够得到与实施方式1～实施方式3同样的效果。另外，根据实施方式4，通过在第一小区域的内部的与第二小区域的边界附近选择性地设置杂质浓度比第一小区域的杂质浓度低的第三小区域部或第四小区域部，或者选择性地设置这两方，从而能够使电场缓和区域的杂质浓度分布进一步接近于与从内侧向外侧逐渐减少的杂质浓度分布几乎等效的杂质浓度分布。
(实施方式5)
接下来，对实施方式5的半导体装置的结构进行说明。图7是表示实施方式5的半导体装置的结构的说明图。在图7的(a)～图7的(c)中分别放大地示出电场缓和区域20的截面结构不同的一个例子。在图7中，左侧为活性区域11侧，右侧为芯片端部(在图21中也是同样)。实施方式5的半导体装置与实施方式1的半导体装置的不同之处在于，在比第二JTE区域5更靠向外侧的位置进一步设置1个以上的电场缓和区域。各电场缓和区域的杂质浓度分布与实施方式1同样地成为与从内侧向外侧逐渐减少的杂质浓度分布几乎等效的杂质浓度分布。
具体而言，例如，如图7的(a)所示，在比第二JTE区域5更靠向外侧的位置进一步设有1个电场缓和区域(以下，称为第二电场缓和区域)41。第二电场缓和区域41与第二JTE区域5的外侧的端部接触，且包围第二JTE区域5的周围。第二电场缓和区域41是通过将第一小区域23与第二小区域24交替反复地配置成包围第二JTE区域5的周围的同心圆状而成。第二电场缓和区域41的第一小区域23的杂质浓度例如与第二JTE区域5的杂质浓度几乎相等。第二电场缓和区域41的第二小区域24是n-型区域，其杂质浓度与n-型漂移层2的杂质浓度几乎相等。第二电场缓和区域41的平均杂质浓度比第二JTE区域5的杂质浓度低。第二电场缓和区域41的第一小区域23、第二小区域24的各宽度和平面布局与配置在第一JTE区域4与第二JTE区域5之间的电场缓和区域(以下，称为第一电场缓和区域)20相同。第一电场缓和区域20的构成与实施方式1的电场缓和区域相同。
另外，如图7的(b)所示，可以在第二电场缓和区域41的外侧进一步设置第三JTE区域(p---型区域)6。即可以为包括第一JTE区域4～第三JTE区域6的3区域JTE结构。第三JTE区域6与第二电场缓和区域41的外侧的端部接触，且包围第二电场缓和区域41的周围。此时，第二电场缓和区域41的第二小区域24为p型区域，其杂质浓度例如与第三JTE区域6的杂质浓度几乎相等。第三JTE区域6的杂质浓度比第二电场缓和区域41的平均杂质浓度低。
另外，如图7的(c)所示，可以在第三JTE区域6的外侧进一步设置电场缓和区域(以下，称为第三电场缓和区域)42。第三电场缓和区域42与第三JTE区域6的外侧的端部接触，且包围第三JTE区域6的周围。第三电场缓和区域42是将第一小区域25和第二小区域26交替反复地配置成包围第三JTE区域6的周围的同心圆状而成。第三电场缓和区域42的第一小区域25的杂质浓度例如与第三JTE区域6的杂质浓度几乎相等。第三电场缓和区域42的第二小区域26为n-型区域，其杂质浓度与n-型漂移层2的杂质浓度几乎相等。第三电场缓和区域42的平均杂质浓度比第三JTE区域6的杂质浓度低。第三电场缓和区域42的第一小区域25、第二小区域26的各宽度和平面布局与第一电场缓和区域20相同。
通过在第三电场缓和区域42的外侧进一步交替反复地配置JTE区域和电场缓和区域，从而能够进一步缓和在JTE结构的电场集中，但此时需要追加光刻法、离子注入的工序，会伴随着成本增加。因此，推测上述的图7的(a)～图7的(c)所示的JTE结构为现实的构成。另外，可以在实施方式5中应用实施方式2～4，控制各电场缓和区域20、41、42的最内侧的小区域(第四小区域)、各电场缓和区域20、41、42的最外侧的小区域(第三小区域)、各电场缓和区域20、41、42的第一小区域、第二小区域间的小区域(第五小区域)的平均杂质浓度。
如以上所说明，根据实施方式5，能够得到与实施方式1～4同样的效果。另外，根据实施方式5，通过在第二JTE区域的外侧进一步交替反复地配置电场缓和区域、JTE区域，从而能够缓和在第二JTE区域的外侧的电场集中。因此，能够进一步缓和在终端结构部的电场集中。
(实施方式6)
接下来，作为实施方式6的半导体装置的制造方法，参照图1、图8、图9对实施方式1的半导体装置的制造方法进行说明。图8、图9是表示实施方式6的半导体装置的制造过程中的状态的截面图。在图8、图9中，在(a)中示出制造过程中的平面布局，在(b)中示出制造过程中的截面结构。在图8、图9中，左侧为活性区域11侧，右侧为晶片端部。
首先，准备具有预定的杂质浓度的预定厚度的n+型碳化硅基板(半导体晶片)1。接下来，通过在n+型碳化硅基板1的正面使成为n-型漂移层2的碳化硅外延层生长，从而制作外延晶片(碳化硅基体10)。接下来，通过光刻法和p型杂质的离子注入，在包围活性区域11的周围的终端结构部12中，在碳化硅基体10的正面(n-型漂移层2侧的表面)的表面层，以包围活性区域11的周围的例如环状的平面形状选择性地形成p型保护环3。
接着，如图8所示，在碳化硅基体10的正面形成包括例如抗蚀材料或氧化膜(SiO2)的第一离子注入用掩模51，第一离子注入用掩模51的第一JTE区域4和第一小区域21的形成区域开口。接下来，通过将第一离子注入用掩模51作为掩模，进行例如铝(Al)等p型杂质的第一离子注入，从而在n-型漂移层2的表面层分别选择性地形成第一JTE区域4和第一小区域21。此时，由于第二JTE区域5和第二小区域22的形成区域被第一离子注入用掩模51覆盖，所以没有被注入p型杂质。接下来，除去第一离子注入用掩模51。
接下来，如图9所示，在n-型漂移层2的表面形成包括例如抗蚀材料或氧化膜的第二离子注入用掩模52，第二离子注入用掩模52的第一JTE区域4、第二JTE区域5和第一小区域21、第二小区域22的形成区域开口。接下来，通过将第二离子注入用掩模52作为掩模，进行例如铝等p型杂质的第二离子注入，从而在n-型漂移层2的表面层分别选择性地形成第二JTE区域5和第二小区域22。另外，通过该第二离子注入，使已经形成的第一JTE区域4和第一小区域21杂质高浓度化。
通过这样利用第一离子注入用掩模51覆盖第二小区域22的形成区域，从而能够容易地形成第一小区域21、第二小区域22。另外，能够通过2次离子注入(第一离子注入、第二离子注入)，从而在2个步骤中形成杂质浓度减少的2层结构(第一JTE区域4、第二JTE区域5)的JTE结构，并且能够形成以预定的平面布局配置的包括杂质浓度不同的第一小区域21、第二小区域22的电场缓和区域20。即，形成在从活性区域11侧向外侧的方向上具有以恒定的比例减少的平均杂质浓度分布的电场缓和区域20。
接下来，在除去了第二离子注入用掩模52之后，进行后续的通常的制造工艺工序(例如层间绝缘膜7、阳极8和阴极9的形成)。其后，通过将半导体晶片切断(切割)成芯片状，从而完成图1所示的SBD。
在上述的实施方式6的半导体装置的制造方法中，构成电场缓和区域20的第一小区域、第二小区域的平面布局可以根据第一离子注入用掩模51的图案进行各种改变。即，通过在实施方式6中应用实施方式2、实施方式4，形成具有与第二JTE区域5几乎相同的杂质浓度的第一小区域部31(参照图4)、第三小区域部33(参照图6)、第四小区域部(未图示)，从而能够制作实施方式2、实施方式4的半导体装置。另外，通过在实施方式6应用实施方式3，形成具有与第一JTE区域4几乎相同的杂质浓度的第二小区域部32(参照图5)，从而能够制作实施方式3的半导体装置。
如以上所说明，根据实施方式6，能够得到与实施方式1～5同样的效果。
(实施例1)
接下来，对终端结构部12的耐压进行了研究。图10是表示实施例1的半导体装置的终端结构部的耐压特性的特性图。图10的横轴是用于形成第一JTE区域4的第一离子注入的剂量，纵轴是终端结构部12的耐压。首先，按照实施方式6的半导体装置的制造方法，制作出在构成2层结构的JTE结构的第一JTE区域4、第二JTE区域5之间具备电场缓和区域20的SiC-SBD(参照图1、图2)(以下，称为实施例1)。在实施例1中，将第一JTE区域4与第二JTE区域5的杂质浓度比固定为1:0.5，对用于形成第一JTE区域4的第一离子注入的铝的剂量进行各种改变而制作多个试样，测定出各试样的耐压。将其结果示于图10。另外，作为比较，在图10中示出未设有电场缓和区域20的包括现有的JTE结构的SiC-SBD(参照图15。以下，称为现有例1)的耐压特性。现有例1的除了不具备电场缓和区域20以外的构成与实施例1相同。
根据图10所示的结果，确认了在现有例1中，耐压有时随着第一JTE区域4的杂质浓度(第一离子注入的剂量)而降低。另一方面，确认了在实施例1中，无论第一JTE区域4的杂质浓度如何时，均能够将耐压几乎保持恒定，能够改善现有例1中产生的耐压的下降。半导体装置的最大耐压由终端结构部12中的JTE结构的外侧的耐压决定。推测在实施例1中，是通过设置电场缓和区域20来缓和第一JTE区域4与第二JTE区域5之间的电场，电场集中点被分散，因此不产生耐压的下降。
(实施例2)
接着，对边缘长(终端结构部12的宽度)进行研究。图11是表示实施例2的半导体装置的JTE结构的平面布局的俯视图。在图11的(a)中示出具备实施方式1的半导体装置(参照图1)的构成的SiC-SBD的JTE结构(以下，称为实施例2)，在图11的(b)、(c)中示出现有的SiC-SBD(参照图16)的JTE结构(以下，称为现有例2、现有例3)。实施例2在第一JTE区域4与第二JTE区域5之间具备电场缓和区域20。实施例2的电场缓和区域20是通过交替反复地配置有越配置于外侧，使宽度x1越窄的第一小区域21以及无论配置位置如何均具有恒定的宽度x2的第二小区域22而成的。
现有例2、现有例3在第一JTE区域104与第二JTE区域105之间具备电场缓和区域120。现有例2的电场缓和区域120是通过交替反复地配置有无论配置位置如何均具有恒定的宽度x11的第一小区域121以及越配置于外侧，使宽度x12越宽的第二小区域122而成的(相当于上述专利文献2的图10)。现有例3的电场缓和区域120是通过交替反复地配置有越配置于外侧，使宽度x11越窄的第一小区域121以及越配置于外侧，使宽度x12越宽的第二小区域122而成的(相当于上述专利文献2的图11)。实施例2和现有例2、现有例3均各配置4个第一小区域和第二小区域。
如图11所示，可以明确在实施例2的电场缓和区域20不存在像现有例2、现有例3那样越配置于外侧，宽度越宽的区域。因此可知，实施例2与现有例2、现有例3相比，能够减小电场缓和区域20的宽度，能够缩短边缘长。因此，确认了在本发明中，能够将由于在终端结构部12设置电场缓和区域20而引起的边缘长的扩大抑制到最小限度，能够抑制成本增加。
接下来，对具备3区域JTE结构的终端结构部12的耐压和电场强度分布进行研究。图12是表示实施例2的半导体装置的电场强度分布的特性图。图13是表示现有例2的半导体装置的电场强度分布的特性图。图14是表示现有例3的半导体装置的电场强度分布的特性图。图12～图14的横轴是从p型保护环与第一JTE区域的边界(0μm)起向外侧的方向的距离，纵轴是电场强度。计算在基体正面起算1μm的深度处表示最大电场强度的部分的电场强度(在图25、图43中也是同样)。将实施例2的电场缓和区域20应用于3区域JTE结构的第一电场缓和区域～第三电场缓和区域20、41、42(参照图7的(c))的情况的终端结构部12的电场强度分布示于图12。将现有例2、现有例3的电场缓和区域120应用于3区域JTE结构的第一电场缓和区域～第三电场缓和区域120、141、142(参照图19)的情况的终端结构部112的电场强度分布分别示于图13、图14。
图12～图14分别是模拟了电场强度分布所得的结果，所述电场强度分布是对应用了实施例2和现有例2、现有例3而成的3区域JTE结构的SiC-SBD施加有恒定电压3300V情况的反向恢复时的终端结构部12、112的电场强度分布。在实施例2中，将n-型漂移层2的厚度和杂质浓度分别设为30μm和3×1015/cm3。将第一JTE区域～第三JTE区域4～6的杂质浓度比设为第一JTE区域4：第二JTE区域5：第三JTE区域6＝1:0.6:0.4。将第一JTE区域4～第三JTE区域6的剂量分别设为2.1×1013/cm2、1.26×1013/cm2和0.84×1013/cm2。现有例2、现有例3的第一JTE区域104～第三JTE区域106的构成与实施例2的第一JTE区域～第三JTE区域4～6相同。
分别计算出应用了这些实施例2和现有例2、现有例3而成的3区域JTE结构的SiC-SBD的耐压。其结果，确认了实施例2的耐压为4253V，与现有例2、现有例3相比，即使减小电场缓和区域20的宽度，也能够得到与现有例2(耐压4252V)和现有例3(耐压4234V)几乎相同的耐压。另外，如图12所示，确认了在实施例2中，在第一JTE区域4～第三JTE区域6的邻接的JTE区域间(第一电场缓和区域～第三电场缓和区域20、41、42)的电场集中与现有例2、现有例3(图13、图14)同样地被缓和。根据这些结果，确认了在使用具有本发明的构成的电场缓和区域20而缩短了边缘长的终端结构部12中，也能够得到与现有的终端结构部112同样的耐压，且终端结构部12的电场强度分布也良好。
(实施方式7)
接下来，对实施方式7的半导体装置的结构进行说明。图20是表示实施方式7的半导体装置的结构的说明图。在图20中放大地示出图1的JTE结构的一部分。在图20的(a)、图20的(b)中分别示出电场缓和区域20的平面布局和截面结构，在图20的(c)中示出电场缓和区域20的杂质浓度分布。实施方式7的半导体装置的电场缓和区域20的第一小区域21、第二小区域22的重复节距与实施方式1的半导体装置不同。第一小区域21、第二小区域22的杂质浓度、电场缓和区域20的配置、与电场缓和区域20邻接的第一JTE区域4、第二JTE区域5的平均杂质浓度差以及活性区域11的构成与实施方式1相同。
具体而言，实施方式7的半导体装置与实施方式1的半导体装置的不同之处在于以下两点。第一个的不同点在于，将周期性地配置了1个以上等效浓度区域30(包括1组邻接的第一小区域21、第二小区域22的微小区域)而成的1个区段多个(在此例如为4个区段61～64)邻接地配置来构成电场缓和区域20。例如，在图20中示出在第一区段61配置有2个等效浓度区域30、在第二区段62配置有3个等效浓度区域30、在第三区段63配置有4个等效浓度区域30、在第四区段64配置有6个等效浓度区域30而成的电场缓和区域20。图20的(c)所示的从活性区域侧向芯片外周部侧的方向(横向)的双箭头表示各1个等效浓度区域30。
第2个不同点在于，按各区段61～64改变第一小区域21的宽度x1，且越配置于外侧的区段62～64，使第一小区域21的宽度x1越窄。即，配置在1个区段内的多个第一小区域21全部是相同的宽度x1，在配置于各区段61～64的第一小区域21中，第一区段61的第一小区域21的宽度x1最宽，第四区段64的第一小区域21的宽度x1最窄。第二小区域22无论配置位置如何，均以几乎相同的宽度x2设置，这与实施方式1是相同的。即，区段61～64越配置于外侧，平均杂质浓度越低，电场缓和区域20平均杂质浓度分布(倾斜)从内侧向外侧按4个阶段减少。
决定等效浓度区域30的平均杂质浓度Np的第一小区域21、第二小区域22的宽度x1、x2的组合优选以使平均杂质浓度最低的第四区段64的第一小区域21的宽度x1尽可能成为由离子注入工序的工艺极限决定的最小尺寸的方式设定。即，通过以第四区段64的第一小区域21的宽度x1成为工艺极限的方式决定第一区段61～第四区段64的各第一小区域21的宽度x1，从而决定第一区段61～第四区段64的各等效浓度区域30的平均杂质浓度。并且，利用第一区段61～第四区段64的各等效浓度区域30的周期性的组合，来决定分别配置于第一区段61～第四区段64的等效浓度区域30的个数。
由于如此配置于同一区段内的等效浓度区域30全部为相同构成，所以各区段61～64的平均杂质浓度与分别配置的等效浓度区域30的平均杂质浓度Np(参照上述(3)式)相同，但各区段61～64内各自的杂质浓度梯度变得缓和。由此，在各区段61～64内，在第一小区域21与第二小区域22的边界的电场集中得到缓和。其理由如下。为了缓和1个等效浓度区域30的杂质浓度梯度，等效浓度区域30的宽度(＝x1+x2)需要成为一定程度。例如，在设计3300V耐压级别的终端结构部12的情况下，等效浓度区域30的宽度需要为10μm以上且20μm以下的程度。由于等效浓度区域30的宽度是越配置于外侧越窄，所以越是配置于外侧的等效浓度区域30，越难以缓和杂质浓度梯度。例如，假定将第一小区域21的宽度x1设为10μm程度，将第二小区域22的宽度x2设为由离子注入工序的工艺极限决定的最小尺寸(1μm～2μm的程度)而成的等效浓度区域30。发明人通过模拟确认了即使是该尺寸的等效浓度区域30，在施加电荷时，在构成该等效浓度区域30的1组相邻的第一小区域21与第二小区域22的边界产生电场集中。在实施方式7中，如上所述，通过使配置于同一区段内的等效浓度区域30全部为相同的构成，从而能够分别使在各区段61～64内的平均杂质浓度几乎恒定。即，这是因为电场缓和区域20的平均杂质浓度分布能够成为与划分出电场缓和区域20(即4个)对应地配置相当于1个区段的宽度宽的等效浓度区域30等效的平均杂质浓度分布(由图20的(c)中虚线表示)。此时，电场缓和区域20的平均杂质浓度分布在邻接的区段61～64的边界按阶梯状地减少，但平均杂质浓度不同的等效浓度区域30间的杂质浓度差以与实施方式1同样地从内侧向外侧逐渐减少的方式设定。因此，电场缓和区域20的电场强度分布成为从内侧向外侧逐渐减少的杂质浓度分布。
这样，在电场缓和区域20，以满足与邻接的第一JTE区域4、第二JTE区域5的预定的平均杂质浓度差的方式，且以针对各区段61～64不同的重复节距，将第一小区域21、第二小区域22交替反复地配置成包围内侧的JTE区域的同心圆状。该电场缓和区域20能够分别适用于例如配置成3区域JTE结构的多个电场缓和区域。图21是表示实施方式7的半导体装置的另一个例子的结构的截面图。在图21中示出与实施方式5同样地(参照图7的(c))配置有第一电场缓和区域～第三电场缓和区域20、41、42的情况。第一电场缓和区域～第三电场缓和区域20、41、42的配置以及与邻接的JTE区域的平均杂质浓度差与实施方式5相同。
此时，配置在第一JTE区域4、第二JTE区域5之间的第一电场缓和区域20的第一小区域21、第二小区域22的构成与上述的电场缓和区域20相同(参照图20)。另外，在第二电场缓和区域41、第三电场缓和区域42的第一小区域、第二小区域(省略图示)中，也与第一电场缓和区域20同样地，以满足第二电场缓和区域41、第三电场缓和区域42的预定的平均杂质浓度的方式决定各区段61～64的各等效浓度区域30的周期性组合即可。即，第一电场缓和区域～第三电场缓和区域20、41、42成为相同的结构。由此，得到也在第二电场缓和区域41、第三电场缓和区域42中缓和在第一小区域、第二小区域间的电场集中，而使第二电场缓和区域41、第三电场缓和区域42的电场分布变得更加平缓的效果。
对于上述的实施方式7的半导体装置的制造方法，在上述的实施方式6的半导体装置的制造方法中，通过离子注入用掩模的图案实现上述的各电场缓和区域20、41、42的各区段61～64中的第一小区域21、第二小区域22的平面布局即可。
(实施例3)
接下来，对实施方式7的半导体装置的终端结构部12的耐压进行研究。图22是表示实施例3的半导体装置的JTE结构的一部分的说明图。图23是表示现有例4的半导体装置的JTE结构的一部分的说明图。在图22、图23的(a)、(b)中分别示出电场缓和区域20、120的平面布局和杂质浓度分布。图24是表示实施例3的半导体装置的终端结构部的耐压特性的特性图。将图22所示的实施例3的电场缓和区域20应用于设置在3区域JTE结构的第一电场缓和区域～第三电场缓和区域20、41、42(参照图21)时的终端结构部12的耐压的模拟结果示于图24。另外，作为比较，在图24中示出将图23所示的现有例4的电场缓和区域120应用于设置在现有的3区域JTE结构的第一电场缓和区域～第三电场缓和区域120、141、142(参照图19)时的终端结构部112的耐压的模拟结果。图24的横轴是用于形成第一JTE区域4、104的第一离子注入的剂量，纵轴是终端结构部12、112的耐压。即，图24表示用于形成第一JTE区域4、104的离子注入的剂量变化时的终端结构部12、112的耐压依赖性。
实施例3的第一电场缓和区域20相当于实施方式7的半导体装置的电场缓和区域20(图20)，被划分为第一区段61～第四区段64。将构成第一区段61的第一小区域21的宽度x1设为11μm。将构成第二区段62的第一小区域21的宽度x1设为3.3μm。将构成第三区段63的第一小区域21的宽度x1设为1.6μm。将构成第四区段64的第一小区域21的宽度x1设为1.0μm。第二小区域22的宽度x2在第一区段61～第四区段64相同，均为1.8μm。对于第一区段61～第四区段64的平均杂质浓度(等效浓度区域30的平均杂质浓度)比，在将第一JTE区域4的杂质浓度的比率设为1，将第二JTE区域5的杂质浓度的比率设为0时，第一区段61：第二区段62：第三区段63：第四区段64＝0.86:0.65:0.47:0.36。各区段61～64的等效浓度区域30的周期性的配置如下。在第一区段61配置了1个等效浓度区域30(1个周期)。在第二区段62配置了3个等效浓度区域30(3个周期)。在第三区段63配置了4个等效浓度区域30(4个周期)。在第四区段64配置了5个等效浓度区域30(5周期)。即，第一电场缓和区域20的总宽度为55.7μm(＝12.8μm×1个周期+5.1μm×3个周期+3.4μm×4个周期+2.8μm×5个周期)。第二电场缓和区域41、第三电场缓和区域42的构成与第一电场缓和区域20相同。在第二电场缓和区域41中的第一区段61～第四区段64的平均杂质浓度比是将第二JTE区域5的杂质浓度的比率设为1，将第三JTE区域6的杂质浓度的比率设为0时的比率。第三电场缓和区域42中的第一区段61～第四区段64的平均杂质浓度比是将第三JTE区域6的杂质浓度的比率设为1，将n-型漂移层2的杂质浓度的比率设为0时的比率。将第一JTE区域4～第三JTE区域6的宽度全部设为40μm。将第一JTE区域4～第三JTE区域6的杂质浓度比设为第一JTE区域4：第二JTE区域5：第三JTE区域6＝1:0.5:0.3。在活性区域11中设置SBD的元件结构。n-型漂移层2为SiC外延层，将其杂质浓度和厚度分别设为3×1015/cm3和30μm。将层间绝缘膜7的厚度设为0.5μm。阳极8的材料为钛(Ti)。以覆盖阳极8的方式设置的电极焊盘18的材料为铝(Al)。
现有例4的第一电场缓和区域120是通过交替反复地配置有越配置于外侧使宽度x11越窄的第一小区域121、以及越配置于外侧使宽度x12越宽的第二小区域122而成的(相当于上述专利文献2的图11)。在现有例4中，分别各配置4个第一小区域121和第二小区域122。将包括1组邻接的第一小区域121和第二小区域122的各等效浓度区域从内侧(第一JTE区域104侧)依次记为第一等效浓度区域161～第四等效浓度区域164。将第一等效浓度区域161～第四等效浓度区域164的平均杂质浓度分别设为与实施例3的第一区段61～第四区段64的平均杂质浓度相同，将第一电场缓和区域120的总宽度与实施例3的第一电场缓和区域20的总宽度相同地设为55.7μm。第二电场缓和区域141、第三电场缓和区域142的构成与第一电场缓和区域120相同。第二电场缓和区域141中的第一等效浓度区域161～第四等效浓度区域164的平均杂质浓度比是将第二JTE区域105的杂质浓度的比率设为1，将第三JTE区域106的杂质浓度的比率设为0时的比率。第三电场缓和区域142中的第一等效浓度区域161～第四等效浓度区域164的平均杂质浓度比是将第三JTE区域106的杂质浓度的比率设为1，将n-型漂移层102的杂质浓度的比率设为0时的比率。第一JTE区域104～第三JTE区域106的宽度和杂质浓度比与实施例3的第一JTE区域4～第三JTE区域6相同。活性区域111、n-型漂移层102、层间绝缘膜107、阳极108和电极焊盘118的构成分别与实施例3的活性区域11、n-型漂移层2、层间绝缘膜7、阳极8和电极焊盘18相同。
根据图24所示的结果，确认了实施例3，特别是在用于形成第一JTE区域4的离子注入的剂量为1.5×1013/cm3以上且2.0×1013/cm3以下的程度时，能够比现有例4提高耐压。另外，通常，为了提高元件的破坏耐压，使终端结构部12、112的耐压比活性区域11、111的耐压大(终端结构部12、112的耐压＞活性区域11、111的耐压)。在图24中，在实施例3和现有例4中，分别用箭头表示终端结构部12、112的耐压比活性区域11、111的耐压大的范围13、113。实施例3和现有例4的上述各条件情况下的活性区域11、111的耐压为4150V，可以将终端结构部12、112的耐压比活性区域11、111的耐压大的范围13、113作为在制造工艺中用于形成第一JTE区域4、104的离子注入的剂量的余量(以下，称为剂量余量)。即，可知实施例3的剂量余量与现有例的剂量余量相比大，是其1.5倍左右。
接下来，对实施方式7的半导体装置的终端结构部12的电场强度分布进行研究。图25是表示实施例3的半导体装置的电场强度分布的特性图。将模拟了实施例3和现有例4的第一JTE区域4、104和第一电场缓和区域20、120附近的电场强度分布而得的结果示于图25。将用于形成第一JTE区域4、104的离子注入的剂量设为2×1013/cm3(图24的虚线C)。根据图25所示的结果，确认了实施例3的终端结构部12的耐压比现有例4的终端结构部112的耐压高，与此相对应，实施例3的终端结构部12的电场强度比现有例4的终端结构部112的电场强度低。针对用于形成第一JTE区域4、104的离子注入的剂量为2×1013/cm3以外的情况虽然省略了图示，但根据图24、图25的结果，可知通过终端结构部12的耐压变高，从而成为与图25所示的结果相同的结果。
如以上所说明，根据实施方式7，能够得到与实施方式1、5、6同样的效果。另外，根据实施方式7，通过使配置在同一区段内的等效浓度区域为全部相同的构成，从而在电场缓和区域的各区段内，第一小区域与第二小区域的边界的电场集中得到缓和。由此，能够增大终端结构部的耐压和/或相对于用于形成第一小区域、第二小区域的离子注入的剂量的偏差的余量。
(实施方式8)
接下来，对实施方式8的半导体装置的结构进行说明。图26是表示实施方式8的半导体装置的结构的说明图。在图26的(a)中示出电场缓和区域20的平面布局，在图26的(b)中示出电场缓和区域20的杂质浓度分布。实施方式8的半导体装置具备在实施方式7中应用了实施方式2的构成。
具体而言，在配置于电场缓和区域20的最外侧的第四区段64内的所有的第一小区域21的内部在切线方向Y上以预定的间隔选择性地设有杂质浓度比第一小区域21的杂质浓度低的第一小区域部31。即，在电场缓和区域20的最外侧的第四区段64，在法线方向X上交替反复地配置由第一小区域21和第一小区域部31构成的第三小区域20a以及第二小区域22，周期性地配置包括1组邻接的第三小区域20a和第二小区域22的1个以上的等效浓度区域30a(由在标记了符号30a的法线方向X上连续的5个横向的双箭头表示(在图28中也是同样))。由此，与实施方式2同样地，第二JTE区域5与电场缓和区域20的最外侧的第四区段64(等效浓度区域30a)的p型杂质浓度差Δnpl(参照图3的(c))得到降低。例如，与实施方式7中记载的上述各条件同样地设定第一JTE区域4、第二JTE区域5和第一区段61～第三区段63，并以1:1构成第四区段64的第一小区域21与第一小区域部31的杂质浓度的比率时，能够使第四区段64的平均杂质浓度的比率降低到0.2左右。
如以上所说明，根据实施方式8，能够得到与实施方式1、5～7相同的效果。另外，根据实施方式8，通过在电场缓和区域的最外侧的区段内的所有的第一小区域选择性地设置第一小区域部，从而能够使电场缓和区域的最外侧的区段的平均杂质浓度接近于第二JTE区域的杂质浓度，因此能够得到与实施方式2同样的效果。另外，通过在电场缓和区域的最外侧的区段内的所有的第一小区域选择性地设置第一小区域部，从而使电场缓和区域的最外侧的区段内的所有的等效浓度区域的平均杂质浓度变得相同，因此维持与实施方式7同样的效果。
(实施方式9)
接下来，对实施方式9的半导体装置的结构进行说明。图27是表示实施方式9的半导体装置的结构的说明图。在图27的(a)中示出电场缓和区域20的平面布局，在图27的(b)中示出电场缓和区域20的杂质浓度分布。实施方式9的半导体装置具备在实施方式7中应用了实施方式3的构成。
具体而言，在配置于电场缓和区域20的最内侧的第一区段61内的所有的第二小区域22的内部，在切线方向Y上以预定的间隔选择性地设有杂质浓度比第二小区域22的杂质浓度高的第二小区域部32。即，在电场缓和区域20的最内侧的第一区段61，在法线方向X上交替反复地配置由第二小区域22和第二小区域部32构成的第四小区域20b以及第一小区域21，周期性地配置包括1组邻接的第四小区域20b和第一小区域21的1个以上的等效浓度区域30b。由此，与实施方式3同样地降低第一JTE区域4与电场缓和区域20的最内侧的第一区段61(等效浓度区域30b)的p型杂质浓度差Δnph(参照图3的(c))。例如，与实施方式7中记载的上述各条件同样地设定第一JTE区域4、第二JTE区域5和第二区段62～第四区段64，并以1:1构成第一区段61的第二小区域22与第二小区域部32的杂质浓度的比率的情况下，能够使第一区段61的平均杂质浓度的比率增加到0.864左右。
如以上所说明，根据实施方式9，能够得到与实施方式1、5～7同样的效果。另外，根据实施方式9，通过在电场缓和区域的最内侧的区段内的所有的第二小区域选择性地设置第二小区域部，从而能够使电场缓和区域的最内侧的区段的平均杂质浓度接近于第一JTE区域的杂质浓度，所以能够得到与实施方式3同样的效果。另外，通过在电场缓和区域的最内侧的区段内的所有的第二小区域选择性地设置第二小区域部，从而使电场缓和区域的最内侧的区段内的所有的等效浓度区域的平均杂质浓度相同，因此能够维持与实施方式7同样的效果。
(实施方式10)
接下来，对实施方式10的半导体装置的结构进行说明。图28是表示实施方式10的半导体装置的结构的说明图。在图28的(a)中示出电场缓和区域20的平面布局，在图28的(b)中示出电场缓和区域20的杂质浓度分布。实施方式10的半导体装置具备组合了实施方式8与实施方式9的构成。
即，在实施方式10中，与实施方式8同样地在电场缓和区域20的最外侧的第四区段64个周期性地配置包括1组邻接的第三小区域20a和第二小区域22的1个以上的等效浓度区域30a，降低第二JTE区域5与电场缓和区域20的最外侧的第四区段64(等效浓度区域30a)的p型杂质浓度差Δnpl(参照图3的(c))。并且，与实施方式9同样地在电场缓和区域20的最内侧的第一区段61周期性地配置包括1组邻接的第四小区域20b和第一小区域21的1个以上的等效浓度区域30b，降低第一JTE区域4与电场缓和区域20的p型杂质浓度差Δnph。
如以上所说明，根据实施方式10，能够得到与实施方式1～3、5～9同样的效果。
(实施方式11)
接下来，对实施方式11的半导体装置的结构进行说明。图29是表示实施方式11的半导体装置的结构的说明图。在图29的(a)中示出电场缓和区域20的平面布局，在图29的(b)中示出电场缓和区域20的杂质浓度分布。实施方式11的半导体装置与实施方式8的半导体装置的不同之处在于，从内侧起，在从第3个第一小区域21到最外侧的第一小区域21为止的所有的第一小区域21的内部，在切线方向Y上以预定的间隔选择性地设有第一小区域部31。具体而言，将包括1组邻接的第一小区域21和第二小区域22的2个等效浓度区域30配置成包围第一JTE区域4的同心圆状(由标注符号30且从左侧沿法线方向X连续的2个横向的双箭头表示)。并且，将包括1组邻接的第三小区域20a和第二小区域22的多个等效浓度区域30a配置成包围该等效浓度区域30的同心圆状(由标注符号30a且从右侧沿法线方向X上连续的11个横向的双箭头表示)。
各第三小区域20a越配置于外侧，第一小区域部31相对于第一小区域21的比率越高。即，以越配置于外侧，第三小区域20a的平均杂质浓度越低的方式改变节距或切线方向Y的宽度而在第一小区域21设置第一小区域部31，以越配置于外侧，等效浓度区域30a的平均杂质浓度越减少的方式进行调整。将各等效浓度区域30、30a的平均杂质浓度分布在图29的(b)用虚线表示。由此，能够使在第一区段61～第四区段64内的平均杂质浓度在从内侧向外侧的方向上逐渐减少，能够降低在各区段61～64内的邻接的等效浓度区域30a的边界的电场强度。另外，由于能够使第一区段61～第四区段64内的各平均杂质浓度在从内侧向外侧的方向上逐渐减少，所以能够使电场缓和区域20的杂质浓度分布进一步接近于从内侧向外侧逐渐减少的理想的杂质浓度分布。只要能够使第一区段61～第四区段64的平均杂质浓度在从内侧向外侧的方向上以预定的倾斜逐渐减少即可，可以存在未设置第一小区域部31的第一小区域21。
如以上所说明，根据实施方式11，能够得到与实施方式1、2、5～8同样的效果。
(实施方式12)
接下来，对实施方式12的半导体装置的结构进行。图30是表示实施方式12的半导体装置的结构的说明图。在图30的(a)中示出电场缓和区域20的平面布局，在图30的(b)中示出电场缓和区域20的杂质浓度分布。实施方式12的半导体装置与实施方式9的半导体装置的不同之处在于，在几乎所有的第二小区域22的内部，在切线方向Y上以预定的间隔选择性地设有第二小区域部32。具体而言，将包括1组邻接的第四小区域20b和第一小区域21的多个等效浓度区域30b配置成包围第一JTE区域4的同心圆状(由在标注符号30b的法线方向X上连续的13个横向的双箭头表示)。
各第四小区域20b越配置于外侧，第二小区域部32相对于第二小区域22的比率越低。即，以越配置于内侧，第四小区域20b的平均杂质浓度越高的方式改变节距或切线方向Y的宽度而在第二小区域22设置第二小区域部32，以越配置于外侧，等效浓度区域30b的平均杂质浓度越减少的方式进行调整。在图30的(b)中用虚线表示各等效浓度区域30b的平均杂质浓度分布。由此，能够使在第一区段61～第四区段64内的平均杂质浓度在从内侧向外侧的方向上逐渐减少，能够降低在各区段61～64内的邻接的等效浓度区域30b的边界的电场强度。另外，由于能够使第一区段61～第四区段64内的各平均杂质浓度在从内侧向外侧的方向上逐渐减少，所以能够使电场缓和区域20的杂质浓度分布进一步接近于在从内侧向外侧逐渐减少的理想的杂质浓度分布。只要能够使第一区段61～第四区段64的平均杂质浓度在从内侧向外侧的方向上以预定的倾斜逐渐地减少即可，可以存在未设置第二小区域部32的第二小区域22。
如以上所说明，根据实施方式12，能够得到实施方式1、3、5～7、9同样的效果。
(实施方式13)
接下来，对实施方式13的半导体装置的结构进行说明。图31是表示实施方式13的半导体装置的结构的说明图。在图31中放大地示出图1的电场缓和区域20。在图31的(a)、图31的(b)中分别放大地示出电场缓和区域20的平面布局和截面结构。在图31的(c)中示出图31的(a)的切割线C-C’处的p型杂质浓度分布。图32、图33是表示图31的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。在图32中，将横轴的1个刻度设为1个等效浓度区域30(包括1组邻接的第一小区域21、第二小区域22的区域)，沿纵轴描绘每个等效浓度区域30的第一小区域21的宽度x1、第二小区域22的宽度x2(在图35、图37、图39、图41、图45中也是同样)。
实施方式13的半导体装置与实施方式7的半导体装置的不同之处在于以下三点。第一个不同点在于，构成电场缓和区域20的各区段(在此例如划分成8个区段)71～78的宽度(从内侧向外侧的方向的宽度)Δx几乎全部相等。即，电场缓和区域20以相等的宽度Δx被划分为8个区段71～78。各区段71～78是分别与实施方式7同样地，周期性地配置1个以上的等效浓度区域30而成。各区段71～78的宽度Δx是构成各自的区段的1个以上的等效浓度区域30的宽度(＝x1+x2)的总和。在图31中，从内侧向外侧依次对各区段标注符号71～78(在图32、图34～图41中也是同样)。
第二个不同点是邻接的区段71～78间的平均杂质浓度差ΔNp相等。如上所述，通过各区段71～78的宽度Δx全部相等，从而从内侧向外侧减少的电场缓和区域20的平均杂质浓度梯度70a(从内侧向外侧的方向的平均杂质浓度的减少率＝ΔNp/Δx)在遍及电场缓和区域20整个区域(即所有的区段71～78)是恒定的。在图31的(c)中，用虚线示出表示电场缓和区域20的平均杂质浓度梯度70a的近似直线(在图34的(c)、图46的(b)、图47的(b)中也是同样)。在各区段71～78中分别与实施方式7同样地配置相同条件的1个以上的等效浓度区域30。因此，各区段71～78的平均杂质浓度与分别配置的等效浓度区域30的平均杂质浓度Np相等。即，各区段71～78的平均杂质浓度由上述(3)式算出。
在形成电场缓和区域20时，以邻接的区段71～78间的平均杂质浓度差ΔNp几乎全部恒定，且各区段71～78的宽度Δx几乎全部恒定的方式决定第一小区域21的宽度x1、第二小区域22的宽度x2。虽然等效浓度区域30的最小结构是基于第一小区域21的宽度x1、第二小区域22的宽度x2由工艺极限决定的最小尺寸的情况，但可以不配置等效浓度区域30的最小结构。即，如果以电场缓和区域20的平均杂质浓度梯度70a在遍及整个电场缓和区域20成为恒定的方式以预定的宽度x1、x2周期性地配置第一小区域21、第二小区域22即可。
此外，即便使电场缓和区域20的平均杂质浓度梯度70a在遍及整个电场缓和区域20为恒定，在第二JTE区域5与电场缓和区域20的边界20f产生第二JTE区域5与电场缓和区域20的最外侧的第八区段78(等效浓度区域30)的p型杂质浓度差Δnpl。优选使电场缓和区域20的宽度变宽而降低该第二JTE区域5与第八区段78的p型杂质浓度差Δnpl。其理由是因为第二JTE区域5与电场缓和区域20的边界20f附近的电场集中得到缓和，第二JTE区域5的耐压提高。
同样地，在第一JTE区域4与电场缓和区域20的边界20g也产生第一JTE区域4与电场缓和区域20的最内侧的第一区段71(等效浓度区域30)的p型杂质浓度差Δnph。该p型杂质浓度差Δnph也对第一JTE区域4与电场缓和区域20的边界20g附近的电场强度造成影响，支配第一JTE区域4的耐压。因此，优选尽可能减小第一JTE区域4与第一区段71的p型杂质浓度差Δnph，提高第一JTE区域4的耐压。
第一JTE区域4与第一区段71的p型杂质浓度差Δnph的最小值由各区段71～78的宽度Δx和第二小区域22的宽度x2的最小尺寸唯一决定，所述各区段71～78的宽度Δx由电场缓和区域20的区段数决定，所述第二小区域22的宽度x2的最小尺寸由工艺极限决定。优选第一区段71的平均杂质浓度为接近于第一JTE区域4的平均杂质浓度的值，优选为第一JTE区域4的平均杂质浓度的90％以上。即，优选第一JTE区域4与第一区段71的p型杂质浓度差Δnph小于第一JTE区域4的平均杂质浓度的10％。
虽未特别限定，但例如，将电场缓和区域20的宽度设为60μm，将电场缓和区域20划分为8个区段而使各区段71～78的宽度Δx为7.5μm时的电场缓和区域20的各区段71～78的条件如下。将第一JTE区域4的杂质浓度的比率设为1，将第二JTE区域5的杂质浓度的比率设为0时的邻接的区段71～78间的平均杂质浓度差ΔNp的比率为0.11。即，等效于越配置于外侧，越使第一小区域21的杂质浓度np1、第二小区域22的杂质浓度np2分别各降低11％。
在该条件中，将使第一JTE区域4与第一区段71的p型杂质浓度差Δnph为0.91时的各区段71～78的第一小区域21的宽度x1、第二小区域22的宽度x2示于图32。将在图32所图示的第一小区域21的宽度x1、第二小区域22的宽度x2中，第一区段71～第四区段74中的第一小区域21的宽度x1、第二小区域22的宽度x2的详细的数值示于图33。应予说明，第一小区域21的宽度x1、第二小区域22的宽度x2的最小尺寸是由工艺极限决定的例如0.7μm。
如图32、图33所示，在第一区段71配置1个等效浓度区域30(1个周期)。构成该等效浓度区域30的第一小区域21的宽度x1、第二小区域22的宽度x2分别为6.8μm和0.7μm。第一区段71的宽度Δx与构成第一区段71的1个等效浓度区域30的宽度相等，为7.5μm。第一区段71的平均杂质浓度的比率和第一JTE区域4与第一区段71的p型杂质浓度差Δnph相同，为0.91。
在第二区段72配置2个等效浓度区域30(2个周期)。构成该等效浓度区域30的第一小区域21的宽度x1、第二小区域22的宽度x2分别为3.01μm和0.74μm，其总计(等效浓度区域30的宽度)为3.75μm。第二区段72的宽度Δx为构成第二区段72的2个等效浓度区域30的宽度的总和(3.75μm×2＝7.5μm)。第二区段72的平均杂质浓度的比率比第一区段71的平均杂质浓度的比率仅低0.11，为0.80(＝0.91-0.11)。
在第三区段73配置2个等效浓度区域30(2个周期)。构成该等效浓度区域30的第一小区域21的宽度x1、第二小区域22的宽度x2分别为2.60μm和1.15μm，其总计为3.75μm。第三区段73的宽度Δx是构成第三区段73的2个等效浓度区域30的宽度的总和(3.75μm×2＝7.5μm)。第三区段73的平均杂质浓度的比率比第二区段72的平均杂质浓度的比率仅低0.11，为0.69(＝0.80-0.11)。
在第四区段74配置4个等效浓度区域30(4个周期)。构成该等效浓度区域30的第一小区域21的宽度x1、第二小区域22的宽度x2分别为0.795μm和1.080μm，其总计为1.875μm。第四区段74的宽度Δx是构成第四区段74的4个等效浓度区域30的宽度的总和(1.875μm×4＝7.5μm)。第四区段74的平均杂质浓度的比率比第三区段73的平均杂质浓度的比率仅低0.11，为0.58(＝0.69-0.11)。
同样地，在第五区段75配置4个等效浓度区域30(4个周期)。在第六区段76、第七区段77分别配置2个等效浓度区域30(2个周期)。在第八区段78配置1个等效浓度区域30(1个周期)。即，在该一个例子中，在电场缓和区域20各配置18个第一小区域21、第二小区域22。对第五区段75～第八区段78中的第一小区域21的宽度x1、第二小区域22的宽度x2的详细的数值省略说明。第五区段75～第八区段78的平均杂质浓度的比率是越配置于外侧，越以每隔0.11降低，分别为0.47、0.36、0.25和0.14。第二JTE区域5与第八区段78的p型杂质浓度差Δnpl为0.14。
第一小区域21的宽度x1、第二小区域22的宽度x2通过由该第一小区域21、第二小区域22构成的等效浓度区域30的宽度和平均杂质浓度Np决定。具体而言，等效浓度区域30的宽度是用该区段71～78中的等效浓度区域30的个数(周期)分割了该等效浓度区域30的所配置的区段71～78的宽度Δx而得到的值。第一区段71的平均杂质浓度是从第一JTE区域4的杂质浓度中减去了与第一JTE区域4的预定的p型杂质浓度差Δnph而得到的值。第二区段72～第八区段78的平均杂质浓度是从与各自的内侧邻接的区段71～77的平均杂质浓度中减去了邻接的区段71～78间的平均杂质浓度差ΔNp而得到的值。第一小区域21的宽度x1、第二小区域22的宽度x2的总计值(＝x1+x2)与由该第一小区域21、第二小区域22构成的等效浓度区域30的宽度几乎相等，且该等效浓度区域30的平均杂质浓度Np是与该等效浓度区域30的所配置的区段71～78的平均杂质浓度几乎相等的值，是使用上述(3)式算出的。
在决定第一小区域21的宽度x1、第二小区域22的宽度x2时，作为与实施方式7的第三个不同点，可以不是越朝向外侧使第一小区域21的宽度x1越窄，所有的第二小区域22的宽度x2可以不恒定。例如，如图32所示，可以使第六区段76、第八区段78的第一小区域21的宽度x1(由箭头76a、78a表示的部分)分别比内侧的第五区段75、第七区段77的第一小区域21的宽度x1宽。另外，可以是越配置于外侧使第二小区域22的宽度x2越宽，此时，如图32所示，可以使第三区段73的第二小区域22的宽度x2(由箭头73a表示的部分)比外侧的第四区段74的第二小区域22的宽度x2宽。即，第一小区域21的宽度x、第二小区域22的宽度x2相对于与内侧或外侧分别相邻的第一小区域21的宽度x1、第二小区域22的宽度x2可以不具有规律性。
另外，可以对各区段内的等效浓度区域30的周期进行各种改变。图34是表示实施方式13的半导体装置的结构的另一个例子的说明图。在图34的(a)、图34的(b)中分别放大地示出电场缓和区域20的平面布局和截面结构。在图34的(c)中示出图34的(a)的切割线D-D’处的p型杂质浓度分布。图35是表示图34的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。在图34、图35中示出例如在第四区段74、第五区段75分别配置了2个等效浓度区域30的情况(2个周期)。图34所示的电场缓和区域20的除了第四区段74、第五区段75以外的条件与图31所示的电场缓和区域20相同。根据图34的(c)和图31的(c)可知，电场缓和区域20的平均杂质浓度梯度70a未变化。即，电场缓和区域20的平均杂质浓度梯度70a无论各区段71～78中的等效浓度区域30的周期如何，均可以由区段71～78的宽度和邻接的区段71～78间的平均杂质浓度差ΔNp设定。
如以上所说明，根据实施方式13，能够得到与实施方式1、实施方式7同样的效果。另外，根据实施方式13，利用满足预定的电特性(确保耐压等)的平均杂质浓度，能够使电场缓和区域的平均杂质浓度梯度在整个电场缓和区域恒定。由此，能够进一步缓和第一JTE区域与第二JTE区域之间的电场。另外，根据实施方式13，由于能够配合电场缓和区域的宽度而决定电场缓和区域的平均杂质浓度梯度，所以能够在可能的范围内减小电场缓和区域的宽度。因此，能够在不使终端结构部的宽度变宽的情况下提高终端结构部的耐压。
(实施方式14)
接下来，对实施方式14的半导体装置的结构进行说明。图36是表示实施方式14的半导体装置的结构的说明图。在图36中放大地示出图1的电场缓和区域20。在图36的(a)、图36的(b)中分别放大地示出电场缓和区域20的平面布局和截面结构。在图36的(c)中示出图36的(a)的切割线E-E’处的p型杂质浓度分布。图37是表示图36的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。
实施方式14的半导体装置与实施方式13的半导体装置的不同之处在于，降低邻接的区段71～78间的平均杂质浓度差ΔNp，使电场缓和区域20的平均杂质浓度梯度70b变得缓和。在图36的(c)中，用虚线示出表示电场缓和区域20的平均杂质浓度梯度70b的近似直线(在图38的(c)、图44的(c)中也是同样)。例如，将邻接的区段71～78间的平均杂质浓度差ΔNp为0.055时的电场缓和区域20的平均杂质浓度梯度70b示于图36的(c)。在此，如图36、图37所示，在第一区段71、第二区段72分别配置1个等效浓度区域30(1个周期)，在第三区段73～第六区段76分别配置2个等效浓度区域30(2个周期)，在第七区段77、第八区段78分别配置4个等效浓度区域30(4个周期)。
在实施方式14中，通过使电场缓和区域20的平均杂质浓度梯度70b变得缓和，从而能够提高在电场缓和区域20的电场缓和效果。另外，通过增加在外侧的第七区段77、第八区段78中的等效浓度区域30的周期，从而能够提高在电场缓和区域20的电场缓和效果。另一方面，通过使电场缓和区域20的平均杂质浓度梯度70b变得缓和，从而第二JTE区域5与第八区段78的p型杂质浓度差Δnpl变大。因此，虽然担心在第二JTE区域5与电场缓和区域20的边界20f的电场集中，但对于这一点，例如可以利用后述的实施方式16、实施方式18来消除。另外，通过减小第二JTE区域5与第八区段78的p型杂质浓度差Δnpl，从而在第一JTE区域4与第一区段71的p型杂质浓度差Δnph变大的情况下，担心在第一JTE区域4与电场缓和区域20的边界20g的电场集中。对于这一点，例如可以通过后述的实施方式16、实施方式17来消除。
各区段71～78的第一小区域21的宽度x1、第二小区域22的宽度x2与实施方式13同样地，可以基于电场缓和区域20的区段数和邻接的区段71～78间的平均杂质浓度差ΔNp进行各种改变。在图37中，示出使第二小区域22的宽度x2几乎恒定，使第三区段73、第七区段77的第二小区域22的宽度x2分别比外侧的第四区段74、第八区段78的第二小区域22的宽度x2宽的一个例子。
另外，可以对各区段内的等效浓度区域30的周期进行各种改变。图38是表示实施方式14的半导体装置的结构的另一个例子的说明图。在图38的(a)、图38的(b)中分别放大地示出电场缓和区域20的平面布局和截面结构。在图38的(c)中示出图38的(a)的切割线F-F’处的p型杂质浓度分布。图39是表示图38的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。在图38、图39中示出例如在第七区段77配置1个等效浓度区域30(1个周期)，在第八区段78配置2个等效浓度区域30(2个周期)的情况。图38所示的电场缓和区域20的第四区段74、第五区段75以外的条件与图36所示的电场缓和区域20相同。与实施方式13的另一个例子(参照图34、图35)同样，根据图38的(c)和图36的(c)，电场缓和区域20的平均杂质浓度梯度70b未变化。
如以上所说明，根据实施方式14，能够得到与实施方式7、实施方式13同样的效果。根据实施方式14，通过使电场缓和区域的平均杂质浓度梯度变得缓和，从而能够进一步提高终端结构部的内侧的部分(第一JTE区域侧的部分)的耐压。
(实施方式15)
接下来，对实施方式15的半导体装置的结构进行说明。实施方式15的半导体装置是与实施方式7的另一个例子(参照图21)同样地将实施方式13的半导体装置的电场缓和区域20(参照图31～图33)应用于3区域JTE结构的第一电场缓和区域～第三电场缓和区域20、41、42而成的半导体装置。第一电场缓和区域～第三电场缓和区域20、41、42的配置以及与邻接的JTE区域的平均杂质浓度差例如可以与实施方式7的另一个例子相同。
(实施例4)
接下来，对实施方式15的半导体装置的终端结构部12的耐压进行了研究。图40是表示现有例5的半导体装置的JTE结构的一部分的说明图。在图40的(a)、图40的(b)中分别示出电场缓和区域120的平面布局和杂质浓度分布。在图40的(c)中示出图40的(a)的切割线CC-CC’处的p型杂质浓度分布。图41是表示图40的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。图42是表示实施例4的半导体装置的终端结构部的耐压特性的特性图。在图42中示出将实施例4的电场缓和区域20应用于3区域JTE结构的第一电场缓和区域～第三电场缓和区域20、41、42(参照图21)时的终端结构部12的耐压的模拟结果。另外，作为比较，在图42中示出将图40所示的现有例5的电场缓和区域120应用于现有的3区域JTE结构的第一电场缓和区域～第三电场缓和区域120、141、142(参照图19)时的终端结构部112的耐压的模拟结果。图42的横轴是用于形成第一JTE区域4、104的第一离子注入的剂量，纵轴是终端结构部12、112的耐压。即，图42表示用于形成第一JTE区域4、104的离子注入的剂量变化时的终端结构部12、112的耐压依赖性。
实施例4的第一电场缓和区域20是具备实施方式15的半导体装置的构成的SiC-SBD的JTE结构。具体而言，实施例4的第一电场缓和区域20由像实施方式13中例示那样被划分成8个区段且在各区段71～78配置1个以上的等效浓度区域30的总计18个的第一小区域21、第二小区域22构成(参照图31～图33)。将第一电场缓和区域20的宽度设为60μm，将区段71～78的宽度Δx分别设为7.5μm。将第一JTE区域4与第一区段71的p型杂质浓度差Δnph设为0.91。将第一JTE区域4的杂质浓度的比率设为1，将第二JTE区域5的杂质浓度的比率设为0时的邻接的区段71～78间的平均杂质浓度差ΔNp的比率为0.11，使第一电场缓和区域20的平均杂质浓度向外侧以恒定的浓度梯度70a减少。第二电场缓和区域41、第三电场缓和区域42的构成与第一电场缓和区域20相同。第一JTE区域4～第三JTE区域6的宽度和第一JTE区域4～第三JTE区域6的杂质浓度比与实施例3相同。活性区域11、n-型漂移层2、层间绝缘膜7、阳极8和电极焊盘18的构成与实施例3相同。
如图40、图41所示，现有例5的第一电场缓和区域120是通过交替反复地配置有越配置于外侧，使宽度x11越窄的第一小区域121以及越配置于外侧，使宽度x12越宽的第二小区域122而成的。在现有例5中，配置多个(在此为8个)包括1组邻接的第一小区域121、第二小区域122的等效浓度区域，从内侧起依次为第一等效浓度区域171～第八等效浓度区域178。使第一电场缓和区域120的总宽度与实施例4的第一电场缓和区域20的总宽度相同，为60μm，使各等效浓度区域171～178的宽度全部为7.5μm。第一JTE区域104与第1等效浓度区域171的p型杂质浓度差为0.91。第一等效浓度区域171～第八等效浓度区域178的平均杂质浓度分别与实施例4的第一区段71～第八区段78的平均杂质浓度相同，向外侧以恒定的浓度梯度减少。第二电场缓和区域141、第三电场缓和区域142的构成与第一电场缓和区域120相同。第一JTE区域104～第三JTE区域106的宽度和杂质浓度比与实施例4的第一JTE区域4～第三JTE区域6相同。活性区域111、n-型漂移层102、层间绝缘膜107、阳极108和电极焊盘118的构成分别与实施例4的活性区域11、n-型漂移层2、层间绝缘膜7、阳极8和电极焊盘18相同。符号170为电场缓和区域120的平均杂质浓度梯度。
对这些实施例4和现有例5的终端结构部12、112的耐压进行了模拟，结果如图42所示，确认了在实施例4中，在终端结构部12的几乎整个区域，耐压比现有例5的耐压高。将用于形成实施例4和现有例5的第一JTE区域4、104的离子注入的剂量为1.65×1013/cm3的模拟点G1、G2的状态的终端结构部12、112的电场强度分布示于图43。图43是表示实施例4的半导体装置的电场强度分布的特性图。根据图43所示的结果，确认了实施例4和现有例5均是在从p型保护环3与第一JTE区域4的边界X0(0μm)向外侧分离50μm左右的地点X1附近的电场强度示出几乎相同的程度的最大值。推测为由于在该地点X1附近示出最大电场强度，因此更外侧的第二JTE区域5、105和第三JTE区域6、106的电场强度也变高。并且，确认了与现有例5相比，在实施例4中，第一电场缓和区域～第三电场缓和区域20、41、42中的电场的振幅(电场强度的振幅)小。即，实施例4的第一电场缓和区域～第三电场缓和区域20、41、42中的电场强度的最小值比现有例5的同电场强度的最小值高。由此，推测为在实施例4中，比第一电场缓和区域20更靠向外侧的地点X2附近的电场强度、进而在比第二电场缓和区域41更靠向外侧的电场强度比现有例5高。因此，确认了在实施例4中，与现有例5相比，能够在整个终端结构部12提高电场强度，与现有例5相比，能够提高耐压。
如以上所说明，根据实施方式15，能够得到与实施方式7、13、14同样的效果。
(实施方式16)
接下来，对实施方式16的半导体装置的结构进行说明。图44是表示实施方式16的半导体装置的结构的说明图。在图44中放大地示出图1的电场缓和区域20。在图44的(a)、图44的(b)中分别放大地示出电场缓和区域20的平面布局和截面结构。在图44的(c)中示出图44的(a)的切割线H-H’处的p型杂质浓度分布。图45是表示图44的各区段的第一小区域、第二小区域的宽度的一个例子的说明图。实施方式16的半导体装置是在实施方式13中应用了实施方式14的半导体装置。
具体而言，实施方式16的半导体装置与实施方式14同样地使电场缓和区域20的平均杂质浓度梯度70b变得缓和，且与实施方式13同样地具备减小第一JTE区域4、第二JTE区域5与电场缓和区域20的p型杂质浓度差Δnph、Δnpl的构成。更具体而言，以得到电场缓和区域20的预定的平均杂质浓度梯度70b和第一JTE区域4、第二JTE区域5与电场缓和区域20的预定的p型杂质浓度差Δnph、Δnpl的方式决定电场缓和区域20的区段数和邻接的区段间的平均杂质浓度差ΔNp。
例如，在图44、图45中示出将电场缓和区域20划分为14个区段并使各区段71～84的宽度Δx为5.5μm，使邻接的区段间的平均杂质浓度差ΔNp为0.055的情况。从内侧向外侧依次对各区段标注符号71～84。在第一区段71～第三区段73、第十三区段83、第十四区段84分别配置1个等效浓度区域30(1个周期)，在第四区段74～第十二区段82分别配置2个等效浓度区域30(2个周期)。各区段71～84的第一小区域21的宽度x1、第二小区域22的宽度x2与实施方式13同样地可以基于电场缓和区域20的区段数和邻接的区段71～84间的平均杂质浓度差ΔNp进行各种改变。在此，示出从内侧向外侧，与实施方式13几乎同样地使第一小区域21的宽度x1、第二小区域22的宽度x2不同的状态。此时，电场缓和区域20的宽度为77μm。
如以上所说明，根据实施方式16，能够得到与实施方式7、13、14同样的效果。另外，根据实施方式16，虽然电场缓和区域的宽度变长，但是能够提高终端结构部的耐压，且能够扩大用于形成第一JTE区域的剂量余量。
(实施方式17)
接下来，对实施方式17的半导体装置的结构进行说明。图46是表示实施方式17的半导体装置的结构的说明图。在图46的(a)中示出电场缓和区域20的平面布局，在图46的(b)中示出电场缓和区域20的杂质浓度分布。实施方式17的半导体装置具备在实施方式13～16中应用了实施方式3的构成。在图46中示出在实施方式14中应用了实施方式3的情况。
具体而言，在配置于电场缓和区域20的最内侧的第一区段71内的所有的第二小区域22的内部，在切线方向Y上以预定的间隔选择性地设有杂质浓度比第二小区域22的杂质浓度高的第二小区域部32。即，在电场缓和区域20的最内侧的第一区段71，在法线方向X上交替反复地配置由第二小区域22和第二小区域部32构成的第四小区域20b以及第一小区域21，周期性地配置包括1组邻接的第四小区域20b和第一小区域21的1个以上的等效浓度区域30b。由此，与实施方式3同样地降低第一JTE区域4与电场缓和区域20的最内侧的第一区段71(等效浓度区域30b)的p型杂质浓度差Δnph(参照图3的(c))。例如，在以1:1构成第一区段71的第二小区域22与第二小区域部32的杂质浓度的比率的情况下，能够使第一区段71的平均杂质浓度的比率增加到0.95左右。
另外，可以仅将最内侧的第二小区域22作为配置有第二小区域部32的第四小区域20b。
如以上所说明，根据实施方式17，能够得到与实施方式7同样的效果。另外，根据实施方式17，由于能够使电场缓和区域的最内侧的区段的平均杂质浓度接近于第一JTE区域的杂质浓度，所以能够进一步提高终端结构部的内侧的部分的耐压。
(实施方式18)
接下来，对实施方式18的半导体装置的结构进行说明。图47是表示实施方式18的半导体装置的平面布局的俯视图。在图47的(a)中示出电场缓和区域20的平面布局，在图47的(b)中示出电场缓和区域20的杂质浓度分布。实施方式18的半导体装置具备在实施方式16中应用了实施方式2的构成。
具体而言，如图47所示，在配置于电场缓和区域20的最外侧的第八区段78内的所有的第一小区域21的内部，在切线方向Y上以预定的间隔选择性地设有杂质浓度比第一小区域21的杂质浓度低的第一小区域部31。即，在电场缓和区域20的最外侧的第八区段78，在法线方向X上交替反复地配置由第一小区域21和第一小区域部31构成的第三小区域20a以及第二小区域22，周期性地配置包括1组邻接的第三小区域20a和第二小区域22的1个以上的等效浓度区域30a(由标注了符号30a的在法线方向X上连续的4个横向的双箭头表示)。由此，与实施方式2同样地降低第二JTE区域5与电场缓和区域20的最外侧的第八区段78(等效浓度区域30a)的p型杂质浓度差Δnpl(参照图3的(c))。
另外，可以仅将最外侧的第一小区域21作为配置了第一小区域部31的第三小区域20a。
如以上所说明，根据实施方式18，能够得到与实施方式2、7、13同样的效果。根据实施方式18，由于能够使电场缓和区域的最外侧的区段(或最外侧的等效浓度区域)的平均杂质浓度接近于第二JTE区域的杂质浓度，所以能够进一步提高终端结构部的外侧的部分的耐压。
对于上述的实施方式8～12的半导体装置的制造方法，利用离子注入用掩模的图案实现在上述的实施方式6的半导体装置的制造方法中各电场缓和区域20、41、42的各区段61～64中的第一小区域21、第二小区域22和各小区域部的平面布局即可。
另外，实施方式7～12的电场缓和区域20也与实施方式1同样地是通过交替反复地配置有越配置于外侧使宽度x1越窄的第一小区域21以及无论配置位置如何均具有恒定的宽度x2的第二小区域22而成的。因此，在实施方式7～12中也能够得到与实施例1、2同样的效果。另外，实施方式13～18也与实施方式1同样地在第一JTE区域4、第二JTE区域5间具备电场缓和区域20。因此，在实施方式7～12中也能够得到与实施例1、2同样的效果。
对于上述的实施方式13～18的半导体装置的制造方法，利用离子注入用掩模的图案实现在上述的实施方式6的半导体装置的制造方法中各电场缓和区域20、41、42的各区段71～78(或各区段71～84)中的第一小区域21、第二小区域22和各小区域部的平面布局即可。
另外，实施方式13、14、16～18的电场缓和区域20也与实施方式15同样地，所有的区段的宽度Δx相等，且具有在整个电场缓和区域20以恒定的浓度梯度向外侧减少平均杂质浓度的构成。因此，在实施方式13、14、16～18中也能够得到与实施例4同样的效果。
以上，本发明可以在不脱离本发明的主旨的范围内进行各种改变，在上述的各实施方式中，例如可以根据各部的尺寸、杂质浓度等所要求的标准等进行各种设定。另外，在本发明中，以SBD为例进行了说明，但不限于此，可以应用于在终端结构部形成了耐压结构的各种半导体装置。具体而言，本发明可以适用于例如MOSFET、IGBT(Insulated GateBipolar Transistor：绝缘栅型双极晶体管)等。另外，在上述的各实施方式7～12中，以将电场缓和区域划分为4个区段的情况为例进行了说明，但不限于此，对于划分电场缓和区域的个数、配置于各区段的等效浓度区域的个数(周期)和宽度、邻接的区段间的平均杂质浓度差、电场缓和区域(区段)的平均杂质浓度梯度等，可以基于缓和电场缓和区域的电场集中所优选的个数进行改变。
另外，在上述的各实施方式中，以使用在碳化硅基板上堆积了碳化硅外延层的碳化硅外延基板的情况为例进行了说明，但不限于此，例如也可以将构成器件的所有的区域作为通过离子注入形成在碳化硅基板的内部的扩散区域。本发明也可以适用于使用了硅半导体的半导体装置，起到同样的效果。另外，有各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但本发明即便将第一导电型设为p型，将第二导电型设为n型也同样成立。
产业上的可利用性
如上所述，本发明的半导体装置对于具备JTE结构的高耐压的半导体装置有用，特别适用于1200V以上(例如1700V或3300V)的耐压级别的碳化硅半导体装置。

Claims (39)

1.一种半导体装置，其特征在于，具备：
第一导电型的半导体基板，其包括碳化硅半导体；
活性区域，其设置于所述半导体基板的正面，供主电流流通；以及
终端结构部，其包围所述活性区域的周围，
所述终端结构部具有：
多个第二导电型半导体区域，其被设置为包围所述活性区域的周围的同心圆状，且以越配置于外侧，杂质浓度越低的方式被配置；以及
第二导电型中间区域，其以在至少1组相邻的所述第二导电型半导体区域之间相互接触的方式设置，杂质浓度低于与内侧邻接的所述第二导电型半导体区域的杂质浓度，且杂质浓度高于与外侧邻接的所述第二导电型半导体区域的杂质浓度，
所述第二导电型中间区域被设置为包围与内侧邻接的所述第二导电型半导体区域的周围的同心圆状，通过交替反复地配置第二导电型的第一小区域与杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第二小区域而成，
多个所述第二小区域以相同的宽度设置，
多个所述第一小区域以越配置于外侧，宽度越窄的方式被设置。
2.根据权利要求1所述的半导体装置，其特征在于，在所述第二导电型中间区域的最外侧设有第三小区域，所述第三小区域的杂质浓度低于所述第一小区域的杂质浓度，且所述第三小区域的杂质浓度高于与外侧邻接的所述第二导电型半导体区域。
3.根据权利要求2所述的半导体装置，其特征在于，所述第三小区域是在配置于所述第二导电型中间区域的最外侧的所述第一小区域的内部选择性地设置有杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第一小区域部而成。
4.根据权利要求3所述的半导体装置，其特征在于，所述第三小区域是以在沿着所述活性区域与所述终端结构部的边界的方向上交替反复地配置所述第一小区域与所述第一小区域部的方式而成。
5.根据权利要求1所述的半导体装置，其特征在于，在所述第二导电型中间区域的最内侧设置有第四小区域，所述第四小区域的杂质浓度低于与内侧邻接的所述第二导电型半导体区域的杂质浓度，且所述第四小区域的杂质浓度高于所述第二小区域的杂质浓度。
6.根据权利要求5所述的半导体装置，其特征在于，所述第四小区域是在配置于所述第二导电型中间区域的最内侧的所述第二小区域的内部选择性地设置有杂质浓度高于所述第二小区域的杂质浓度的第二导电型的第二小区域部而成。
7.根据权利要求6所述的半导体装置，其特征在于，所述第四小区域是以在沿着所述活性区域与所述终端结构部的边界的方向上交替反复地配置所述第二小区域与所述第二小区域部的方式而成。
8.根据权利要求1所述的半导体装置，其特征在于，在所述第二导电型中间区域的最内侧配置有所述第二小区域，
在所述第二导电型中间区域的最外侧配置有所述第一小区域。
9.根据权利要求1所述的半导体装置，其特征在于，在相邻的所述第一小区域与所述第二小区域之间设置有第五小区域，所述第五小区域的杂质浓度低于所述第一小区域的杂质浓度，且所述第五小区域的杂质浓度高于所述第二小区域的杂质浓度。
10.根据权利要求9所述的半导体装置，其特征在于，所述第五小区域是在所述第一小区域的内部选择性地设置有杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第三小区域部而成。
11.根据权利要求10所述的半导体装置，其特征在于，所述第五小区域是以在沿着所述活性区域与所述终端结构部的边界的方向上交替反复地配置所述第一小区域与所述第三小区域部的方式而成。
12.根据权利要求10所述的半导体装置，其特征在于，所述第三小区域部被设置在所述第一小区域的与该第一小区域的外侧邻接的所述第二小区域的边界附近。
13.一种半导体装置，其特征在于，具备：
第一导电型的半导体基板，其包括碳化硅半导体；
活性区域，其设置于所述半导体基板的正面，供主电流流通；以及
终端结构部，其包围所述活性区域的周围，
所述终端结构部具有：
多个第二导电型半导体区域，其被设置为包围所述活性区域的周围的同心圆状，且以越配置于外侧，杂质浓度越低的方式被配置；以及
第二导电型中间区域，其以在至少1组相邻的所述第二导电型半导体区域之间相互接触的方式被设置，杂质浓度低于与内侧邻接的所述第二导电型半导体区域的杂质浓度，且杂质浓度高于与外侧邻接的所述第二导电型半导体区域的杂质浓度，
所述第二导电型中间区域以呈同心圆状的方式被划分为多个区段，所述同心圆状是包围与内侧邻接的所述第二导电型半导体区域的周围的同心圆状，
在所述区段，以从内侧向外侧呈同心圆状的方式交替地配置有1组以上的第二导电型的第一小区域与杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第二小区域，
包括1组的相邻的所述第一小区域和所述第二小区域的微小区域在同一所述区段以相同的宽度被设置，且以越配置于位于外侧的所述区段，宽度越窄的方式被设置。
14.根据权利要求13所述的半导体装置，其特征在于，在将所述第一小区域的宽度和杂质浓度分别记为x1和np1，将所述第二小区域的宽度和杂质浓度分别记为x2和np2时，所述微小区域的平均杂质浓度Np满足下述(1)式，
Np＝((x1×np1)+(x2×np2))/(x1+x2)…(1)。
15.根据权利要求13所述的半导体装置，其特征在于，多个所述第二小区域以相同的宽度被设置。
16.根据权利要求13所述的半导体装置，其特征在于，多个所述第一小区域以越被配置于外侧，宽度越窄的方式被设置。
17.根据权利要求13所述的半导体装置，其特征在于，配置于最外侧的所述第一小区域的宽度是通过制造工艺能够形成的最小尺寸。
18.根据权利要求13所述的半导体装置，其特征在于，在配置于位于最外侧的所述区段的所述第一小区域的内部选择性地设置有杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第一小区域部。
19.根据权利要求13所述的半导体装置，其特征在于，在所述第一小区域的内部选择性地设置有杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第一小区域部，
所述第一小区域越配置于外侧，则所述第一小区域的内部的所述第一小区域部的比率越高。
20.根据权利要求18所述的半导体装置，其特征在于，所述第一小区域部在沿着所述活性区域与所述终端结构部的边界的方向上，以预定的间隔被配置。
21.根据权利要求13所述的半导体装置，其特征在于，在配置于位于最内侧的所述区段的所述第二小区域的内部选择性地设置有杂质浓度高于所述第二小区域的杂质浓度的第二导电型的第二小区域部。
22.根据权利要求13所述的半导体装置，其特征在于，在所述第二小区域的内部选择性地设置有杂质浓度高于所述第二小区域的杂质浓度的第二导电型的第二小区域部，
所述第二小区域越配置于外侧，则所述第二小区域的内部的所述第二小区域部的比率越低。
23.根据权利要求21所述的半导体装置，其特征在于，所述第二小区域部在沿着所述活性区域与所述终端结构部的边界的方向上，以预定的间隔被配置。
24.一种半导体装置，其特征在于，具备：
第一导电型的半导体基板，其包括碳化硅半导体；
活性区域，其设置于所述半导体基板的正面，供主电流流通；以及
终端结构部，其包围所述活性区域的周围，
所述终端结构部具有：
多个第二导电型半导体区域，其被设置为包围所述活性区域的周围的同心圆状，且以越配置于外侧，杂质浓度越低的方式被设置；以及
第二导电型中间区域，其以在至少1组相邻的所述第二导电型半导体区域之间相互接触的方式被设置，杂质浓度低于与内侧邻接的所述第二导电型半导体区域的杂质浓度，且杂质浓度高于与外侧邻接的所述第二导电型半导体区域的杂质浓度，
所述第二导电型中间区域呈同心圆状并以相同的宽度被划分为多个区段，所述同心圆状是包围与内侧邻接的所述第二导电型半导体区域的周围的同心圆状，
在所述区段，以从内侧向外侧呈同心圆状的方式交替地配置1组以上的第二导电型的第一小区域与杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第二小区域，
所述区段中，基于配置于该区段的所述第一小区域和所述第二小区域的宽度确定平均杂质浓度，且越配置于外侧，平均杂质浓度越低，
在邻接的所有的所述区段间，平均杂质浓度差相等。
25.根据权利要求24所述的半导体装置，其特征在于，包括1组的相邻的所述第一小区域和所述第二小区域的微小区域的平均杂质浓度与该微小区域的所配置的所述区段的平均杂质浓度相等。
26.根据权利要求25所述的半导体装置，其特征在于，在将所述第一小区域的宽度和杂质浓度分别记为x1和np1，将所述第二小区域的宽度和杂质浓度分别记为x2和np2时，所述微小区域的平均杂质浓度Np满足下述(2)式，
Np＝((x1×np1)+(x2×np2))/(x1+x2)…(2)。
27.根据权利要求25所述的半导体装置，其特征在于，所述微小区域在同一所述区段以相同的宽度被设置。
28.根据权利要求24所述的半导体装置，其特征在于，最内侧的所述区段的平均杂质浓度是与该区段的内侧邻接的所述第二导电型半导体区域的平均杂质浓度的90％以上。
29.根据权利要求24所述的半导体装置，其特征在于，所述第二导电型中间区域的平均杂质浓度梯度在遍及所述第二导电型中间区域的整个区域是恒定的。
30.根据权利要求24所述的半导体装置，其特征在于，在配置于位于最外侧的所述区段的所述第一小区域的内部选择性地设置有杂质浓度低于所述第一小区域的杂质浓度的第二导电型的第一小区域部。
31.根据权利要求30所述的半导体装置，其特征在于，所述第一小区域部在沿着所述活性区域与所述终端结构部的边界的方向上，以预定的间隔被配置。
32.根据权利要求24所述的半导体装置，其特征在于，在配置于位于最内侧的所述区段的所述第二小区域的内部，选择性地设置有杂质浓度高于所述第二小区域的杂质浓度的第二导电型的第二小区域部。
33.根据权利要求32所述的半导体装置，其特征在于，所述第二小区域部在沿着所述活性区域与所述终端结构部的边界的方向上，以预定的间隔被配置。
34.根据权利要求3所述的半导体装置，其特征在于，所述第一小区域部具有和与外侧邻接的所述第二导电型半导体区域相同的杂质浓度。
35.根据权利要求6所述的半导体装置，其特征在于，所述第二小区域部具有和与内侧邻接的所述第二导电型半导体区域相同的杂质浓度。
36.根据权利要求10所述的半导体装置，其特征在于，所述第三小区域部具有和与外侧邻接的所述第二导电型半导体区域相同的杂质浓度。
37.根据权利要求1所述的半导体装置，其特征在于，所述第一小区域具有和与内侧邻接的所述第二导电型半导体区域相同的杂质浓度。
38.根据权利要求1所述的半导体装置，其特征在于，所述第二小区域具有和与外侧邻接的所述第二导电型半导体区域相同的杂质浓度。
39.根据权利要求1～38中任一项所述的半导体装置，其特征在于，所述第二导电型中间区域的平均杂质浓度是与内侧邻接的所述第二导电型半导体区域和与外侧邻接的所述第二导电型半导体区域的中间的杂质浓度。
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