CN106449533A - 芯片多面包封保护结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种芯片多面包封保护结构及其制作方法,采用可光刻干膜对半导体芯片第一表面进行包封,并通过真空填膜的方式对半导体芯片侧面进行包封,实现了对芯片第一表面及侧面的保护,与环氧塑封料包封相比:采用干膜的台阶覆盖性好,填充后几乎不产生气泡,无需进行多次填充工艺和抽真空工艺,因此,制程工艺简单,制程时间也相对缩短。采用干膜覆盖表面平整,仅需曝光、显影制程暴露出凸点,凸点高度的均一性好,同时避免了研磨工艺带来厂务废水特殊处理问题。采用干膜真空填膜的方式进行填充包封芯片侧面,填充料足,无分层、溢料、胶体翘曲等缺陷。
Description
技术领域
本发明涉及半导体晶圆级封装领域,具体涉及一种芯片多面包封保护结构及其制作方法。
背景技术
对芯片和器件进行保护,是半导体封装的主要功能之一,半导体器件通常采用模塑包封的形式进行保护。对晶圆级芯片尺寸封装来说,为了提高芯片的可靠性,通常在芯片背面进行涂胶保护。对于一些电性和可靠性要求比较高的产品,要对芯片的五个或六个面进行保护。侧面保护的目的是防止焊料焊接过程中接触到侧壁的半导体基底,发生短路、漏电等电性问题。
公知的芯片六面包封的一个具体方案是:在圆片上生长电极,再切割道上半切割划片,形成沟槽,然后在晶圆表面覆盖聚合物材料,填充沟槽,固化。之后对圆片表面进行研磨,暴露凸点。然后对圆片进行背面研磨减薄,直到切割道聚合物材料暴露出来。进一步在背面涂胶,固化。最后,再次划片,切割,完成六面包封。这种聚合物包封方法存在填充不足、产生气泡、分层等缺陷。有时为改善所述缺陷通常需要进行至少两次环氧塑封料填充工艺和抽真空工艺,而且要进行研磨去除环氧塑封料,暴露凸点,这样,增加了制程的复杂性,成本较高。另外,环氧塑封料在研磨制程中不易控制,易造成暴露出凸点高度的均一性差,研磨后塑封料表面比较粗糙,研磨水中的杂质需进行特殊处理,增加了厂务废水处理的难度。
因此,为解决上述问题,需要开发新的封装工艺,改善工艺加工性,可靠性以及降低成本。
发明内容
为了解决上述技术问题,本发明提出一种采用光刻干膜对半导体芯片进行包封的芯片多面包封保护结构及其制作方法。
本发明的技术方案是这样实现的:
一种芯片多面包封保护结构,包括一芯片,所述芯片包含第一表面、与其相对的第二表面,以及侧面;所述第一表面包含焊垫以及与其电连接的凸点,所述芯片的第一表面及侧面上包封有可光刻聚合物材料,所述第一表面上的可光刻聚合物材料暴露出所述凸点。
进一步的,所述芯片的第二表面设置有保护层。
进一步的,所述凸点表面低于所述可光刻聚合物材料表面。
进一步的,所述可光刻聚合物材料为可光刻胶或干膜,第一表面上可光刻聚合物材料的厚度大于10微米。
进一步的,所述芯片侧面上可光刻聚合物材料的厚度大于1μm。
进一步的,所述保护层的材料为树脂类的胶或干膜。
进一步的,所述保护层的厚度为5μm至40μm。
一种芯片多面包封保护结构的制作方法,包括如下步骤:
步骤一:提供一具有若干芯片单元的晶圆,各芯片单元之间具有切割道,该晶圆具有第一表面和与其相对的第二表面,每个芯片单元的第一表面包含有焊垫,在每个芯片单元的第一表面上形成与其上焊垫电连接的凸点;
步骤二:在各芯片单元之间的切割道处开设自第一表面向第二表面延伸的沟槽;
步骤三:在晶圆的第一表面上覆盖一层可光刻聚合物材料,完成沟槽填充和晶圆第一表面的保护;
步骤四:对可光刻聚合物材料进行曝光、显影制程暴露出每个芯片单元上的凸点,然后对晶圆第二表面进行减薄,减薄至露出沟槽内填充的可光刻聚合物材料;
步骤五:在晶圆第二表面上铺设保护层;
步骤六:沿切割道对晶圆进行切割,将沟槽及其内填充的可光刻聚合物材料分割开,形成单颗芯片。
进一步的,所述沟槽宽度小于90μm,大于50μm。
本发明的有益效果是:本发明提供一种芯片多面包封保护结构及其制作方法,采用可光刻聚合物材料,如干膜或胶水对半导体芯片第一表面进行包封,并通过真空填膜的方式对半导体芯片侧面进行包封,实现了对芯片第一表面及侧面的保护,与环氧塑封料包封及填充相比:
1.采用干膜或胶水的台阶覆盖性好,填充后几乎不产生气泡,无需进行多次填充工艺和抽真空工艺,因此,制程工艺简单,制程时间也相对缩短。
2.采用干膜或胶水覆盖表面平整,仅需曝光、显影制程暴露出凸点,凸点高度的均一性好,同时避免了研磨工艺带来厂务废水特殊处理问题,且凸点表面可低于干膜表面,减小凸点在后续制程(晶圆减薄,设置保护层,切割)中因受损造成的产品不良率。
3.采用干膜真空填膜的方式进行填充包封芯片侧面,填充料足,无分层、溢料、胶体翘曲等缺陷。
附图说明
图1为本发明晶圆结构示意图;
图2为本发明在晶圆第一表面形成凸点的结构示意图;
图3为本发明在芯片之间切割道位置开设沟槽的结构示意图;
图4为本发明在晶圆第一表面包封干膜并真空填膜的结构示意图;
图5为本发明暴露出凸点的结构示意图;
图6为本发明对晶圆第二表面减薄至暴露出沟槽内干膜的结构示意图;
图7为本发明在晶圆第二表面设置保护层的结构示意图;
图8为本发明将晶圆切割成单颗芯片的结构示意图。
根据附图,作以下说明:
100——晶圆或芯片 101——第一表面
102——第二表面 110——焊垫
200——凸点 300——沟槽
400——可光刻聚合物材料 500——保护层
具体实施方式
为了能够更清楚地理解本发明的技术内容,特举以下实施例详细说明,其目的仅在于更好理解本发明的内容而非限制本发明的保护范围。实施例附图的结构中各组成部分未按正常比例缩放,故不代表实施例中各结构的实际相对大小。其中所说的结构或面的上面或上侧,包含中间还有其他层的情况。
如图8所示,一种芯片多面包封保护结构,包括一芯片100,所述芯片包含第一表面101和与其相对的第二表面102,以及四个侧面,所述第一表面包含焊垫110以及与其电连接的凸点200,所述芯片的第一表面及侧面上包封有可光刻聚合物材料400,第一表面上的可光刻聚合物材料暴露出所述凸点,所述芯片的第二表面设置有保护层500。
上述结构中,采用可光刻聚合物材料对半导体芯片第一表面及侧面进行包封,实现了对芯片第一表面及侧面的保护,与环氧塑封料包封相比:采用可光刻聚合物材料的台阶覆盖性好,填充后几乎不产生气泡,无需进行多次填充工艺和抽真空工艺,因此,制程工艺简单,制程时间也相对缩短。采用可光刻聚合物材料覆盖表面平整,仅需曝光、显影制程暴露出凸点,凸点高度的均一性好,同时避免了研磨工艺带来厂务废水特殊处理问题。采用可光刻聚合物材料真空填膜的方式进行填充包封芯片侧面,填充料足,无分层、溢料、胶体翘曲等缺陷。
优选的,所述凸点表面低于所述可光刻聚合物材料表面,这样,可减小凸点在后续制程(晶圆减薄,设置保护层,切割)中因受损造成的产品不良率。
优选的,所述可光刻聚合物材料为可光刻胶或干膜,优选的,所述芯片第一表面上可光刻聚合物材料的厚度大于10微米。
优选的,所述芯片侧面上可光刻聚合物材料的厚度大于1μm。
优选的,所述保护层材料为树脂类的胶或干膜。
优选的,所述保护层厚度为5μm至40μm。
下面根据附图对本发明芯片多面包封保护结构的制作方法做以下详细描述:
参见图1,提供一具有若干芯片单元的晶圆100,各芯片单元之间具有切割道,该晶圆具有第一表面101和与其相对的第二表面102,每个芯片单元的第一表面包含有焊垫110。
参见图2,在每个芯片单元的第一表面上形成与其上焊垫电连接的凸点200;本实施例中,凸点位于焊垫上,用于将芯片焊垫的电性引出,凸点可为焊球或焊料凸点或凸柱等。形成凸点的方式包括电镀、化镀等。
参见图3,在各芯片单元之间的切割道处开设自第一表面向第二表面延伸的沟槽300;所述沟槽的深度范围优选为100μm至800μm,槽宽范围为45μm至80μm。
参见图4,在晶圆的第一表面上覆盖一层干膜,通过真空填膜的方式,完成沟槽填充和晶圆第一表面的保护;
参见图5,对干膜进行曝光、显影制程暴露出每个芯片单元上的凸点200,优选的,芯片第一表面上干膜的厚度大于10微米,凸点表面低于所述干膜表面;
参见图6,对晶圆第二表面102进行减薄,减薄至露出沟槽内填充的干膜400;
参见图7,在晶圆第二表面上铺设保护层500;优选的,保护层采用树脂类的胶,且厚度为5μm至40μm。
参见图8,沿切割道对晶圆进行切割,将沟槽及其内填充的干膜分割开,形成单颗芯片。即通过切割沟槽的方式对晶圆进行切割,将一整片晶圆切割成单颗芯片,优选的,使每个单颗芯片侧面的干膜厚度大于1μm。
本发明采用可光刻聚合物材料与单颗芯片表面和侧面结合,可实现优化工艺,降低成本的目的。
以上实施例是参照附图,对本发明的优选实施例进行详细说明。本领域的技术人员通过对上述实施例进行各种形式上的修改或变更,但不背离本发明的实质的情况下,都落在本发明的保护范围之内。
Claims (9)
1.一种芯片多面包封保护结构,其特征在于:包括一芯片,所述芯片包含第一表面、与其相对的第二表面,以及侧面;所述第一表面包含焊垫以及与其电连接的凸点,所述芯片的第一表面及侧面上包封有可光刻聚合物材料,所述第一表面上的可光刻聚合物材料暴露出所述凸点。
2.根据权利要求1所述的芯片多面包封保护结构,其特征在于:所述芯片的第二表面设置有保护层。
3.根据权利要求1所述的芯片多面包封保护结构,其特征在于:所述凸点表面低于所述可光刻聚合物材料表面。
4.根据权利要求1所述的芯片多面包封保护结构,其特征在于:所述可光刻聚合物材料为可光刻胶或干膜,第一表面上可光刻聚合物材料的厚度大于10微米。
5.根据权利要求1所述的芯片多面包封保护结构,其特征在于:所述芯片侧面上可光刻聚合物材料的厚度大于1μm。
6.根据权利要求1所述的芯片多面包封保护结构,其特征在于:所述保护层的材料为树脂类的胶或干膜。
7.根据权利要求6所述的芯片多面包封保护结构,其特征在于:所述保护层的厚度为5μm至40μm。
8.一种芯片多面包封保护结构的制作方法,其特征在于:包括如下步骤:
步骤一:提供一具有若干芯片单元的晶圆,各芯片单元之间具有切割道,该晶圆具有第一表面和与其相对的第二表面,每个芯片单元的第一表面包含有焊垫,在每个芯片单元的第一表面上形成与其上焊垫电连接的凸点;
步骤二:在各芯片单元之间的切割道处开设自第一表面向第二表面延伸的沟槽;
步骤三:在晶圆的第一表面上覆盖一层可光刻聚合物材料,完成沟槽填充和晶圆第一表面的保护;
步骤四:对可光刻聚合物材料进行曝光、显影制程暴露出每个芯片单元上的凸点,然后对晶圆第二表面进行减薄,减薄至露出沟槽内填充的可光刻聚合物材料;
步骤五:在晶圆第二表面上铺设保护层;
步骤六:沿切割道对晶圆进行切割,将沟槽及其内填充的可光刻聚合物材料分割开,形成单颗芯片。
9.根据权利要求8所述的芯片多面包封保护结构的制作方法,其特征在于:所述沟槽宽度小于90μm,大于50μm。
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---|---|
CN (1) | CN106449533A (zh) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107342256A (zh) * | 2017-06-26 | 2017-11-10 | 矽力杰半导体技术(杭州)有限公司 | 半导体工艺及半导体结构 |
CN107482029A (zh) * | 2017-09-29 | 2017-12-15 | 华天科技(昆山)电子有限公司 | 图像传感器及其封装工艺 |
CN108831860A (zh) * | 2018-08-09 | 2018-11-16 | 苏州晶方半导体科技股份有限公司 | 堆叠式芯片封装方法及封装结构 |
CN111370319A (zh) * | 2018-12-26 | 2020-07-03 | 无锡华润安盛科技有限公司 | 芯片的晶圆级封装方法和封装体 |
CN114613894A (zh) * | 2022-03-15 | 2022-06-10 | 韦尔通(厦门)科技股份有限公司 | 一种用于Mini LED或Micro LED的包封转移方法 |
WO2023232050A1 (zh) * | 2022-05-31 | 2023-12-07 | 上海沛塬电子有限公司 | 一种晶圆级功率模组及其制作方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060073638A1 (en) * | 2004-09-01 | 2006-04-06 | Phoenix Precision Technology Corporation | Semiconductor electrical connection structure and method of fabricating the same |
US7169691B2 (en) * | 2004-01-29 | 2007-01-30 | Micron Technology, Inc. | Method of fabricating wafer-level packaging with sidewall passivation and related apparatus |
CN101552248A (zh) * | 2008-03-31 | 2009-10-07 | 卡西欧计算机株式会社 | 半导体装置及其制造方法 |
CN206293426U (zh) * | 2016-12-08 | 2017-06-30 | 华天科技(昆山)电子有限公司 | 芯片多面包封保护结构 |
-
2016
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7169691B2 (en) * | 2004-01-29 | 2007-01-30 | Micron Technology, Inc. | Method of fabricating wafer-level packaging with sidewall passivation and related apparatus |
US20060073638A1 (en) * | 2004-09-01 | 2006-04-06 | Phoenix Precision Technology Corporation | Semiconductor electrical connection structure and method of fabricating the same |
CN101552248A (zh) * | 2008-03-31 | 2009-10-07 | 卡西欧计算机株式会社 | 半导体装置及其制造方法 |
CN206293426U (zh) * | 2016-12-08 | 2017-06-30 | 华天科技(昆山)电子有限公司 | 芯片多面包封保护结构 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107342256A (zh) * | 2017-06-26 | 2017-11-10 | 矽力杰半导体技术(杭州)有限公司 | 半导体工艺及半导体结构 |
CN107482029A (zh) * | 2017-09-29 | 2017-12-15 | 华天科技(昆山)电子有限公司 | 图像传感器及其封装工艺 |
CN107482029B (zh) * | 2017-09-29 | 2023-12-08 | 华天科技(昆山)电子有限公司 | 图像传感器及其封装工艺 |
CN108831860A (zh) * | 2018-08-09 | 2018-11-16 | 苏州晶方半导体科技股份有限公司 | 堆叠式芯片封装方法及封装结构 |
CN111370319A (zh) * | 2018-12-26 | 2020-07-03 | 无锡华润安盛科技有限公司 | 芯片的晶圆级封装方法和封装体 |
CN114613894A (zh) * | 2022-03-15 | 2022-06-10 | 韦尔通(厦门)科技股份有限公司 | 一种用于Mini LED或Micro LED的包封转移方法 |
CN114613894B (zh) * | 2022-03-15 | 2023-06-27 | 韦尔通科技股份有限公司 | 一种用于Mini LED或Micro LED的包封转移方法 |
WO2023232050A1 (zh) * | 2022-05-31 | 2023-12-07 | 上海沛塬电子有限公司 | 一种晶圆级功率模组及其制作方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170222 |