CN105551945A - 晶圆键合工艺中减小界面应力的方法 - Google Patents
晶圆键合工艺中减小界面应力的方法 Download PDFInfo
- Publication number
- CN105551945A CN105551945A CN201510945619.4A CN201510945619A CN105551945A CN 105551945 A CN105551945 A CN 105551945A CN 201510945619 A CN201510945619 A CN 201510945619A CN 105551945 A CN105551945 A CN 105551945A
- Authority
- CN
- China
- Prior art keywords
- wafer
- surperficial
- bonding
- active layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000011218 segmentation Effects 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000011161 development Methods 0.000 claims description 4
- 230000018109 developmental process Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 229910008045 Si-Si Inorganic materials 0.000 claims description 3
- 229910006411 Si—Si Inorganic materials 0.000 claims description 3
- 238000003698 laser cutting Methods 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 abstract 21
- 238000005192 partition Methods 0.000 abstract 3
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02016—Backside treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dicing (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
本发明涉及一种晶圆键合工艺中减小界面应力的方法,其包括如下步骤:a、提供具有表面晶圆有源层的表面晶圆,并在所述表面晶圆的表面晶圆有源层开槽,以得到若干贯通表面晶圆有源层的分割槽,所述分割槽的槽底位于表面晶圆有源层下方的表面晶圆内;b、提供用于与所述表面晶圆进行晶圆键合的衬底晶圆,并将所述衬底晶圆与表面晶圆键合固定,衬底晶圆与表面晶圆的表面晶圆有源层接触;c、对上述表面晶圆的背面进行减薄,直至使得表面晶圆内分割槽的槽底露出。本发明工艺步骤简单,与现有工艺相兼容,能有效减小表面晶圆对衬底晶圆的影响,降低了晶圆键合后的翘曲度,安全可靠。
Description
技术领域
本发明涉及一种工艺方法,尤其是一种晶圆键合工艺中减小界面应力的方法,属于半导体封装的技术领域。
背景技术
随着半导体技术的发展,集成电路的特征尺寸不断缩小,器件互连密度不断提高。于是,晶圆级封装(WaferLevelPackage,WLP)逐渐取代引线键合封装成为一种较为常用的封装方法。晶圆级封装(WaferLevelPackaging,WLP)技术是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术,封装后的芯片尺寸与裸片完全一致,顺应了市场对微电子产品日益轻、小、短、薄化和低价化要求。
晶圆级封装无论是MEMS还是CISBSI工艺都要用到永久键合,目前永久键合工艺一般分为阳极键合,金属熔融键合,氧化硅直接键合等工艺,但是这些工艺都要用到加热加压的过程,冷却后的晶圆键合界面上应力较大,比较容易发生位错,或者直接导致键合晶圆呈现较严重的翘曲,对后续的光刻,薄膜沉积,刻蚀等工艺影响较大。
通过对晶圆键合的研究发现,对于大尺寸晶圆的键合,边缘处的横向剪切应力要远远大于中心位置,尤其是对于不同材质的晶圆。这样如果后续进行减薄工艺的话,那么在薄到一定程度的时候就会出现薄晶圆的开裂或者破碎等,导致工艺失败。
发明内容
本发明的目的是克服现有技术中存在的不足,提供一种晶圆键合工艺中减小界面应力的方法,其工艺步骤简单,与现有工艺相兼容,能有效减小表面晶圆对衬底晶圆的影响,降低了晶圆键合后的翘曲度,安全可靠。
按照本发明提供的技术方案,一种晶圆键合工艺中减小界面应力的方法,所述减小界面应力的方法包括如下步骤:
a、提供具有表面晶圆有源层的表面晶圆,并在所述表面晶圆的表面晶圆有源层开槽,以得到若干贯通表面晶圆有源层的分割槽,所述分割槽的槽底位于表面晶圆有源层下方的表面晶圆内;
b、提供用于与所述表面晶圆进行晶圆键合的衬底晶圆,并将所述衬底晶圆与表面晶圆键合固定,衬底晶圆与表面晶圆的表面晶圆有源层接触;
c、对上述表面晶圆的背面进行减薄,直至使得表面晶圆内分割槽的槽底露出。
所述步骤a中,所述表面晶圆有源层的开槽方法包括通过光刻显影刻蚀、激光切割或直接切割;分割槽的深度为100nm~300μm,分割槽的宽度为10nm~60μm。
所述表面晶圆与衬底晶圆的键合方式包括阳极键合、金属熔融键合、硅硅键合或氧化硅键合。
本发明的优点:表面晶圆与衬底晶圆键合固定,通过在表面晶圆有源层内设置分割槽,并通过对表面晶圆的背面减薄方式使得分割槽的槽底露出,以在衬底晶圆上方得到若干呈独立分布的芯片区域,所述呈独立分布的芯片区域面积远小于表面晶圆的尺寸,从而能有效减小表面晶圆对衬底晶圆的影响,即达到减小界面应力的目的,工艺步骤简单,与现有工艺相兼容,能降低了晶圆键合后的翘曲度,安全可靠。
附图说明
图1~图4为本发明的具体实施工艺步骤剖视图,其中
图1为本发明表面晶圆与衬底晶圆键合前的示意图。
图2为本发明表面晶圆有源层在开槽后的示意图。
图3为本发明表面晶圆与衬底键合键合后的示意图。
图4为本发明对表面晶圆的背面进行减薄后的示意图。
附图标记说明:1-衬底晶圆、2-表面晶圆、3-衬底晶圆有源层、4-表面晶圆有源层、5-分割槽以及6-开槽区域。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地,下面描述中的附图仅仅是本发明中记载的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
下面结合具体附图和实施例对本发明作进一步说明。
为了能有效减小表面晶圆2对衬底晶圆1的影响,降低了晶圆键合后的翘曲度,本发明减小界面应力的方法包括如下步骤:
a、提供具有表面晶圆有源层4的表面晶圆2,并在所述表面晶圆2的表面晶圆有源层4开槽,以得到若干贯通表面晶圆有源层4的分割槽5,所述分割槽5的槽底位于表面晶圆有源层4下方的表面晶圆2内;
本发明实施例中,表面晶圆有源层4为表面晶圆2的器件层,一般地,表面晶圆有源层4位于表面晶圆2的正面,表面晶圆有源层4结构的具体形式可以根据需要进行选择,具体为本技术领域人员所熟知,此处不再赘述。表面晶圆2可以选用硅等常用的半导体晶圆材料,所述表面晶圆有源层4的开槽方法包括通过光刻显影刻蚀、激光切割或直接切割;分割槽5的深度为100nm~300μm,分割槽5的宽度为10nm~60μm。分割槽5在表面晶圆有源层4内的密度可以是表面晶圆有源层4内每个芯片的周围均被分割槽5包围,也可以是多个芯片组成的区域周围开一圈被分割槽5包围,具体可以根据需要进行选择。分割槽5的槽底延伸进入表面晶圆2内,通过在表面晶圆有源层4内设置分割槽5后,能形成开槽区域6,如图2所示。
b、提供用于与所述表面晶圆2进行晶圆键合的衬底晶圆1,并将所述衬底晶圆1与表面晶圆2键合固定,衬底晶圆1与表面晶圆2的表面晶圆有源层4接触;
如图1和图3所示,衬底晶圆1的正面具有衬底晶圆有源层3,衬底晶圆有源层3用于形成衬底晶圆1的器件层,衬底晶圆1的材料可以与表面晶圆2的材料相同或不同。所述表面晶圆2与衬底晶圆1的键合方式包括阳极键合、金属熔融键合、硅硅键合或氧化硅键合,表面晶圆2与衬底晶圆1的键合方式可以根据需要进行选择。当衬底晶圆1与表面晶圆2键合固定后,衬底晶圆1的衬底晶圆有源层3与表面晶圆2的表面晶圆有源层4相接触,衬底晶圆1与表面晶圆2的具体键合过程为本技术领域人员所熟知,此处不再赘述。
c、对上述表面晶圆2的背面进行减薄,直至使得表面晶圆2内分割槽5的槽底露出。
如图4所示,对键合后的表面晶圆2进行减薄处理,减薄厚度在100μm~770μm;减薄可以是通过背部研磨方式对表面晶圆2的背部材料进行去除,也可以是通过背部干法或者湿法刻蚀进行研磨;可以是直接研磨到分割槽5的槽底,或者直接研磨到分割槽5槽底上方,也可以是先研磨到离分割槽5槽底上方1μm~100μm的位置,通过干法或者湿法刻蚀进行去除,使所有分割槽5的槽底露出来,实现去除应力的作用,然后进行后续制程。
本发明表面晶圆2与衬底晶圆1键合固定,通过在表面晶圆有源层4内设置分割槽5,并通过对表面晶圆2的背面减薄方式使得分割槽5的槽底露出,以在衬底晶圆1上方得到若干呈独立分布的芯片区域,所述呈独立分布的芯片区域面积远小于表面晶圆2的尺寸,从而能有效减小表面晶圆对衬底晶圆的影响,即达到减小界面应力的目的,工艺步骤简单,与现有工艺相兼容,能降低了晶圆键合后的翘曲度,安全可靠。
对本领域技术人员而言,显然本发明不限于上述示范性实施例的细节,而且在不背离本发明的精神或基本特征的情况下,能够以其他的具体形式实现本发明。因此,无论从哪一点来看,均应将实施例看作是示范性的,而且是非限制性的,本发明的范围由所附权利要求而不是上述说明限定,因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外,应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施例中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。
Claims (3)
1.一种晶圆键合工艺中减小界面应力的方法,其特征是,所述减小界面应力的方法包括如下步骤:
(a)、提供具有表面晶圆有源层(4)的表面晶圆(2),并在所述表面晶圆(2)的表面晶圆有源层(4)开槽,以得到若干贯通表面晶圆有源层(4)的分割槽(5),所述分割槽(5)的槽底位于表面晶圆有源层(4)下方的表面晶圆(2)内;
(b)、提供用于与所述表面晶圆(2)进行晶圆键合的衬底晶圆(1),并将所述衬底晶圆(1)与表面晶圆(2)键合固定,衬底晶圆(1)与表面晶圆(2)的表面晶圆有源层(4)接触;
(c)、对上述表面晶圆(2)的背面进行减薄,直至使得表面晶圆(2)内分割槽(5)的槽底露出。
2.根据权利要求1所述的晶圆键合工艺中减小界面应力的方法,其特征是:所述步骤(a)中,所述表面晶圆有源层(4)的开槽方法包括通过光刻显影刻蚀、激光切割或直接切割;分割槽(5)的深度为100nm~300μm,分割槽(5)的宽度为10nm~60μm。
3.根据权利要求1所述的晶圆键合工艺中减小界面应力的方法,其特征是:所述表面晶圆(2)与衬底晶圆(1)的键合方式包括阳极键合、金属熔融键合、硅硅键合或氧化硅键合。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510945619.4A CN105551945B (zh) | 2015-12-16 | 2015-12-16 | 晶圆键合工艺中减小界面应力的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510945619.4A CN105551945B (zh) | 2015-12-16 | 2015-12-16 | 晶圆键合工艺中减小界面应力的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105551945A true CN105551945A (zh) | 2016-05-04 |
CN105551945B CN105551945B (zh) | 2018-07-06 |
Family
ID=55831060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510945619.4A Active CN105551945B (zh) | 2015-12-16 | 2015-12-16 | 晶圆键合工艺中减小界面应力的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105551945B (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106505127A (zh) * | 2016-10-26 | 2017-03-15 | 中国科学院半导体研究所 | 解决量子阱红外探测器阵列与读出电路之间应力的方法 |
CN108609575A (zh) * | 2016-12-12 | 2018-10-02 | 中芯国际集成电路制造(上海)有限公司 | 一种mems器件及其制备方法、电子装置 |
CN110231118A (zh) * | 2018-03-05 | 2019-09-13 | 三菱电机株式会社 | 半导体压力传感器 |
CN110600416A (zh) * | 2018-06-12 | 2019-12-20 | 上海新微技术研发中心有限公司 | 一种薄片基板的加工方法 |
CN111943129A (zh) * | 2019-05-16 | 2020-11-17 | 芯恩(青岛)集成电路有限公司 | 一种mems晶圆切割对准方法及mems晶圆 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW493236B (en) * | 2000-09-22 | 2002-07-01 | Shinkawa Kk | Method for manufacturing semiconductor devices |
US20110263097A1 (en) * | 2010-04-27 | 2011-10-27 | Atsushi Yoshimura | Method for manufacturing semiconductor device |
CN103466541A (zh) * | 2013-09-12 | 2013-12-25 | 上海矽睿科技有限公司 | 晶圆级封装方法以及晶圆 |
-
2015
- 2015-12-16 CN CN201510945619.4A patent/CN105551945B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW493236B (en) * | 2000-09-22 | 2002-07-01 | Shinkawa Kk | Method for manufacturing semiconductor devices |
US20110263097A1 (en) * | 2010-04-27 | 2011-10-27 | Atsushi Yoshimura | Method for manufacturing semiconductor device |
CN103466541A (zh) * | 2013-09-12 | 2013-12-25 | 上海矽睿科技有限公司 | 晶圆级封装方法以及晶圆 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106505127A (zh) * | 2016-10-26 | 2017-03-15 | 中国科学院半导体研究所 | 解决量子阱红外探测器阵列与读出电路之间应力的方法 |
CN108609575A (zh) * | 2016-12-12 | 2018-10-02 | 中芯国际集成电路制造(上海)有限公司 | 一种mems器件及其制备方法、电子装置 |
CN108609575B (zh) * | 2016-12-12 | 2020-09-08 | 中芯国际集成电路制造(上海)有限公司 | 一种mems器件及其制备方法、电子装置 |
CN110231118A (zh) * | 2018-03-05 | 2019-09-13 | 三菱电机株式会社 | 半导体压力传感器 |
CN110600416A (zh) * | 2018-06-12 | 2019-12-20 | 上海新微技术研发中心有限公司 | 一种薄片基板的加工方法 |
CN111943129A (zh) * | 2019-05-16 | 2020-11-17 | 芯恩(青岛)集成电路有限公司 | 一种mems晶圆切割对准方法及mems晶圆 |
CN111943129B (zh) * | 2019-05-16 | 2024-01-30 | 芯恩(青岛)集成电路有限公司 | 一种mems晶圆切割对准方法及mems晶圆 |
Also Published As
Publication number | Publication date |
---|---|
CN105551945B (zh) | 2018-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103400808B (zh) | 影像传感器的晶圆级封装结构及封装方法 | |
CN105551945A (zh) | 晶圆键合工艺中减小界面应力的方法 | |
US11848237B2 (en) | Composite wafer, semiconductor device and electronic component | |
CN107910295B (zh) | 一种晶圆级芯片封装结构及其封装方法 | |
CN103400807B (zh) | 影像传感器的晶圆级封装结构及封装方法 | |
CN104637878B (zh) | 超窄节距的晶圆级封装切割方法 | |
CN104979187A (zh) | 晶圆的分割方法 | |
JP6503518B2 (ja) | イメージセンシングチップのパッケージ化方法及びパッケージ構造 | |
CN113078126A (zh) | 半导体封装及其制造方法 | |
CN110729279A (zh) | 半导体器件和具有该半导体器件的半导体封装件 | |
CN105632911A (zh) | 降低边缘应力的晶圆级封装方法 | |
CN105957836A (zh) | 半导体器件的扇出型晶圆级封装方法 | |
US7655539B2 (en) | Dice by grind for back surface metallized dies | |
CN105529303A (zh) | 键合工艺中去除气泡区域的方法 | |
CN109860065B (zh) | 一种扇出型封装方法 | |
CN106876289B (zh) | 一种芯片的封装方法 | |
CN104658880B (zh) | 晶圆处理方法 | |
CN103420322B (zh) | 晶片封装体及其形成方法 | |
US9209047B1 (en) | Method of producing encapsulated IC devices on a wafer | |
CN205810795U (zh) | 半导体结构 | |
CN105304585A (zh) | 侧壁及背面带有绝缘保护的芯片封装结构及方法 | |
CN111710646B (zh) | 一种多晶圆划片方法及半导体结构 | |
CN203481209U (zh) | 影像传感器的晶圆级封装结构 | |
CN109273406B (zh) | 晶圆级芯片的封装方法 | |
CN105097432A (zh) | 晶圆处理方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |