CN111370319A - 芯片的晶圆级封装方法和封装体 - Google Patents

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Abstract

本发明公开了一种芯片的晶圆级封装方法和封装体。所述芯片的晶圆级封装方法包括以下步骤：在晶圆的上表面开设切割槽；在晶圆的上表面和切割槽中覆设第一保护层；在第一保护层中形成与芯片电性连接的导电凸块；研磨芯片的下表面，形成接触面；在接触面上覆设第二保护层；切割晶圆，获得多个包含有芯片的封装体。通过设置第一保护层、第二保护层，将芯片全面包封，隔离了芯片与外界的接触，提高了芯片的超敏等级。

Description

芯片的晶圆级封装方法和封装体
技术领域
本申请涉及技术领域，尤其涉及一种芯片的晶圆级封装方法和封装体。
背景技术
在现有技术中，芯片的封装方法通常为在芯片上表面铺设钝化层，在钝化层开设凹槽，并在凹槽中进行植珠，之后对其进行塑封研磨，包括研磨芯片正面的塑封材料和芯片的背面，从而使得整体结构的厚度减薄。在此过程中，钝化层与芯片的之间容易出现间隙，从而导致整体结构的密封性差，芯片的功能区容易暴露并与外界进行接触，使得芯片超敏等级低下，不易于器件的保存。
发明内容
本发明实施例提供了一种芯片的晶圆级封装方法和封装体，所述芯片的晶圆级封装方法和封装体可实现芯片与外界的隔离。
根据本发明实施例的第一方面，提供一种芯片的晶圆级封装方法，所述芯片的晶圆级封装方法包括以下步骤：
在晶圆的上表面开设切割槽；
在晶圆的上表面和切割槽中覆设第一保护层；
在第一保护层中形成与芯片电性连接的导电凸块；
研磨芯片的下表面，形成接触面；
在接触面上覆设第二保护层；
切割晶圆，获得多个包含有芯片的封装体。
较佳地，所述切割槽位于晶圆上的相邻两个芯片之间。
较佳地，所述切割晶圆是在所述切割槽的位置进行切割。
较佳地，所述在第一保护层中形成与芯片电性连接的导电凸块，包括：
在芯片的功能区位置的第一保护层的上表面开设容纳槽，所述容纳槽贯穿所述第一保护层；
在容纳槽中形成导电凸块，导电凸块电连接于芯片的功能区；
所述在芯片的功能区位置的第一保护层的上表面开设容纳槽，采用激光开槽；
所述在容纳槽中形成导电凸块，采用植球工艺和回流焊工艺。
较佳地，所述研磨芯片的下表面，使位于所述切割槽中的第一保护层露出并与所述芯片的下表面形成所述接触面。
较佳地，所述第一保护层和/或所述第二保护层为树脂材料；
所述第一保护层为透明材料。
较佳地，所述在晶圆的上表面和切割槽中覆设第一保护层，采用热压成型的方式。
根据本发明实施例的第二方面，提供一种封装体，所述封装体包括：
芯片；
第一保护层，包覆所述芯片的上表面和侧表面，其上设有容纳槽贯穿所述第一保护层，并且延伸至所述芯片的功能区；
第二保护层，覆设于所述芯片的下表面；
导电凸块，设于所述容纳槽，并与所述芯片的功能区电性连接。
较佳地，所述第一保护层包括紧密连接的第一部分和第二部分；所述第一部分覆设于所述芯片的上表面，所述第二部分贴合于所述芯片的侧表面；
所述第二部分的下表面与所述芯片的下表面相平齐，并且贴合于所述第二保护层的上表面。
较佳地，所述导电凸块远离所述芯片的一端伸出所述容纳槽。
本发明的积极进步效果在于，通过设置第一保护层、第二保护层将芯片包封，第一保护层延伸保护到芯片的侧面，全面隔离了芯片与外界的接触，提高了芯片的超敏等级。
附图说明
图1是本发明一实施例的晶圆级封装方法的简易流程图。
图2是本发明一实施例的开设有切割槽的晶圆的剖视结构示意图。
图3是本发明一实施例的覆设有第一保护层的晶圆的剖视结构示意图，其中晶圆中的芯片的侧面和上表面覆设有第一保护层。
图4是本发明一实施例的第一保护层开设有容纳槽的剖视结构示意图。
图5是本发明一实施例的连接有导电凸块的芯片的剖视结构示意图。
图6是本发明一实施例的被研磨下表面后的芯片的剖视结构示意图。
图7是本发明一实施例的覆设有第二保护层的芯片的剖视结构示意图。
图8是本发明一实施例的切割形成的封装体的剖视结构示意图。
图9是本发明一实施例的封装体的剖面结构示意图。
图10是本发明一实施例的封装体的立体结构示意图。
图11是本发明另一实施例的封装体的立体结构示意图。
附图标记说明
封装体10
晶圆20
芯片100
接触面101
切割槽110
第一保护层200
容纳空间201
容纳槽202
第一部分210
第二部分220
导电凸块300
第二保护层400
厚度方向H
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，本申请说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。
下面结合附图，对本发明实施例进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。
本发明实施例公开了一种芯片的晶圆级封装方法。如图1所示，该晶圆级封装方法包括以下步骤：
步骤1000：在晶圆的上表面开设切割槽；
步骤2000：在晶圆的上表面和切割槽中覆设第一保护层；
步骤3000：在第一保护层中形成与芯片电性连接的导电凸块；
步骤4000：研磨芯片的下表面，形成接触面；
步骤5000：在接触面上覆设第二保护层；
步骤6000：切割晶圆，获得多个包含有芯片的封装体。
通过设置第一保护层、第二保护层将芯片全面包封，隔离了芯片与外界的接触，提高了芯片的超敏等级。
以下结合上述各步骤的具体工艺和所形成的结构对上述芯片的晶圆级封装方法及最终所形成的器件进行详细描述。
执行步骤1000：在晶圆的上表面开设切割槽。
所形成的结构如图2所示，切割槽110位于晶圆上的相邻两个芯片100之间。切割槽110在厚度方向上未贯穿晶圆，所有的芯片100仍连成一体。
执行步骤2000：在晶圆的上表面和切割槽中覆设第一保护层。
所形成的结构如图3所示，第一保护层200覆设于芯片100的上表面和侧表面。为后续描述的方便，位于芯片100的上表面的第一保护层200记为第一部分210,位于切割槽110中、芯片100的侧表面的第一保护层200记为第二部分220。
可通过热压成型的方式，将第一保护层200覆设于芯片100的表面。该方式可将第一保护层200迅速的粘接于芯片100的上表面，并且顺利进入切割槽110中、粘接于芯片100的侧表面，最后凝固成型。当然，在其他实施例中，还可以通过其他方式将第一保护层200粘接于芯片100的表面。
第一保护层200的第一部分210和第二部分220可通过同一个步骤得到，即第一部分210、第二部分220材质相同并同时形成。当然，在其他实施例中，第一部分210和第二部分220可以通过不同的步骤得到。比如，可以先在切割槽110中覆设第二部分220，当第二部分220填满切割槽110，并且第二部分220的上表面与芯片100的上表面形成一平坦的表面时，再在其上覆设第一部分210。第一部分210和第二部分230粘接并共同形成第一保护层200。
在本实施例中，第一保护层200的材料为透明的树脂材料，便于用户或自动化设备对切割槽110的位置进行辨别，提高切割工艺的精准度。
执行步骤3000：在第一保护层中形成与芯片电性连接的导电凸块。
具体的，可先在芯片的功能区位置的第一保护层的上表面开设容纳槽。所形成的结构如图4所示，开设的容纳槽202贯穿第一保护层200，并使得芯片100的功能区暴露。具体实施时，可采用激光开槽的方式在第一保护层200上开设容纳槽202。激光开槽可实现过程的高速且可控。同时，容纳槽202的尺寸可根据芯片需求设定，相较于传统的钝化层开窗工艺需要光刻工艺的配合，其自由度更高，成本更低。当然，在其他实施例中，还可以通过其他方式在第一保护层200的表面开设容纳槽202。
而后，在容纳槽中形成导电凸块，导电凸块电连接于芯片的功能区。所形成的结构如图5所示，导电凸块300的沿远离芯片100的一端伸出开设于第一保护层200的容纳槽202，即导电凸块300自所述第一保护层200的上表面暴露出。所以不需要像现有技术方案中进行正面研磨以让导电凸块暴露出来。因为现有技术中先将导电凸块固定于芯片以使导电凸块与芯片的功能区电连接，再在芯片的上表面和导电凸块上覆设保护层进行塑封，再对保护层的上表面进行研磨，从而使得导电凸块暴露，工艺复杂，同时多次研磨使得封装体的防水性能低下。
通过上述设置，使得导电凸块300通过容纳槽202分别与外界和芯片100的功能区连接，作为连接于芯片100的功能区的引脚。
可采用植球工艺和回流焊工艺形成导电凸块300。具体的，通过植球工艺将锡球置于容纳槽202中；并通过回流焊工艺，融化锡球，以使锡球固定于容纳槽202。通过融化锡球，使得锡球融化的锡膏填充于容纳槽202并隔绝芯片100与外界，起到密封芯片100的作用。
其中，容纳槽202沿第一保护层200的厚度方向H延伸(参考图9)。锡球融化后，因重力作用向下流动粘接于芯片100的功能区并固设于容纳槽202中，同时隔断了芯片100通过容纳槽202与外界的连通。
执行步骤4000：研磨芯片的下表面，形成接触面。所形成的结构如图6所示，在芯片100的下表面被研磨后，位于切割槽110中的第一保护层200露出并与芯片100的下表面形成接触面101。在本实施例中，第一保护层200中仅有第二部分220露出，并与芯片100的下表面形成接触面101。
执行步骤5000：在接触面上覆设第二保护层。所形成的结构可如图7所示。可采用贴膜或塑封的方式在接触面101上形成第二保护层400。所述第一保护层200和第二保护层400粘接，并共同将芯片100包裹。在本实施例中，仅第一保护层200的第二部分220和第二保护层400粘接。
在本实施例中，第二保护层400的材料为树脂材料。树脂材料的粘接性能好，便于粘接于芯片100和第一保护层200的表面。
执行步骤6000：切割晶圆，获得多个包含有芯片的封装体。所形成的结构可如图8所示。具体的，可沿切割槽110切割晶圆。
在本实施例中，在切割槽110的中央位置进行切割，以形成如图9所示的包含有芯片的封装体10。上述操作使得，切割所形成的封装体10中，芯片100的侧表面附着有相同厚度且适量的第一保护层200，该第一保护层200可对芯片100起到密封保护的作用。当然，在其他实施例中，也可在切割槽110的偏左侧或者偏右侧进行切割，但需保证切割形成的封装体10中芯片100的侧表面均附着有可起上述密封保护作用的第一保护层200。在本实施例中，第一保护层200为透明的树脂材料，用户可通过透明的材料确定切割槽110的位置。进而，在切割形成封装体10的过程中，可实时控制切割的位置，以保证在切割槽110的位置切割封装置10，使得切割得到的封装体10中芯片100的侧表面均覆设有第一保护层200。
如图8所示，在切割形成封装体后，封装体10中的芯片100的侧表面和下表面被第一保护层200和第二保护层400全面包封，隔绝了与外界的接触。并且，第一保护层200和第二保护层400的材料均为树脂材料，使得两个更好的粘接形成一体件。
综上所述，通过上述的方法，第一保护层200覆设于晶圆20的上表面和切割槽110中，使得晶圆上的芯片的上表面和侧表面覆设有第一保护层200。第二保护层覆设于接触面，使得芯片的下表面覆设有第二保护层400。因而，芯片的各个表面被第一保护层200和第二保护层400全面包封，隔离了芯片100与外界的接触，提高了芯片100的超敏等级。
不仅如此，在上述方法中，只需研磨带有芯片100的晶圆的下表面，而无需在形成封装体后，再对封装体的上表面或下表面进行研磨，减少工艺成本，同时降低芯片100研磨应力损伤。
本发明实施例公开了一种封装体，如图9至图11所示。其中，该封装体可以由上述的晶圆级封装方法制成。
如图9所示，该封装体10包括芯片100、第一保护层200、导电凸块300和第二保护层400。
其中，第一保护层200包覆芯片100的上表面和侧表面。第一保护层200的上表面开设有容纳槽202，容纳槽202贯穿第一保护层200，使得容纳槽202的一端延伸至芯片100的功能区，容纳槽202的另一端与外界连接。导电凸块300填充于容纳槽202，导电凸块300的下表面电连接于芯片100。并且，填充于容纳槽202的导电凸块300还隔断了芯片100的上表面与外界的连通，使得外界的杂质不能通过容纳槽202污染芯片100。
容纳槽202的形状可以呈圆柱形(如图10所示)。当然，容纳槽202的形状为也可以呈矩形柱(如图11所示)，或者呈贯通第一保护层的任意形状。
第一保护层200包括紧密连接的第一部分210和第二部分220。第一部分210覆设于芯片100的上表面，第二部分220覆设于芯片100侧表面，即第二部分220包裹并完全覆盖芯片100的侧表面。第二部分220的下表面与芯片100的下表面相平齐。在本实施例中，容纳槽202位于第一部分210，
第二保护层400位于第一保护层200和芯片100的下方，因第一保护层200的第二部分220的下表面与芯片100的下表面相平齐，故第二保护层400的上表面贴合于第二部分220的下表面和芯片100的下表面。第二保护层400与第一保护层200粘接，实现了对芯片100的全面包封，隔离了芯片100与外界的接触，提高了芯片100的超敏等级。
容纳槽202的个数可为一个或者多个，每一容纳槽202可对应设置一个导电凸块300。当容纳槽202的个数为多个时，每一容纳槽202的形状也可不完全相同。如图10所示，该封装体包括四个形状相同的容纳槽202；如图11所示，该封装体包括三个形状不同的容纳槽202。
第一保护层200和第二保护层400的材料可均为树脂材料。树脂材料的粘接性能好，便于粘接于芯片100的表面，同时也便于第一保护层200和第二保护层400的粘接。当然，在其他实施例中，也可以仅是第一保护层200的材料为树脂材料，或者仅是第二保护层400的材料为树脂材料，或者两者均为其它材料。
以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
本专利文件披露的内容包含受版权保护的材料。该版权为版权所有人所有。版权所有人不反对任何人复制专利与商标局的官方记录和档案中所存在的该专利文件或者该专利披露。

Claims (10)

1.一种芯片的晶圆级封装方法，其特征在于，所述芯片的晶圆级封装方法包括以下步骤：
在晶圆的上表面开设切割槽；
在晶圆的上表面和切割槽中覆设第一保护层；
在第一保护层中形成与芯片电性连接的导电凸块；
研磨芯片的下表面，形成接触面；
在接触面上覆设第二保护层；
切割晶圆，获得多个包含有芯片的封装体。
2.如权利要求1所述的芯片的晶圆级封装方法，其特征在于，所述切割槽位于晶圆上的相邻两个芯片之间。
3.如权利要求1所述的芯片的晶圆级封装方法，其特征在于，所述切割晶圆是在所述切割槽的位置进行切割。
4.如权利要求1所述的芯片的晶圆级封装方法，其特征在于，所述在第一保护层中形成与芯片电性连接的导电凸块，包括：
在芯片的功能区位置的第一保护层的上表面开设容纳槽，所述容纳槽贯穿所述第一保护层；
在容纳槽中形成导电凸块，导电凸块电连接于芯片的功能区；
所述在芯片的功能区位置的第一保护层的上表面开设容纳槽，采用激光开槽；
所述在容纳槽中形成导电凸块，采用植球工艺和回流焊工艺。
5.如权利要求1所述的芯片的晶圆级封装方法，其特征在于，所述研磨芯片的下表面，使位于所述切割槽中的第一保护层露出并与所述芯片的下表面形成所述接触面。
6.如权利要求1所述的芯片的晶圆级封装方法，其特征在于，所述第一保护层和/或所述第二保护层为树脂材料；
所述第一保护层为透明材料。
7.如权利要求6所述的芯片的晶圆级封装方法，其特征在于，所述在晶圆的上表面和切割槽中覆设第一保护层，采用热压成型的方式。
8.一种封装体，其特征在于，所述封装体包括：
芯片；
第一保护层，包覆所述芯片的上表面和侧表面，其上设有容纳槽贯穿所述第一保护层，并且延伸至所述芯片的功能区；
第二保护层，覆设于所述芯片的下表面；
导电凸块，设于所述容纳槽，并与所述芯片的功能区电性连接。
9.如权利要求8所述的封装体，其特征在于，所述第一保护层包括紧密连接的第一部分和第二部分；所述第一部分覆设于所述芯片的上表面，所述第二部分贴合于所述芯片的侧表面；
所述第二部分的下表面与所述芯片的下表面相平齐，并且贴合于所述第二保护层的上表面。
10.如权利要求8所述的封装体，其特征在于，所述导电凸块远离所述芯片的一端伸出所述容纳槽。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380369A1 (en) * 2013-09-30 2015-12-31 Nantong Fujitsu Microelectronics Co., Ltd Wafer packaging structure and packaging method
CN106449533A (zh) * 2016-12-08 2017-02-22 华天科技（昆山）电子有限公司 芯片多面包封保护结构及其制作方法
CN107078068A (zh) * 2017-01-22 2017-08-18 深圳市汇顶科技股份有限公司 晶圆级芯片的封装方法及封装体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380369A1 (en) * 2013-09-30 2015-12-31 Nantong Fujitsu Microelectronics Co., Ltd Wafer packaging structure and packaging method
CN106449533A (zh) * 2016-12-08 2017-02-22 华天科技（昆山）电子有限公司 芯片多面包封保护结构及其制作方法
CN107078068A (zh) * 2017-01-22 2017-08-18 深圳市汇顶科技股份有限公司 晶圆级芯片的封装方法及封装体

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