CN106415521A - 多处理动态非对称和对称模式切换的硬件设备和方法 - Google Patents

多处理动态非对称和对称模式切换的硬件设备和方法 Download PDF

Info

Publication number
CN106415521A
CN106415521A CN201580029078.9A CN201580029078A CN106415521A CN 106415521 A CN106415521 A CN 106415521A CN 201580029078 A CN201580029078 A CN 201580029078A CN 106415521 A CN106415521 A CN 106415521A
Authority
CN
China
Prior art keywords
processor
voltage
clock signal
signal
processing device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580029078.9A
Other languages
English (en)
Other versions
CN106415521B (zh
Inventor
陈伟
杨同增
魏孔刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/516,314 external-priority patent/US9952650B2/en
Priority claimed from US14/580,044 external-priority patent/US10928882B2/en
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN106415521A publication Critical patent/CN106415521A/zh
Application granted granted Critical
Publication of CN106415521B publication Critical patent/CN106415521B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3293—Power saving characterised by the action undertaken by switching to a less power-consuming processor, e.g. sub-CPU
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Power Sources (AREA)
  • Microcomputers (AREA)
  • Multi Processors (AREA)

Abstract

一种处理系统包含多个处理器，其中第一处理器始终在第一时钟频率和第一电源电压下操作。至少一个处理器可动态切换以在所述第一时钟频率和第一电源电压下操作从而使得所述第一处理器和第二处理器提供对称多处理(symmetrical multi‑processing，SMP)，或在第二时钟频率和第二电源电压下操作从而使得所述第一处理器和第二处理器提供不对称多处理(asymmetrical multi‑processing，ASMP)。集成控制器(例如，有限状态机(finite state‑machine，FSM))不仅控制电压改变，而且还控制时钟切换。可以使用各种标准来确定何时切换所述至少一个可切换处理器以改进功率消耗和/或性能。在接收到在SMP与ASMP之间进行切换的切换命令后，执行一连串或一系列动作以控制所述可切换处理器和高速缓存存储器的供电电压和CPU/存储器时钟。

Description

多处理动态非对称和对称模式切换的硬件设备和方法
相关申请案的交叉参考
本发明要求2015年5月5日递交的发明名称为“用于低成本低功率高性能的多处理器系统的快速SMP/ASMP模式切换硬件设备(Fast SMP/ASMP Mode-Switching HardwareApparatus for a Low-Cost Low-Power High Performance Multiple ProcessorSystem)”的第14/704,240号美国非临时专利申请案的优先权，所述非临时专利申请案是2014年12月22日递交的发明名称为“新颖的低成本、低功率高性能SMP/ASMP多处理器系统(A Novel Low Cost,Low Power High Performance SMP/ASMP Multiple-ProcessorSystem)”的第14/580,044号先前美国专利申请案的部分继续申请案，所述先前美国专利申请案又是2014年10月16日递交的发明名称为“用于多个处理器动态不对称和对称模式切换的硬件设备和方法(Hardware Apparatus and Method for Multiple ProcessorsDynamic Asymmetric and Symmetric Mode Switching)”的第14/516,314号先前美国专利申请案的部分继续申请案，所有的专利申请案以引用的方式并入本文中如同全文复制一样。
技术领域
本发明大体上涉及多个处理器架构和系统，且更确切地说涉及用于在多处理器系统中在不对称多处理模式和对称多处理模式之间的模式切换的设备和方法。
背景技术
多处理系统利用多个处理器(例如，中央处理单元(CPU))来处理数据并且执行所希望的功能。如将了解，术语“处理器”与术语“CPU”或“内核”同义地使用并且易于被所属领域的技术人员所理解。在现有技术中，存在两种主要类型的不同多处理系统：对称多处理(SMP)和不对称多处理(ASMP)。
SMP系统通常具有共享所有系统资源、单个同步L2高速缓存接口(并且可能地异步L2)、处理器在相同时钟频率和时钟电压下受到控制的特征。这还通常意味着处理器/内核可同等地访问共享存储器系统(例如，L2高速缓存和存储器)。在SMP中，时钟频率和电压不是单独地可调节的，并且因此无法在每内核/处理器的基础上改变。另外，L2高速缓存在所有内核当中共享，并且L2高速缓存频率不可在每内核基础上缩放。在大部分应用中(如果不是所有的应用)，SMP中的处理器的工作负荷是不均衡的并且这导致较高的功率消耗。SMP的特征也可以是同等地处理所有处理器/内核(同等性)。
相反，ASMP系统通常具有使不同的时钟频率和/或时钟电压单独地用于处理器且L2高速缓存时钟频率可以独立地按比例调整的特征。因此，处理器时钟频率和L2高速缓存频率可以基于工作负荷按比例调整(例如，相对于针对存储器密集工作负荷的内核的较快L2高速缓存)。一般来说，ASMP系统与SMP系统相比是更具电力效率的，但是潜在地较高的功率消耗可能由另外的且更加复杂的硬件引起。当L1高速缓存的未命中率较高时，处理器将从L2高速缓存中提取数据。如果请求相关数据存储在L2高速缓存的较低时钟频率部分，那么处理器必须等待数据。这导致较高时延和较高功率消耗。ASMP也可以被描述为不同地或不同等(不等性)地对待所有处理器/内核。
第14/580,044号先前美国专利申请案(申请日期为2014年12月22日)示出(在其图1中)且描述了具有采用ASMP的多个处理器的处理系统100的基本架构且类似现有技术系统用于SMP，然而，如所属领域的一般技术人员易于理解的处理器在单个时钟频率下并且使用单个电源电压水平操作。基础系统的各种改进包含(1)用于SMP模式与ASMP模式之间的快速且高效动态切换的基于硬件的设备，以及(2)SMP/ASMP系统的低成本版本，其聚焦于从一个内核切换到两个内核，其中描述了以ASMP模式操作的两个内核(并且当两个以上内核操作时，以SMP模式操作它们)。
基于硬件或实施硬件的不被软件干预的切换可以提供SMP模式与ASMP模式之间的较快转换。因此，需要利用基于硬件的切换方法和设备提供快速SMP/ASMP模式切换的低成本、低功率的多处理系统或架构。
发明内容
根据一个实施例，提供一种包含多处理器(multi-processor，MP)处理系统的多处理系统，所述多处理器处理系统包含：电压调节器电路，用于接收第一电源电压并且产生第二电源电压，其中第二电源电压具有小于第一电源电压的电压值；第一处理器，用于接收具有第一预定频率的第一时钟信号和第一电源电压并且根据第一时钟信号和第一电源电压操作；以及第二处理器，用于接收第一时钟信号或具有与第一预定频率不同的第二预定频率的第二时钟信号并且根据第一时钟信号或第二时钟信号操作，并且接收第一电源电压或第二电源电压且根据第一电源电压或第二电源电压操作。所述系统还包含控制器，所述控制器耦合到电压调节器电路并且用于产生旁路信号以用于选择性地将第一电源电压或第二电源电压输入到第二处理器，并且第一处理器进一步用于在第一操作模式和第二操作模式两者期间仅接收第一时钟信号和第一电源电压且根据第一时钟信号和第一电源电压操作。
根据另一实施例，提供一种设备，所述设备包括具有用于执行多处理功能的多个处理器，包含第一处理器和第二处理器。控制器用于以第一模式和第二模式控制第二处理器的操作，时钟产生电路耦合到控制器并且用于响应于来自控制器的一个或多个信号而产生和输出第一时钟信号和第二时钟信号，并且切换电路安置在时钟产生电路与第二处理器之间并且用于接收第一时钟信号和第二时钟信号并且选择一个时钟信号以用于输出到第二处理器，其中在第一操作模式期间第一时钟信号输出到第二处理器并且在第二操作模式期间第二时钟信号输出到第二处理器。所述设备还包含电压调节器和旁路电路，所述电压调节器和旁路电路耦合到控制器并且用于：接收第一工作电压信号、从第一工作电压信号产生第二工作电压信号、输出第一工作电压信号以用于在第一操作模式期间输入到第二处理器，输出第二工作电压信号以用于在第二操作模式期间输入到第二处理器。在第一操作模式和第二操作模式期间，将第一时钟信号输入到第一处理器。
根据又另一个实施例，提供一种在对称多处理(symmetric multiprocessing，SMP)模式和不对称多处理(asymmetric multiprocessing，ASMP)模式之间切换多个处理器的方法。所述方法包含：当第一处理器操作时，根据具有第一预定频率的第一时钟信号和具有第一预定工作电压的第一电源电压操作第一处理器；从第一电源电压产生第二电源电压；接收模式选择信号；响应于模式选择信号而以第一操作模式或第二操作模式操作第二处理器。在第一操作模式中，第二处理器根据第一时钟信号和第一电源电压操作，并且在第二操作模式中，第二处理器根据具有不同于第一预定频率的第二预定频率的第二时钟信号且根据第二电源电压操作。
在再一实施例中，提供一种在具有多个处理器的多处理器系统中进行处理的方法。所述方法包含：在多处理器系统内仅使用多个处理器内的第一激活处理器来处理；确定应激活第二处理器以用于多处理器系统内的处理；响应于确定，激活第二处理器；在多处理器系统内根据对称多处理(symmetric multiprocessing，SMP)模式或不对称多处理(asymmetric multiprocessing，ASMP)模式使用第一激活处理器和第二激活处理器来处理。当在SMP模式中时，第一激活处理器和第二激活处理器各自根据具有第一预定频率的第一时钟信号和具有第一预定电压的第一电源电压操作，而当在ASMP模式中时，第一激活处理器根据第一时钟信号和第一电源电压操作，并且第二处理器根据具有与第一预定频率不同的第二预定频率的第二时钟信号并根据具有与第一预定工作电压不同的第二预定工作电压的第二电源电压操作。所述方法进一步包含：接收模式选择信号，并取决于模式选择信号，将第一激活处理器和第二激活处理器的操作从SMP模式切换到ASMP模式或从ASMP模式切换到SMP模式。
在另一个实施例中，提供一种多处理器(multi-processor，MP)处理系统，其具有第一处理器和第二处理器，以及至少耦合到第二处理器的控制器。所述控制器用于响应于激活/去激活信号激活或去激活第二处理器，并且在激活第二处理器之后，在多处理器系统内根据对称多处理(symmetric multiprocessing，SMP)模式或不对称多处理(asymmetricmultiprocessing，ASMP)模式使用第一处理器和第二处理器控制处理。当第一处理器和第二处理器各自根据具有第一预定频率的第一时钟信号和具有第一预定电压的第一电源电压操作时界定SMP模式，而当第一处理器根据第一时钟信号和第一电源电压操作，且第二处理器根据具有与第一预定频率不同的第二预定频率的第二时钟信号并根据具有与第一预定工作电压不同的第二预定工作电压的第二电源电压操作时界定ASMP模式。控制器进一步用于接收模式选择信号并且取决于模式选择信号将第一处理器和第二处理器的操作从SMP模式切换到ASMP模式或从ASMP模式切换到SMP模式。
附图说明
为了更全面地理解本发明及其优点，现参考结合附图进行的以下描述，在附图中，相同参考数字表示相同物体：
图1说明根据本发明的多处理(MP)系统；
图2是更详细地说明图1中所示的多处理系统的图式；
图3A和3B说明与根据本发明的图2中所示的系统一起使用的实例有限状态机(finite state machine，FSM)和过程；
图4是说明图2中所示的电压调节器和切换控制器的一个实施方案的图式；
图5是说明图2中所示的电压调节器和切换控制器的另一实施方案的图式；
图6说明图2中所示的电压调节器和切换控制器的另一实施例；
图7是用于启动和控制SMP/ASMP模式切换的架构(方法、过程、系统)的图式；以及
图8是与SMP/ASMP模式选择/切换过程整合的用于添加/移除处理器的过程的一般流程图。
具体实施方式
本发明以引用的方式并入在第14/580,044号美国专利申请案(申请日期为2014年12月22日)阐述的所有图式和描述，如同在本文中完全阐述一般。
本文中所论述的图1至图8，以及在该专利文档中说明的各种实施例和下文描述的本发明的原理仅借助于说明，而不应以任何方式理解为对本发明范围的限制。所属领域的技术人员将了解，本文中所描述的原理可以通过任何类型的合理布置的装置或系统来实施。
如第14/580,044号美国专利申请案中所描述，当将一组处理器/内核的操作从完全SMP系统切换到完全ASMP系统时，与提供此SMP/ASMP动态切换功能性相关联的成本和复杂性(硬件/软件)可能是显著的。对于较小的装置(例如，移动应用中的移动装置、手持装置、智能电话等，而不是超级计算装置和应用)，已经通过调查和测试确定在大多数用途中可以使用两个(或更少)处理器/内核来充分地处理多处理任务/功能。在大多数这些应用中，两个处理器/内核将以不均衡负荷运行从而导致较高的功率消耗。
因此，第14/580,044号美国专利申请案描述了一种低成本、低功率且高性能的多处理系统，该系统能够以ASMP方式操作，但是其中处理器/内核中的仅单个处理器/内核(或子集)用于并支持不同时钟频率和/或不同操作电源电压之间的动态切换，其余的处理器/内核在相同的时钟频率和相同的电源电压下配置。例如，如果多处理器系统包含两个处理器/内核，那么第一处理器/内核在第一时钟频率(不能动态改变)和第一电源电压(不能动态改变)下操作，而第二处理器/内核可在或该第一频率和第一电源电压(与第一处理器/内核相同)下操作或在不同频率和不同电源电压下操作之间切换。这也可以适用于具有三个或更多个处理器/内核的系统，其中处理器/内核(或子集)中的至少一个具有此动态切换能力。
为了改进效率和切换时延，本发明提供一种具有基于硬件的切换设备的系统，所述设备允许在两种模式之间进行控制和切换。在硬件内，在从操作系统(operatingsystem，OS)或其它软件/硬件接收到在SMP与ASMP之间进行切换的切换命令后，执行一连串或一系列动作以控制多个处理器和存储器的时钟和电压。所述设备/方法将软件/OS干预减到最小或将其消除并具有更快的模式切换速度。
如本文所使用，术语SMP通常是指利用共享存储器系统(具有以相同时钟和供电电压操作的L2高速缓存存储器)使用在相同时钟(频率)和相同供电电压下操作的多个处理器/CPU/内核进行处理。术语ASMP通常是指使用多个处理器/CPU/内核进行处理，其中的至少两个在不同时钟(频率)和/或供电电压下操作。在ASMP中，通常处理器各自利用不同的L2高速缓存存储器。然而，ASMP还可包含共享同一个L2高速缓存存储器(被称为异构ASMP)。在另一方面中，术语ASMP是指使用多个处理器/CPU/内核的多处理，其中每个处理器/CPU/内核用于使用至少或第一时钟频率和第一电源电压或第二时钟频率和第二电源电压进行操作。另外，ASMP模式通常是指使用一组(多个)内核的多处理，其中至少一个内核(或更多的但是不到全部的内核)能够使用与群组内动态地切换的其它内核相同的时钟频率和相同的电源电压操作或用于使用不同的时钟频率和电源电压。以此方式，内核的群组以SMP模式或ASMP模式中的任一者操作，但是群组中的至少一个(并非全部)具有不同的时钟频率和电源电压。
如将了解，本文中所使用的术语“内核”可以指单个处理器、CPU或处理内核。定义还可以扩展成描述或指代具有多个处理器、CPU或处理内核的“内核”。因此，本文中术语“内核”的使用不限于单个处理元件，而是可包含一组相同的处理元件。另外，术语“内核”、“处理器”和“CPU”可以在本文中可互换地使用。
现在转而参看图1，示出了根据本发明的多处理(MP)系统100。MP系统100包含耦合到第一操作供电电压120(VDD)和单个时钟信号130(CLK)的内核A、C和D(110a、110c、110d)，而内核B(110b)耦合到第二供电电压140(VDDb)和时钟信号150(CLKb)。在此配置中，内核B耦合到第二供电电压140(VDDb)，所述第二供电电压衍生自第一操作供电电压120(VDD)。电压调节器和切换控制器160接收第一操作供电电压(VDD)并且产生第二供电电压(VDDb)。虽然未在图1中示出，但是电压调节器和切换控制器将VDDb或VDD输出到内核B(取决于所选择的模式)。因此，VDDb衍生自VDD。在各种实施例中，电压调节器和切换控制器160与系统100构建或安置在相同芯片或单片衬底上，并且在另一个实施例中可以在不同芯片或衬底上。
现在转向图2，图2示出说明根据本发明的处理系统100的详图。
一般来说，处理系统100包含可在两种操作模式SMP和ASMP之间切换的一组(多个)处理器。在SMP模式中，操作处理器(例如，一个、三个或全部四个)使用相同时钟频率和电源电压操作，然而在ASMP模式中(在下文描述的不同实施例中)，至少一个第一处理器用于使用不同于其余的操作处理器的那些的时钟频率和电源电压操作。
系统包含允许第一处理器在两种不同时钟频率和电源电压之间的控制和切换的硬件设备/电路。在硬件内，在从操作系统(OS)或其它软件/硬件接收到在SMP与ASMP之间进行切换的切换命令后，执行一连串或一系列动作以控制第一处理器和存储器的时钟和电压。切换命令的产生可以按需要基于一个或多个因子，例如，负荷、高速缓存未命中率、功率消耗原因等。设备/电路确保第一处理器在从一个模式过渡到另一个模式期间并不会失败并且到处理器/存储器的时钟得到无故障地切换。所述设备/方法将软件/OS干预减到最小并具有更快的模式切换速度。
处理系统100包含多处理器内核和高速缓存子系统205，所述多处理器内核和高速缓存子系统具有多个处理器110，包含110a(CPU A)、110c(CPU C)、110d(CPUD)和110b(CPUB)，其具有对应的L2高速缓存存储器部分210(210a和210b)，以及对应的跨域时钟(CDC)电路230a、230c、230d、230b，如所说明。虽然示出四个处理器110(以及对应的存储器和电路)，但是处理器的数目可以更少或更多，但是将包含至少两个。如将了解，每个处理器110可以包含一个或多个处理器、中央处理单元(CPU)、处理器或内核，或其组合。
处理系统100进一步包含功率管理控制(PMIC)电路240，以用于产生用于将功率供应到处理器、高速缓存和CDC的第一操作电源电压(VDD)。类似地，时钟产生电路250产生具有各种预定时钟频率的多个时钟信号以用于处理器、高速缓存和CDC的计时操作。
在一个实施例中，除PMIC电路240之外，处理系统100安置或以其它方式位于单个衬底/裸片或集成半导体衬底/裸片上(或在安置在多衬底IC封装内的多个半导体衬底内)。在另一实施例中，PMIC电路240也可以包含在单个衬底/裸片或集成半导体衬底/裸片上。
如所说明，处理系统100还包含电压调节器和切换控制器160(其也可被称作切换或模式控制器)以及时钟切换电路(或模块)270。如将理解，控制器160输出各种控制信号以用于控制带旁路电路的CDC 230、时钟产生电路250以及时钟切换电路270的功能性和操作。
时钟产生电路250包含用于产生多个时钟信号的必要电路和元件，包含：一个SMP处理器时钟信号(CLK)，其用于共同地控制处理器110的可操作速度(在SMP模式中)；一个SMP存储器时钟信号(CLKch)，其用于共同地控制高速缓存部分210a、210b的可操作速度(在SMP模式中)；至少一个ASMP处理器时钟信号(CLKb)，其允许处理器110b的可操作速度的独立控制；以及至少一个ASMP存储器时钟信号(CLKchb)，其允许高速缓存存储器部分210b的可操作速度的独立控制。这些时钟中的每一个通过电路250无故障地启用/停用。时钟产生电路250还接收由控制器160产生的输入启用信号EN_CLK和EN_CLKb。
PMIC电路240包含用于产生用于系统100中的至少VDD的必要电路和元件。如所说明，PMIC电路240产生和输出VDD以用于将功率供应到处理器110a、110c、110d、高速缓存存储器部分210a和电压调节器以及切换控制器160。如图所示，电源电压VDDb将功率供应到处理器110b和其相关联的高速缓存存储器部分210b。如所属领域的技术人员所理解，当处理器/存储器以较高时钟速度操作时，希望且可能有必要也以较高电源电压操作处理器/存储器。另外，当不使用内核时，可以将其功率降级或停用时钟。举例来说，到处理器110b的电源电压VDDb可以停用和/或到处理器110b的时钟输入可以停用(例如，无输入时钟)。类似地，可以停用到处理器110a、110c、110d的电源电压VDD和/或时钟输入。此功能性可以由一个或多个切换器提供(如图2中所示，但是未通过参考标号标识)。
时钟产生电路250还可包含允许所产生时钟信号CLK和/或CLKb中的每一个的一些可编程性的功能性和电路。在一个实施例中，时钟信号中的每一个可以针对许多可能频率中的一种可编程(例如，CLK可以在例如300Mhz到3GHz的范围之间可编程)。在另一实施例中，仅某些时钟信号可以是可编程的，而在其它实施例中，每个时钟信号的频率是预定且固定的。在又另一个实施例中，频率可以相对于彼此固定，但是可以作为一组可编程。类似地，PMIC电路240还可包含功能性和电路以将可编程性提供到操作供电电压VDD。
如图2所示，控制器160包含电压调节器和旁路电路280以及SMP/ASMP切换控制器290。在电压调节器和旁路电路280内的电压调节器(为单独示出)从操作供电电压VDD中产生供电电压VDDb并且选择性地输出VDD或VDDb。在旁路模式中，VDDb＝VDD。另外，通过停用电压调节器VDDb可以是功率降级的，并且由此关闭内核B(110b)。如将了解，并且一般来说，电压调节器的旁路功能可以使用多路复用器实施并且受状态机或其它过程的控制。
在其它实施例中，控制器160可接收VDD并且从VDD中产生许多可能的电压电平中的(可编程)的一个(例如，所述电压可以在例如0.5伏特和3.3伏特之间的范围内可编程)作为供电电压VDDb。在又一实施例中，供电电压VDDb是预定的且固定的。
SMP/ASMP切换控制器290包含有限状态机(FSM)292、一个或多个计时器294和一个或多个存储寄存器296(例如，配置或状态寄存器)。控制器290用于响应于SMP/ASMP模式切换命令/信号(SMP/ASMP_SELECT)和供电电压模式切换命令/信号(LDO_MODE_SELECT)的确证控制和执行一系列动作或过程。因此，在所说明的实施例中，当SMP/ASMP模式切换命令得到确证/未确证时，操作的处理模式在ASMP模式与SMP模式之间切换。各种方法和机制可以用于SMP/ASMP模式切换命令的产生，并且在下文中相对于图7描述了一些实例。将理解SMP/ASMP模式切换命令(SMP/ASMP_SELECT)和供电电压模式切换命令/信号(LDO_MODE_SELECT)可响应于各种事件产生并且通过处理系统100内部或外部的各种元件产生。
在一个实施例中，除SMP/ASMP模式切换命令(SMP/ASMP_SELECT)之外，控制器290集成供电电压模式切换命令/信号(LDO_MODE_SELECT)的使用以作为对其的回应控制和执行一系列动作或过程。
当是时候实际上从CLK时钟(SMP)切换到CLKb时钟(ASMP)针对处理器110b发生(且反之亦然)时，控制器290产生选择信号(SELECT_CLKb)，所述选择信号选择性地使用时钟切换电路270内的多路复用器272a将CLKb时钟信号多路复用到处理器110b。如所理解，ASMP模式中的处理器/CPU内核110b的时钟表示为CLKb，而SMP模式中的其余的处理器/CPU内核110a、120c、110d的时钟表示为CLK。因此，SELECT_CLKb信号无故障地选择哪个时钟(CLKb或CLK)将由处理器110b所利用。在一个实施例中，当确证SELECT_CLKb信号(逻辑高或“1”)时，选择钟信号CLKb并且将其输入到处理器/内核110b。当未确证SELECT_CLKb信号(逻辑低或“0”)时，选择时钟CLK并且将其输入到处理器/内核110b。
如所理解，当确证SELECT_CLKb(逻辑高或“1”)时，选择时钟信号CLKb并且将其输入到处理器/内核110b，而将时钟信号CLK输入到其余的处理器/内核210a、210c和210d。当未确证SELECT_CLKb(逻辑低或“0”)时，选择时钟信号CLK并且将其输入到处理器/内核110b，而也将时钟信号CLK输入(或可用于输入)到其余的处理器/内核110a、110c和110d。
类似地，选择信号(SELECT_CLKb)相应地选择性地使用时钟切换电路270内的多路复用器272b将CLKchb存储器时钟信号多路复用到高速缓存部分210b。
使用启用信号信号(EN_CLK，EN_CLKb)，切换控制器290控制时钟产生电路250以在SMP/ASMP切换之前启用时钟。控制器290还控制电压调节器和旁路电路280以选择VDD或VDDb以用于输入到处理器110b(内核B)。它还产生SELECT_CLKb信号，所述信号在确证时使得处理器110b切换到不同时钟速度(CLKb)和电源电压VDDb(在ASMP模式中)，而至少一个其它处理器110a、110c、110d在时钟速度(CLK)和电源电压VDD下操作。
在切换期间各种事件和动作的计时通过一个或多个计时器294的使用受到FSM292的控制。如将在下文更详细地描述，利用时钟预热周期和电压斜升/斜降周期。可以通过软件或其它方法预编程或预设这些值并存储在控制器中的C/S寄存器296或其它存储器位置(未示出)中。
如将了解，虽然并没有特别地以参考标号标识，但是可以包含各种其它逻辑电路，例如，电平转换。通常在信号跨越电源域时使用电平转换。
在第14/580,044号美国专利申请案中描述了时钟多路复用器272的一个可能的电路实施方案(在图2中示出)(参考图4及其对应的描述)。时钟多路复用器272是“无故障的”，这意味着在切换期间不存在故障。可以针对时钟多路复用器272使用其它合适的电路实施方案，所属领域的一般技术人员将容易理解，可以使用其它电路执行无故障多路复用器切换。
在第14/580,044号美国专利申请案中描述了带旁路电路的CDC 230的一个可能的电路实施方案(在图2中示出)(参考图5及其对应的描述)。如将了解，异步CDC电路是在本领域中已知的，并且因此所属领域的一般技术人员将理解如何实施此类功能性。这些CDC电路和/或其功能性也可以在所属领域中称为时钟切换电路，或称为处理器与L2高速缓存之间的异步FIFO桥。
现在转而参看图3A，说明了通过FSM 292执行或实施的一个过程或方法300。此过程还用于控制电压调节器和旁路电路280的操作。如将了解，FSM 292的过程/功能性可以使用不同配置、方法或结构(或其组合)或方法实施。举例来说，虽然在所说明的实施例中实施为有限状态机(例如，硬件实施方案)，控制器290功能性可替代地使用离散逻辑电路、具有固件的微控制器等及其任何组合实施，或以所属领域的技术人员已知的任何其它方式/方法实施。虽然不是优选的，但是此功能性也可以软件或软件和硬件的某种组合来实施。FSM292(以及任何其它硬件实施方案)有利地以较快的速度操作并且最小化软件/OS干预。在例外的情况下，例如，超时等，将产生对系统处理器的中断。
还将理解在另一实施例中，控制器290内的单独的FSM(或其它功能性)也可以控制计时以及EN_CLK、EN_CLKb和SELECT_CLKb信号的产生。并且在下文中进一步描述的另一实施例中，FSM 292是“集成”有限状态机，其以集成方式控制计时以及(1)控制电压调节器和旁路电路280的信号(EN，BYPASS)以及(2)控制时钟产生电路250、时钟切换电路270和CDC和旁路电路230的信号(EN_CLK，EN_CLKb和SELECT_CLKb)的产生这两者。在此“集成”实施例中，FSM 292接收SMP/ASMP模式切换命令/信号(SMP/ASMP_SELECT)和供电电压模式切换命令/信号(LDO_MODE_SELECT)作为输入信号。以下的表I说明由FSM 292(控制器290)执行的输入到输出信号过渡，其中信号EN(启用)和BYPASS(旁路)是响应于输入信号产生的输出信号以控制电压调节器和旁路电路280的模式：
表1
SMP/ASMP_SELECT/LDO_MODE_SELECT EN/BYPASS 电压模式
0/0 0/0 OFF
0/1 1/1 BYPASS
1/0 0/0 OFF
1/1 1/0 REG
以下表2提供针对SMP/ASMP_SELECT和LDO_MODE_SELECT信号的定义/描述：
表2
控制信号EN和BYPASS由FSM 292产生和输出以控制电压调节器和旁路电路280。在图5和6中说明了控制器290(例如，FSM 292)的输入信号(SMP/ASMP_SELECT、LDO_MODE_SELECT)和输出信号(EN、BYPASS、SELECT_CLKb、EN_CLK、EN_CLKb)。
如图3A中所示，由FSM 292的状态图表示的过程300包含涉及电压调节器和旁路电路280的控制的各种状态和过渡。如图所示，存在三个主要状态：OFF状态(310)、ASMP模式状态(320)和SMP模式状态(330)。
OFF状态(310)的特征在于当响应于LDO_MODE_SELECT信号较低，EN信号和BYPASS信号较低(例如，EN！,BYPASS！)时电压调节器是关闭的或未激活的(例如，漂浮)。
ASMP模式状态(320)的特征在于当响应于SMP/ASMP_SELECT信号较低且LDO_MODE_SELECT信号较高，EN信号较高且BYPASS信号较低(例如，EN,BYPASS！)时电压调节器输出VDDb以用于选择性输入以提供电源电压到处理器110b。
SMP模式状态(330)的特征在于当响应于SMP/ASMP_SELECT信号较高且LDO_MODE_SELECT信号较高，EN信号较高且BYPASS信号较高(例如，EN,BYPASS)时电压调节器被“绕过”并且输出VDD以用于选择性输入以提供电源电压到处理器110b。
在操作期间，并且假定处理系统100是最初未激活的，LDO_MODE_SELECT信号较低，这引起从切换控制器290输出的EN信号是未确证的(！EN)(并且BYPASS信号的值是不相关的)。在LDO_MODE_SELECT信号的激活之后，切换控制器290确证EN信号(EN)并且取决于切换命令(SMP/ASMP_SELECT)信号的值过程300可以前进到状态320或330。
如果切换命令SMP/ASMP_SELECT指示ASMP模式中的操作(SMP/ASMP_SELECT较低)，那么控制器将输出较低BYPASS信号(！BYPASS)。基于EN和BYPASS信号的这些值，FSM 292朝向ASMP模式状态320过渡。然而，在进入状态320之前，进入Delay2状态(315)，其提供在FSM292输出低BYPASS信号并且进入ASMP模式状态320之前用于延迟的预定量的时间(等待周期)。取决于用于产生VDDb的电压调节器的类型的物理操作特性，Delay2可以是任何适当的时间周期范围，例如，亚微秒到微秒的10s。换句话说，低BYPASS信号的输出针对Delay2延迟以允许电压调节器得到激活和稳定以产生VDDb以用于输出(即，预热)。
如果切换命令指示以SMP模式操作(SMP/ASMP_SELECT较高)，那么控制器将输出高BYPASS信号(BYPASS)。基于EN和BYPASS信号的这些值，FSM 292朝向SMP模式状态330过渡。然而，在进入状态330之前，进入Delay1状态(335)，其提供在FSM 292输出高BYPASS信号并且进入SMP模式状态330之前用于延迟的预定量的时间(等待周期)。类似于Delay2，Delay1可以是是任何适当的时间周期范围，取决于利用来产生VDD的电压调节器的类型的物理操作特性可以是例如，亚微秒到几十微秒。换句话说，高BYPASS信号的输出延迟了Delay1以允许产生器产生稳定输出并且允许减小切换噪声(例如，从到VDD的三态/零输出)。
一旦在ASMP或SMP模式中，过程300可取决于切换命令(SMP/ASMP_SELECT)信号的值在这两个模式之间切换。
当在ASMP模式320中时，如果切换命令信号指示系统应该切换SMP模式(即，SMP/ASMP_SELECT较高)，那么控制器290将确证BYPASS信号(BYPASS)并且所述过程朝向SMP模式状态330过渡。然而，在进入状态330之前，进入中间VREG_MAX状态325，其提供另一预定延迟周期以允许/启用电压调节器输出以增大到其最大输出电压电平。如将了解，因为电压调节器已经将预定供电电压VDDb输出到处理器(其低于VDD)，所以重要的是在从VDDb切换到VDD之前将电压调节器400的输出电压斜升到其最大值(略微地小于VDD)。这减小或消除了输入到处理器110b的电源电压中的潜在的较大尖峰。参考图4，Vref或Vrefmax被选择性地输入到电压调节器以控制输出值(电压调节器的输出等于放大器的负极端子上的输入)。举例来说，当VDD是1.0伏特时，Vref可以是0.6伏特，其中Vrefmax等于0.9伏特(从电压调节器输出的实际最大值具有VDD作为其电源)。
在此中间VREG_MAX状态325中，Vrefmax被选择性地输入到电压调节器并且预定延迟允许在将旁路电路280的输出从VDDb切换到VDD之前输出电压斜升到Vrefmax。
当在SMP模式330中时，如果切换命令信号指示系统应该切换到ASMP模式(即，SMP/ASMP_SELECT较低)，那么控制器290解除对BYPASS信号的确证(！BYPASS)并且所述过程朝向ASMP模式状态320过渡。然而，在进入状态330之前，进入中间VREG_MAX状态325，其提供另一预定延迟周期以允许/启用电压调节器输出减小和稳定，并且减少噪声。
如图所示，当在ASMP模式状态320或SMP模式状态330中的任一者时，并且LDO_MODE_SELECT信号变得较低，EN信号被解除确证(！EN)，所述过程过渡回到OFF状态310。
应理解通过FSM 292实施的过程300提供电压调节器和旁路电路280的有限状态机控制而不集成控制时钟产生电路250、时钟切换电路270以及CDC和旁路电路230的信号(EN_CLK、EN_CLKb和SELECT_CLKb)的控制/产生(即，SMP/ASMP模式时钟切换)，以提供CLK或CLKb作为用于处理器110b的计时频率。在此实施例中，可以包含单独地操作并且产生这些其它控制信号以控制这些其它电路的第二FSM(未图示)。此第二FSM可以易于由所属领域的一般技术人员参考第14/580,044号美国专利申请案设计(图3A、3B和3C以及它们的对应的描述)。
现在转而参看图3B，说明了通过FSM 292执行或实施的另一过程或方法300a。过程300a可以通过FSM 292实施，FSM 292提供电压调节器和旁路电路280的有限状态机控制，包含在其中集成控制时钟产生电路250、时钟切换电路270以及CDC和旁路电路230的信号(EN_CLK、EN_CLKb和SELECT_CLKb)的控制/产生(即，SMP/ASMP模式时钟切换)。换句话说，所述过程300a描述集成FSM 292(并且上文提到的第二FSM可以省略)。此过程300a用于控制电压调节器和旁路电路280以及时钟控制电路250、270和230的操作。换句话说，图3B中的FSM 292提供电压调节和时钟交换模块，其集成电压调节器和旁路电路280与控制时钟产生电路250的信号(EN_CLK、EN_CLKb和SELECT_CLKb)的控制/产生的控制-提供集成控制器(控制电压改变/切换和时钟改变/切换)。因此，电压调节器的控制及其输出(即，到处理器的供电电压)以及时钟切换电路及其输出的控制(即，到处理器的计时信号)集成或具有一个或多个相互依存。此类集成控制器同时启用时钟启用/预热/切换过程与电压调节器启用/预热/切换过程。这改进了SMP/ASMP切换过程的总体时延。
如图3B中所说明，过程300a包含全部的状态(310、315、320、325、330、335)以及过程300的过渡(图3A中所示)及另外的状态350、360、370和380以及相关过渡。另外，一个过渡是略微地经修改的。由FSM 292的状态图表示的过程300a包含涉及(1)电压调节器和旁路电路280以及(2)电路250、270和230的控制的各种状态和过渡。集成有限状态机(FSM)不仅控制电压改变，而且还控制时钟切换，并且因此，可以实现最佳并行性和优化的行动顺序，同时确保正确的相互依存得到满足。
另外的四个主要状态包含：过渡BYPASS状态(350)、SWITCH_CLK状态(360)、SWITCH_CLKb状态(370)和CLKb_WU状态(380)。
在从OFF状态(310)到SMP模式状态(330)的过渡期间，另外的BYPASS状态(350)和SWITCH_CLK状态(360)包含且安置在Delay1状态(335)之后，如图所示。在Delay1时间周期已经到期之后，通过FSM292进入BYPASS状态(350)(然而BYPASS信号尚未被确证为较高)。在BYPASS状态(350)(实质上是内部电压调节器中间状态)中，BYPASS信号得到确证并且所述过程朝向SMP模式状态330过渡(并且将VDD输入到处理器110b)。
在完成之后，进入SWITCH_CLK状态(360)。在SWITCH_CLK状态中，所述过程300a执行若干功能，包含：(1)确证EN_CLK信号较高，其接通计时电路250内的CLK信号；(2)等待预定时间周期，允许CLK信号预热，以及(3)在预热之后，解除对SELECT_CLKb信号的确证，其选择性地将CLK信号(与CLKb信号相反)输入到时钟切换电路270内的处理器110b(还参见图2)。
在从SMP模式状态(330)到ASMP模式状态(320)的过渡期间，CLKb_WU(预热)状态(380)和SWITCH_CLKb状态(370)包含且安置在VREG MAX状态(325)之前，如图所示。当从SMP模式切换到ASMP模式被触发(SMP/ASMP_SELECT变得较低)时，进入CLKb_WU状态(380)。在CLKb_WU状态(280)中，所述过程300a确证EN_CLKb信号较高，其接通计时电路250内的CLKb信号并且等待预定时间周期以允许CLKb信号预热。在预热之后，进入SWITCH_CLKb状态(370)，并且过程300a确证SELECT_CLKb信号，其选择性地将CLKb信号(与CLK信号相反)输入到时钟切换电路270内的处理器110b(还参见图2)。在完成之后，所述过程过渡到VREG_MAX状态(325)以用于其行动的发生，随后朝向SMP模式状态(330)过渡，并且BYPASS信号被解除确证以进入ASMP模式状态320(并且将VDDb输入到处理器110b)。
从ASMP模式状态(320)到SMP模式状态(330)的过渡采用不同的路径。当从ASMP模式切换到SMP模式被触发(SMP/ASMP_SELECT变得较高)时，进入VREG_MAX状态(325)。在完成之后，进入并且完成BYPASS状态(350)，进入并且完成SWITCH_CLK状态(360)，并且所述过程过渡到SMP模式状态330。
基于实施为有限状态机的过程300a，实现EN、BYPASS、EN_CLK、EN_CLKb和SELECT_CLKb信号的控制和产生而无需软件/OS。这引起SMP与ASMP模式之间的较快切换。
现在转而参看图4和5，说明了图2中所示的电压调节器和切换控制器160的两个替代实施例160a、160b。
图4说明使用切换控制器290a(其中FSM 292实施图3B中说明的过程300a)和电压调节器和旁路电路280a实施的电压调节器和切换控制器160a。在此实施例中，电路280a包含低跌落(LDO)电压调节器400和高速旁路开关402。参考信号(Vref)、参考最大信号(Vrefmax)和EN信号被输入到LDO电压调节器400。当启用时，VDDb输出等于VDD(当BYPASS信号得到确证(BYPASS)时)或Vref(当BYPASS信号被解除确证时(！BYPASS))。如将了解，可以将Vref选择(或甚至可编程)为所希望的值。在此实施例中，输入到电压调节器的实际电压参考信号可以选自Vref或Vrefmax，并且这些中的任一个可在FSM 292和适当的开关电路(未图示)的控制下选择性地输入到电压调节器。如上文所述，可能有益的是在将电路280的输出从VDDb切换到VDD之前将输出电压从Vref值斜升到Vrefmax值。
图5说明使用切换控制器290b(其中FSM 292实施图3B中说明的过程300a)和电压调节器和旁路电路280b实施的电压调节器和切换控制器160a。在此实施例中，电路280b包含切换电压调节器500，所述切换电压调节器具有仅出于说明性目的示出的组件。所属领域的一般技术人员将易于理解可以利用切换电压调节器(例如，切换模式电压调节器、降压器、集成电压调节器、切换帽调节器等)的其它适当的配置(并且还可能需要另外的控制信号)。旁路电路功能类似于相对于图4所描述的之处在于当启用时VDDb输出等于VDD(当BYPASS信号得到确证时)或VDDb(当BYPASS信号被解除确证时)。
相对于LDO电压调节器400和切换模式调节器500，在一个实施例中，调节器(400或500)可并入在相同衬底或集成电路上(如上文所述)。
现在转向图6，示出了具有电压调节器和电路600的电压调节器和切换控制器160c的另一实施例的图式。电压调节器600说明低跌落电压调节器的不同实施方案。此架构使用两种不同噪声抑制方法-预测(或预设)和响应性(或反应性)来减小/抑制可能由SMP/ASMP模式切换产生的噪声。每个方法最小化来自切换的噪声并且允许较快的切换。响应性方法提供微观水平的调整和快速响应时间，而预测方法提供宏观水平的调整。可以利用这些机制中的任一个或两个。
当SMP/ASMP模式切换命令改变(SMP/ASMP_SELECT信号改变)时，控制器290预测性地产生控制信号以通过偏置电流控制电路630控制放大器(680)的偏置电流。反馈滤波器640结合偏置电流控制电路630操作以增大偏置电流以及改变功率晶体管(690)的带宽和转换速率，如图6中所示。这在即将来临的实际SMP/ASMP过渡之前改变了偏置电流允许LDO电压调节器600对即将来临的di/dt的改变进行预先补偿。这帮助缓解或抑制SMP/ASMP切换噪声。换句话说，此方法在系统执行SMP/ASMP过渡之前预先设置电压调节器的某些可操作特性(例如，偏置电流、带宽、转换速率)。如将了解，偏置控制电路630和反馈滤波器640各自是控制电路。
对于响应性方法，位于调节器600的输出端处的安置在电流路径中的电流传感器610感测由负荷620(例如，处理器110b)牵引的di/dt的改变的量。此信号反馈回到FSM控制器290以调节偏置电流和/或反馈回路从而以响应性方式减少噪声，没有以预测方式提前。辅助开关650在需要时针对输出电压的向下的改变增大或提速电流耗用路径。示出的响应性方法和电路提供与比例-积分-微分(PID)控制器相同或类似的功能性。所属领域的一般技术人员可使用任何适当的电路来执行上文所述的功能性。如将了解，偏置控制电路630、反馈滤波器640和辅助开关650各自是控制电路。
在一个实施例中执行SMP与ASMP之间的动态模式切换，其中仅在两个处理器(110b以及110a、110c或110d中的任一个)是激活的时ASMP模式是激活的，并且在三个或更多个处理器是激活的时SMP模式是激活的。是否需要(1)两个处理器或(2)三个或更多个处理器的确定可基于业务类型、处理器等待时间、负荷不均衡信息和/或功率消耗。如将了解，可以分析其它因素和其它类型的信息并形成改变(或维持)模式的决策基础。例如，可以在负荷轻时、或在负荷重因而利用了所有CPU内核时和/或在L1高速缓存未命中率高时选择SMP模式，而针对重的和/或不均衡的负荷可以选择ASMP模式。在一个特定实施例中，当需要两个处理器时，两个处理器以ASMP模式操作，并且当需要三个或更多个处理器时它们以SMP模式操作。
所属领域的一般技术人员将易于理解“内核”中的一个或多个(例如，A、B、C、D)可以各自还包含每个内核中的两个或更多个处理器。在此类实施例中，每“组”处理器根据功能划分为不同实体(或“内核”)。
现在转向图7，概念地示出了用于起始和控制SMP/ASMP模式选择和切换的架构(例如，方法、过程、系统)800。模式选择可以基于期望的处理或应用的类型以及其它信息或因素。如图所示，处理或应用程序802可以是浏览器应用程序802a、流媒体应用程序802b、游戏应用程序802c或导航802d。还可以考虑其它因素/信息804。
举例来说，假设流媒体应用程序802b需要多处理，模式选择装置810确定应以SMP模式还是ASMP模式执行与该应用程序相关联的处理任务。系统软件/OS进行此确定并作出决策。系统可以分配单个处理器向控制器发布命令，但是通常在系统层级/OS层级实施决策。此决策可以基于静态信息、动态信息或其组合。在一个实例中，可以预先确定所有视频编码应用程序将使用SMP模式。在另一实例中，所有视频流媒体应用程序将使用ASMP模式，除非CPU的当前负荷如此重以致使用所有CPU内核。可以编程并使用其它变化形式以实施有关是否从一个模式切换到另一个模式的决策。
在一个实施例中，当要求单处理任务时可以查询查找表。在另一实施例中，当存在多处理任务时，功率比较可为用于选择模式的因素。例如，当用户在听音乐的同时正在写电子邮件，则可以选择ASMP。
在如图7中所说明的一个特定实施例中，通过系统确定需要多少处理器来操控处理负荷。当确定仅需要两个处理器时，选择ASMP模式并且两个处理器(B以及A/C/D中的一个)受到控制以ASMP模式操作。当确定需要三个、四个或更多个处理器时，选择SMP模式并且三个处理器(A、B和C)或四个处理器(A、B、C和D)以SMP模式操作。
与具有针对每个内核的全部SMP/ASMP能力的系统相比系统100的架构显著减少与SMP/ASMP动态切换相关联的成本和硬件/软件复杂性。举例来说，在具有四个处理器/内核的MP系统中，对根据系统100配置的系统(其中仅一个处理器是可动态配置的)的增加的成本是与其中所有的四个处理器是动态SMP/ASMP可配置的系统相比的增加的成本的三分之一的数量级的。
测试和调查已经显示，在大多数情况下，可以通过两个处理器满足处理要求，并且在大多数情况下这两个处理器将以不均衡的负荷运行。因此，通过两个处理器内核A和B操作的系统100可以仅使用ASMP模式操作以优化功率功效。类似地，为了获得最大性能，所有四个处理器内核A、B、C和D可以具有最大时钟频率和电源电压的SMP模式操作，这具有灵活性、功率降低而同时在需要时维持相同高端性能。并且，当存在2个以上的处理器操作时，这些可以SMP模式操作。系统100提供了安卓/iOS/Windows等移动高级操作系统(high leveloperating system，HLOS)的低成本、低功率和高性能之间的有益权衡，并且还适合中低层市场。
下文现在描述关于附图中示出和描述的系统100的一个可操作实例或方法。
在此可操作方案中，当(1)一个或(2)三个或更多个内核激活时，选择SMP模式并且所有激活的处理器在相同时钟频率和供电电压下操作。当两个内核激活时，激活的处理器中的一个是内核B并且另一个激活的处理器是内核A、内核C或内核D，并且这两个激活的处理器用于以ASMP模式操作。
在多处理器/内核系统中，并非始终需要所有处理器/内核。当处理要求低时，可以仅需要一个或几个处理器，当处理要求高时，可以需要更多处理器。此概念可以引入或整合到模式选择过程中，或模式选择过程可以至少部分地基于处理计算要求所需的处理器的数量。
在本文中所描述的系统中，可以提供另外的功能(未具体示出)，使得每个内核能够停用时钟和/或功率降级以使处理器/内核处于睡眠模式、停用或关机。这通过(在更少数目的处理器可以应对处理要求时)断开不需要的处理器而使得减小功率消耗。
可以实施各种过程或方法以确定需要多少处理器来满足当前计算要求。一旦进行了此确定，就可以例如以下段落中描述的任何适当的顺序和/或优先顺序接通/关掉内核。
现在转而参看图8，示出了与SMP/ASMP模式选择过程整合的用于添加/移除处理器的过程900的一般流程图。取决于所使用的特定架构(例如，内核的数目)和所期望的功能或应用可以对示出的过程作出各种重新布置或修改。如将了解，并未示出可在此类过程中使用的所有步骤或元件。
在单个处理器操作时示出过程900。当仅需要单个处理器时，系统100在单个固定的CLK1/VDD1下以SMP模式操作(步骤910)。在处理操作期间的某一时刻，确定是否需要第二处理器来处理提高的处理要求(或出于一些其它原因)(步骤915)。可以定期或响应于操作信息作出此确定。
响应于确定需要另一处理器，所述过程900前进到激活第二处理器，并且两个激活的处理器将至少包含处理器110b。两个激活的处理器以ASMP模式操作(920)，由此第二处理器(110b)自动用于接收不同于CLK1/VDD1的CLK2/VDD2且根据CLK2/VDD2操作(而第一处理器以CLK1/VDD1操作)。
一旦两个处理器激活且以ASMP模式操作。同时，系统继续评估更多或更少计算处理功率等的需要，并且可以确定处理需求是否在需要更少或更多处理器的水平(步骤930a、930b)。如果更少，那么所述过程前进回到单个处理器的使用(在SMP模式中)(步骤910)。如果更多，那么所述过程前进并且激活第三处理器(步骤940)。因为目前激活的两个处理器处于ASMP模式，那么它们被切换至SMP模式并且所有三个处理器以SMP模式操作。
如将了解，在一个实施例中，本文中所描述的系统、过程、方法和装置可以用于移动环境中，包含并入移动装置/小型计算装置或基站等内的移动环境。此类装置可以例如用于发射和/或接收无线信号。所述装置可以是任何合适的终端用户装置，并且可以包含例如用户设备/装置(user equipment，UE)、无线发射/接收单元(wireless transmit/receiveunit，WTRU)、移动台，固定或移动用户单元、寻呼机、蜂窝电话、个人数字助理(personaldigital assistant，PDA)、智能电话，膝上型电脑，计算机，触摸垫、无线传感器、可穿戴电子装置或消费型电子装置等此类装置(或可以称为此类装置)。
装置将包含至少一个处理系统100(如本文所描述)，所述处理系统实施装置的各种处理操作。这可以包含例如信号编码、数据处理、视频/音频处理、功率控制、输入/输出处理或针对装置预期的任何其它功能。
处理系统100还支持本文中描述的方法和教示，并且可以包含另外的组件和处理器(例如，微控制器、数字信号处理器、现场可编程门阵列或专用集成电路)。
并入处理系统100的装置还可包含至少一个收发器，其用于调制数据或通过至少一个天线发射的其它内容。收发器还用于解调制数据或通过至少一个天线接收到的其它内容。每个收发器包含产生用于无线传输的信号和/或处理无线接收到的信号的任何合适结构。每个天线包含用于发射和/或接收无线信号的任何合适结构。在装置中可以使用一个或多个收发器，且可以使用一个或多个天线。
这些装置还可包含一个或多个输入/输出装置以促进与用户的交互。每个输入/输出装置包含用于向用户提供信息或从用户接收信息的任何合适结构，例如扬声器、麦克风、小键盘、键盘、显示器或触摸屏。
另外，这些装置可以使用上文所描述的存储器，或可以包含其它存储器，用于存储由装置使用的、产生的或收集的指令和数据。举例来说，存储器可以存储由处理系统200执行的软件或固件指令。其它存储器可以包含任何适当的易失性和/或非易失性存储器和检索装置。可以使用任何合适类型的存储器，例如随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、硬盘、光碟、用户识别模块(subscriberidentity module，SIM)卡、记忆棒、安全数字(secure digital，SD)存储卡等。
所属领域的技术人员已知关于移动/小型计算装置的额外细节。由此，为了清楚起见，此处省略这些细节。
在某些实施例中，一个或多个所述装置的部分或全部功能或流程由计算机可读程序代码构成的且内嵌于计算机可读介质中的计算机程序来实现或提供支持。术语“计算机可读程序代码”包括任意类型的计算机代码，包括源代码、目标代码以及可执行代码。术语“计算机可读介质”包括任何类型的可以被计算机访问的非易失性介质，比如，只读存储器(ROM)、随机存取存储器(RAM)、硬盘驱动器、光盘(CD)、数字化视频光盘(DVD)或者任何其他类型的存储器。
为本专利文档中使用的特定术语和短语进行定义是有帮助的。术语“包括”和“包含”以及它们的派生词表示没有限制的包括。术语“或者”是包容性的，意为和/或。短语“与……关联”和“与其关联”以及其派生的短语意味着包括，被包括在内、与……互连、包含、被包含在内、连接到或与……连接、耦合到或与……耦合、可与……通信、与……配合、交织、并列、接近、被绑定到或与……绑定、具有、具有……属性，等等。术语“控制器”指任何装置、系统或者其至少控制一个操作的一部分。控制器可以通过硬件、固件、软件或者其中至少两者的组合而实现。与任何特定控制器相关的功能可以是集中式或分布式的，无论是本地还是远程。
虽然本发明就某些实施例和一般相关方法方面进行了描述，但是对本领域技术人员而言，对实施例和方法的各种更改和变更将是显而易见的。因此，示例实施例的上述描述不限定或约束本发明。正如以下权利要求定义，其它修改、替代以及变更也是可能的，而不偏离本发明的精神和范围。

Claims (31)

1.一种多处理器(multi-processor，MP)处理系统，其特征在于，包括：
电压调节器电路，用于接收第一电源电压并且产生第二电源电压，其中所述第二电源电压具有小于所述第一电源电压的电压值；
第一处理器，用于接收具有第一预定频率的第一时钟信号和所述第一电源电压并且根据所述第一时钟信号和所述第一电源电压操作；
第二处理器，用于接收所述第一时钟信号或具有与所述第一预定频率不同的第二预定频率的第二时钟信号且根据所述第一时钟信号或所述第二时钟信号操作，并且接收所述第一电源电压或所述第二电源电压且根据所述第一电源电压或所述第二电源电压操作；
控制器，耦合到所述电压调节器电路并且用于产生旁路信号以用于选择性地将所述第一电源电压或所述第二电源电压输入到所述第二处理器；以及
其中所述第一处理器进一步用于在第一操作模式和所述第二操作模式两者期间仅接收所述第一时钟信号和所述第一电源电压并根据所述第一时钟信号和所述第一电源电压操作。
2.根据权利要求1所述的MP处理系统，其特征在于，进一步包括：
第三处理器，用于在所述第一操作模式和所述第二操作模式两者期间仅接收所述第一时钟信号和所述第一电源电压并根据所述第一时钟信号和所述第一电源电压操作。
3.根据权利要求2所述的MP处理系统，其特征在于：
当在所述第一操作模式中时，所述第一处理器和所述第三处理器接收所述第一时钟信号和所述第一电源电压并且根据所述第一时钟信号和所述第一电源电压操作；以及
当在所述第二操作模式中时，所述第二处理器接收所述第二时钟信号和所述第二电源电压并且根据所述第二时钟信号和所述第二电源电压操作。
4.根据权利要求1所述的MP系统，其特征在于，进一步包括：
时钟产生电路，耦合到所述控制器并且用于产生和输出所述第一时钟信号和所述第二时钟信号，所述第一时钟信号被输入到所述第一处理器；
切换电路，安置在所述时钟产生电路与所述第二处理器之间，并且用于接收所述第一时钟信号和所述第二时钟信号并将所述第一时钟信号或所述第二时钟信号输出到所述第二处理器，其中在第一操作模式期间将所述第一时钟信号输出到所述第二处理器，并且在第二操作模式期间将所述第二时钟信号输出到所述第二处理器；以及
其中在所述第一操作模式和所述第二操作模式期间将所述第一时钟信号输出到所述第一处理器。
5.根据权利要求1所述的系统，其特征在于，进一步包括：
高速缓存存储器，耦合到所述第一处理器和所述第二处理器；以及
跨时钟域(clock-domain crossing，CDC)和旁路电路，响应于所述控制器并耦合到所述第二处理器和所述高速缓存存储器，且进一步用于在第二操作模式期间在所述第二处理器与所述高速缓存存储器之间提供跨时钟域功能以及在第一操作模式期间提供旁路功能。
6.根据权利要求1所述的MP处理系统，其特征在于，所述控制器进一步用于响应于模式选择信号而在所述第一操作模式与所述第二操作模式之间动态切换所述第二处理器的操作。
7.根据权利要求6所述的MP处理系统，其特征在于，至少部分地基于所述多个处理器内的处理器的激活或去激活来产生所述模式选择信号。
8.根据权利要求6所述的MP处理系统，其特征在于，响应于以下各项中的至少一个来产生所述模式选择信号：负荷信息、使用信息、高速缓存未命中率、存储器带宽信息或功率消耗信息。
9.根据权利要求6所述的MP系统，其特征在于，所述控制器进一步用于响应于模式选择信号而预设所述电压调节器的至少一个可操作特性。
10.根据权利要求9所述的MP系统，其特征在于，所述至少一个可操作特性是偏置电流并且所述电压调节器包括：
偏置电流电路，耦合到所述控制器并且用于产生和控制所述电压调节器的偏置电流。
11.根据权利要求6所述的MP系统，其特征在于，所述电压调节器包括：
电流传感器，耦合到所述电压调节器的输出端并且用于产生指示所述电压的输出电流中的改变的电流感测反馈信号以用于输入到所述控制器；以及
控制电路，耦合到所述控制器并且用于响应于所述电流感测信号而控制所述电压调节器。
12.根据权利要求1所述的MP处理系统，其特征在于，所述控制器包括有限状态机(finite state machine，FSM)、处理器、微控制器或逻辑电路中的至少一个。
13.根据权利要求1所述的MP处理系统，其特征在于，所述MP处理系统安置在单个衬底上。
14.一种设备，其特征在于，包括：
多个处理器，用于执行多处理功能，所述多个处理器包括第一处理器和第二处理器；
控制器，用于控制所述第二处理器在第一模式和第二模式中的操作；
时钟产生电路，耦合到所述控制器并且用于响应于来自所述控制器的一个或多个信号而产生和输出第一时钟信号和第二时钟信号；
切换电路，安置在所述时钟产生电路与所述第二处理器之间，并且用于接收所述第一时钟信号和所述第二时钟信号并选择一个时钟信号以用于输出到所述第二处理器，其中在所述第一操作模式期间将所述第一时钟信号输出到所述第二处理器，并且在所述第二操作模式期间将所述第二时钟信号输出到所述第二处理器；
电压调节器和旁路电路，耦合到所述控制器并且用于：
接收第一工作电压信号，
从所述第一工作电压信号产生第二工作电压信号；
输出所述第一工作电压信号以用于在所述第一操作模式期间输入到所述第二处理器；
输出所述第二工作电压信号以用于在所述第二操作模式期间输入到所述第二处理器；以及
其中在所述第一操作模式和所述第二操作模式期间，将所述第一时钟信号输入到所述第一处理器。
15.根据权利要求14所述的设备，其特征在于，所述设备安置在单个衬底上。
16.根据权利要求14所述的设备，其特征在于，所述第一处理器、所述第二处理器和所述电压调节器以及旁路电路安置在单个半导体衬底上。
17.根据权利要求14所述的设备，其特征在于，所述控制器进一步用于响应于模式选择信号而在所述第一操作模式与所述第二操作模式之间动态切换所述第二处理器的操作。
18.根据权利要求17所述的设备，其特征在于，至少部分地基于所述多个处理器内的处理器的激活或去激活来产生所述模式选择信号。
19.根据权利要求17所述的设备，其特征在于，所述控制器进一步用于响应于模式选择信号而预设所述电压调节器的至少一个可操作特性。
20.根据权利要求19所述的设备，其特征在于，所述至少一个可操作特性是偏置电流并且所述电压调节器包括：
偏置电流电路，耦合到所述控制器并且用于产生和控制所述电压调节器的偏置电流。
21.根据权利要求17所述的设备，其特征在于，所述电压调节器包括：
电流传感器，耦合到所述电压调节器的输出端并且用于产生指示所述电压的输出电流中的改变的电流感测反馈信号以用于输入到所述控制器；以及
控制电路，耦合到所述控制器并且用于响应于所述电流感测信号而控制所述电压调节器。
22.根据权利要求14所述的设备，其特征在于，所述控制器包括有限状态机(finitestate machine，FSM)、处理器、微控制器或逻辑电路中的至少一个。
23.一种在对称多处理(symmetric multiprocessing，SMP)模式与不对称多处理(asymmetric multiprocessing，ASMP)模式之间切换多个处理器的方法，其特征在于，所述方法包括：
当第一处理器操作时，根据具有第一预定频率的第一时钟信号和具有第一预定工作电压的第一电源电压操作所述第一处理器；
从所述第一电源电压产生第二电源电压；
接收模式选择信号；
响应于所述模式选择信号而以第一操作模式或第二操作模式操作第二处理器，包括，
在所述第一操作模式中，根据所述第一时钟信号和所述第一电源电压操作所述第二处理器，
在所述第二操作模式中，根据具有不同于所述第一预定频率的第二预定频率的第二时钟信号且根据所述第二电源电压操作所述第二处理器。
24.根据权利要求23所述的方法，其特征在于，进一步包括：
将所述第一时钟信号和所述第一电源电压输入到所述第一处理器；
将所述第一时钟信号和所述第二时钟信号输入到切换电路，并在所述第一操作模式期间将所述第一时钟信号输出到所述第二处理器，在所述第二操作模式期间将所述第二时钟信号输出到所述第二处理器；
在所述第一操作模式期间将所述第一电源电压输入到所述第二处理器，并在所述第二操作模式期间将所述第二电源电压输入到所述第二处理器。
25.根据权利要求23所述的方法，其特征在于，进一步包括：
响应于以下各项中的至少一个来产生所述模式选择信号：负荷信息、使用信息、高速缓存未命中率、存储器带宽信息或功率消耗信息。
26.根据权利要求23所述的方法，其特征在于，产生所述第二电源电压、操作所述第一处理器和操作所述第二处理器是通过单个半导体衬底内的电路执行的。
27.根据权利要求23所述的方法，其特征在于，进一步包括：
预设用于输出所述第一电源电压或所述第二电源电压的电压调节器电路的至少一个可操作特性。
28.根据权利要求27所述的方法，其特征在于，所述至少一个可操作特性是偏置电流并且所述电压调节器包括：
偏置电流电路，耦合到控制器并且用于产生和控制所述电压调节器的偏置电流。
29.根据权利要求23所述的方法，其特征在于，进一步包括：
感测由用于输出所述第一电源电压或所述第二电源电压的电压调节器电路输出的电流；
响应于所述感测到的电流而控制所述电压调节器。
30.一种在具有多个处理器的多处理器系统中处理的方法，其特征在于，所述方法包括：
在所述多处理器系统内仅使用所述多个处理器内的第一激活处理器来处理；
确定应激活第二处理器以用于所述多处理器系统内的处理；
响应于所述确定，激活所述第二处理器；
在所述多处理器系统内根据对称多处理(symmetric multiprocessing，SMP)模式或不对称多处理(asymmetric multiprocessing，ASMP)模式来使用所述第一激活处理器和所述第二激活处理器来处理，其中：
当在所述SMP模式中时，所述第一激活处理器和所述第二激活处理器各自根据具有第一预定频率的第一时钟信号和具有第一预定电压的第一电源电压操作，以及
当在所述ASMP模式中时，所述第一激活处理器根据所述第一时钟信号和所述第一电源电压操作，所述第二处理器根据具有与所述第一预定频率不同的第二预定频率的第二时钟信号并根据具有与所述第一预定工作电压不同的第二预定工作电压的第二电源电压操作；
接收模式选择信号；
取决于所述模式选择信号，将所述第一激活处理器和所述第二激活处理器的操作从所述SMP模式切换到所述ASMP模式或从所述ASMP模式切换到所述SMP模式。
31.一种多处理器(multi-processor，MP)处理系统，其特征在于，包括：
多个处理器，包括，
第一处理器，以及
第二处理器；
控制器，耦合到至少所述第二处理器，并用于：
响应于激活/去激活信号而激活或去激活所述第二处理器，
在激活所述第二处理器后，控制在所述多处理器系统内根据对称多处理(symmetricmultiprocessing，SMP)模式或不对称多处理(asymmetric multiprocessing，ASMP)模式来使用所述第一处理器和所述第二处理器的处理，其中：
当所述第一处理器和所述第二处理器各自根据具有第一预定频率的第一时钟信号和具有第一预定电压的第一电源电压操作时，界定所述SMP模式，
当所述第一处理器根据所述第一时钟信号和所述第一电源电压操作，且所述第二处理器根据具有与所述第一预定频率不同的第二预定频率的第二时钟信号并根据具有与所述第一预定工作电压不同的第二预定工作电压的第二电源电压操作时，界定所述ASMP模式，
接收模式选择信号，
取决于所述模式选择信号，将所述第一处理器和所述第二处理器的操作从所述SMP模式切换到所述ASMP模式或从所述ASMP模式切换到所述SMP模式。
CN201580029078.9A 2014-10-16 2015-10-10 多处理动态非对称和对称模式切换的硬件设备和方法 Active CN106415521B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US14/516,314 US9952650B2 (en) 2014-10-16 2014-10-16 Hardware apparatus and method for multiple processors dynamic asymmetric and symmetric mode switching
US14/516,314 2014-10-16
US14/580,044 2014-12-22
US14/580,044 US10928882B2 (en) 2014-10-16 2014-12-22 Low cost, low power high performance SMP/ASMP multiple-processor system
US14/704,240 2015-05-05
US14/704,240 US10248180B2 (en) 2014-10-16 2015-05-05 Fast SMP/ASMP mode-switching hardware apparatus for a low-cost low-power high performance multiple processor system
PCT/CN2015/091664 WO2016058500A1 (en) 2014-10-16 2015-10-10 Fast smp/asmp mode-switching hardware apparatus for low-cost low-power high performance multiple processor system

Publications (2)

Publication Number Publication Date
CN106415521A true CN106415521A (zh) 2017-02-15
CN106415521B CN106415521B (zh) 2020-04-14

Family

ID=55746129

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580029078.9A Active CN106415521B (zh) 2014-10-16 2015-10-10 多处理动态非对称和对称模式切换的硬件设备和方法

Country Status (8)

Country Link
US (2) US10248180B2 (zh)
EP (1) EP3198465B1 (zh)
JP (1) JP6423090B2 (zh)
KR (1) KR101942883B1 (zh)
CN (1) CN106415521B (zh)
BR (1) BR112017007876B1 (zh)
ES (1) ES2799502T3 (zh)
WO (1) WO2016058500A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110442216A (zh) * 2018-05-02 2019-11-12 硅实验室公司 集成电路的电压调节器的灵活控制的系统、装置和方法
CN111859843A (zh) * 2019-04-15 2020-10-30 瑞昱半导体股份有限公司 检测电路故障的方法及其装置
TWI843990B (zh) * 2020-03-19 2024-06-01 日商鎧俠股份有限公司 半導體積體電路、記憶體控制器及記憶體系統

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10248180B2 (en) 2014-10-16 2019-04-02 Futurewei Technologies, Inc. Fast SMP/ASMP mode-switching hardware apparatus for a low-cost low-power high performance multiple processor system
US9952650B2 (en) 2014-10-16 2018-04-24 Futurewei Technologies, Inc. Hardware apparatus and method for multiple processors dynamic asymmetric and symmetric mode switching
US10928882B2 (en) 2014-10-16 2021-02-23 Futurewei Technologies, Inc. Low cost, low power high performance SMP/ASMP multiple-processor system
MY170745A (en) * 2014-12-15 2019-08-27 Intel Corp Universal scalable system: on-the-fly system performance conversion via pc-on-a-card and usb for smart devices and iot enabling
US9898020B2 (en) * 2016-03-02 2018-02-20 Qualcomm Incorporated Power supply voltage priority based auto de-rating for power concurrency management
KR102457179B1 (ko) * 2016-03-02 2022-10-21 한국전자통신연구원 캐시 메모리 및 그것의 동작 방법
CN110300943B (zh) * 2017-02-16 2023-04-25 雷蛇(亚太)私人有限公司 电源供应电路、穿戴式装置及提供电源供应给穿戴式装置的方法
US10560105B1 (en) * 2018-10-30 2020-02-11 Qualcomm Incorporated Delay-locked loop with large tuning range
US11231941B2 (en) * 2019-06-04 2022-01-25 Microsoft Technology Licensing, Llc Systems and methods for hardware initialization
US11585844B1 (en) * 2021-09-09 2023-02-21 Board Of Regents, The University Of Texas System Systems, circuits, and methods to detect gate-open failures in MOS based insulated gate transistors

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1736851A2 (en) * 2005-06-10 2006-12-27 LG Electronics Inc. Controlling power supply in a multi-core processor
US20070139085A1 (en) * 2005-10-10 2007-06-21 Stmicroelectronics (Research & Development) Limited Fast buffer pointer across clock domains
US20070156370A1 (en) * 2006-01-03 2007-07-05 Advanced Micro Devices, Inc. System and method for operating components of an integrated circuit at independent frequencies and/or voltages
US20100073068A1 (en) * 2008-09-22 2010-03-25 Hanwoo Cho Functional block level thermal control
US20110283124A1 (en) * 2010-05-11 2011-11-17 Alexander Branover Method and apparatus for cache control
US20120060170A1 (en) * 2009-05-26 2012-03-08 Telefonaktiebolaget Lm Ericsson (Publ) Method and scheduler in an operating system
US8283902B1 (en) * 2008-05-06 2012-10-09 Volterra Semiconductor Corporation Error amplification for current mode control switching regulation
US20130138444A1 (en) * 2010-05-19 2013-05-30 Sanofi-Aventis Deutschland Gmbh Modification of operational data of an interaction and/or instruction determination process
CN103229122A (zh) * 2010-09-23 2013-07-31 英特尔公司 提供每内核电压和频率控制
US20140181556A1 (en) * 2012-12-21 2014-06-26 Advanced Micro Devices, Inc. Idle Phase Exit Prediction

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259848A (ja) 1992-03-11 1993-10-08 Nec Corp クロック発生装置
US5774704A (en) 1996-07-29 1998-06-30 Silicon Graphics, Inc. Apparatus and method for dynamic central processing unit clock adjustment
JPH10133766A (ja) 1996-10-11 1998-05-22 Lucent Technol Inc 適応型パワーダウン・クロック制御
US5964881A (en) 1997-11-11 1999-10-12 Advanced Micro Devices System and method to control microprocessor startup to reduce power supply bulk capacitance needs
JP2002099432A (ja) 2000-09-22 2002-04-05 Sony Corp 演算処理システム及び演算処理制御方法、タスク管理システム及びタスク管理方法、並びに記憶媒体
US7100056B2 (en) 2002-08-12 2006-08-29 Hewlett-Packard Development Company, L.P. System and method for managing processor voltage in a multi-processor computer system for optimized performance
JP2004078642A (ja) 2002-08-20 2004-03-11 Nec Engineering Ltd 割込み制御回路
US7290156B2 (en) * 2003-12-17 2007-10-30 Via Technologies, Inc. Frequency-voltage mechanism for microprocessor power management
GB0315504D0 (en) 2003-07-02 2003-08-06 Advanced Risc Mach Ltd Coherent multi-processing system
JP2005196430A (ja) 2004-01-07 2005-07-21 Hiroshi Nakamura 半導体装置および半導体装置の電源電圧／クロック周波数制御方法
JP2006050888A (ja) * 2004-07-02 2006-02-16 Rohm Co Ltd 電源装置、それを用いた電力増幅装置、携帯電話端末
US7434073B2 (en) 2004-11-29 2008-10-07 Intel Corporation Frequency and voltage scaling architecture
JP4484757B2 (ja) 2004-12-09 2010-06-16 株式会社日立製作所 情報処理装置
US7502948B2 (en) 2004-12-30 2009-03-10 Intel Corporation Method, system, and apparatus for selecting a maximum operation point based on number of active cores and performance level of each of the active cores
JP2007047966A (ja) 2005-08-09 2007-02-22 Canon Inc 省電力制御システム
US7562234B2 (en) 2005-08-25 2009-07-14 Apple Inc. Methods and apparatuses for dynamic power control
JP2007148952A (ja) * 2005-11-30 2007-06-14 Renesas Technology Corp 半導体集積回路
JP2007328461A (ja) 2006-06-06 2007-12-20 Matsushita Electric Ind Co Ltd 非対称マルチプロセッサ
EP2031510A4 (en) 2006-06-07 2011-07-06 Hitachi Ltd INTEGRATED SEMICONDUCTOR SWITCHING
JP4837456B2 (ja) 2006-06-28 2011-12-14 パナソニック株式会社 情報処理装置
JP4231516B2 (ja) 2006-08-04 2009-03-04 株式会社日立製作所 実行コードの生成方法及びプログラム
US7870413B2 (en) 2006-08-15 2011-01-11 Mitac International Corp. Synchronization clocking scheme for small scalable multi-processor system
US7949887B2 (en) 2006-11-01 2011-05-24 Intel Corporation Independent power control of processing cores
JP2008299731A (ja) 2007-06-01 2008-12-11 Panasonic Corp 半導体集積回路、情報処理システム
US7913103B2 (en) 2007-08-31 2011-03-22 Globalfoundries Inc. Method and apparatus for clock cycle stealing
WO2009110290A1 (ja) 2008-03-04 2009-09-11 日本電気株式会社 半導体デバイス
US20090235108A1 (en) 2008-03-11 2009-09-17 Gold Spencer M Automatic processor overclocking
WO2010035315A1 (ja) 2008-09-24 2010-04-01 富士通株式会社 マルチコアｃｐｕにおける消費電力制御方法，消費電力制御プログラム及び情報処理システム
JP5293289B2 (ja) 2009-03-11 2013-09-18 富士通株式会社 マルチコアプロセッサ及びその制御方法
JP5316128B2 (ja) 2009-03-17 2013-10-16 トヨタ自動車株式会社 故障診断システム、電子制御ユニット、故障診断方法
US8190930B2 (en) 2009-03-30 2012-05-29 Intel Corporation Methods and apparatuses for controlling thread contention
JP2010271765A (ja) 2009-05-19 2010-12-02 Renesas Electronics Corp 電源電圧制御回路
WO2011161782A1 (ja) 2010-06-23 2011-12-29 富士通株式会社 マルチコアシステムおよび外部入出力バス制御方法
KR101661111B1 (ko) 2010-11-23 2016-09-30 한국전자통신연구원 멀티 코어 프로세서의 전력 제어 장치 및 방법
US20130060555A1 (en) 2011-06-10 2013-03-07 Qualcomm Incorporated System and Apparatus Modeling Processor Workloads Using Virtual Pulse Chains
US8862926B2 (en) 2011-08-16 2014-10-14 Apple Inc. Hardware controlled PLL switching
US8671293B2 (en) 2011-09-21 2014-03-11 Empire Technology Development Llc Multi-core system energy consumption optimization
CN102404211A (zh) 2011-11-15 2012-04-04 北京天融信科技有限公司 一种amp架构下处理器负载均衡的实现方法及装置
US9122286B2 (en) 2011-12-01 2015-09-01 Panasonic Intellectual Property Management Co., Ltd. Integrated circuit apparatus, three-dimensional integrated circuit, three-dimensional processor device, and process scheduler, with configuration taking account of heat
US9569278B2 (en) * 2011-12-22 2017-02-14 Intel Corporation Asymmetric performance multicore architecture with same instruction set architecture
CN102609075A (zh) 2012-02-21 2012-07-25 李�一 多核处理器电源管理电路
CN102637134B (zh) 2012-04-26 2015-01-21 网经科技（苏州）有限公司 嵌入式非对称多处理架构下的软件加载与存储的方法
US8981745B2 (en) 2012-11-18 2015-03-17 Qualcomm Incorporated Method and apparatus for bypass mode low dropout (LDO) regulator
US9262177B2 (en) 2012-12-19 2016-02-16 International Business Machines Corporation Selection of a primary microprocessor for initialization of a multiprocessor system
US9367114B2 (en) 2013-03-11 2016-06-14 Intel Corporation Controlling operating voltage of a processor
US9823719B2 (en) * 2013-05-31 2017-11-21 Intel Corporation Controlling power delivery to a processor via a bypass
KR20150050880A (ko) * 2013-11-01 2015-05-11 에스케이하이닉스 주식회사 전압 레귤레이터 및 바이어스 전류 조절 장치
US20150355700A1 (en) 2014-06-10 2015-12-10 Qualcomm Incorporated Systems and methods of managing processor device power consumption
US9395797B2 (en) * 2014-07-02 2016-07-19 Freescale Semiconductor, Inc. Microcontroller with multiple power modes
US9952650B2 (en) 2014-10-16 2018-04-24 Futurewei Technologies, Inc. Hardware apparatus and method for multiple processors dynamic asymmetric and symmetric mode switching
US10248180B2 (en) 2014-10-16 2019-04-02 Futurewei Technologies, Inc. Fast SMP/ASMP mode-switching hardware apparatus for a low-cost low-power high performance multiple processor system
US10928882B2 (en) 2014-10-16 2021-02-23 Futurewei Technologies, Inc. Low cost, low power high performance SMP/ASMP multiple-processor system

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1736851A2 (en) * 2005-06-10 2006-12-27 LG Electronics Inc. Controlling power supply in a multi-core processor
US20070139085A1 (en) * 2005-10-10 2007-06-21 Stmicroelectronics (Research & Development) Limited Fast buffer pointer across clock domains
US20070156370A1 (en) * 2006-01-03 2007-07-05 Advanced Micro Devices, Inc. System and method for operating components of an integrated circuit at independent frequencies and/or voltages
US8283902B1 (en) * 2008-05-06 2012-10-09 Volterra Semiconductor Corporation Error amplification for current mode control switching regulation
US20100073068A1 (en) * 2008-09-22 2010-03-25 Hanwoo Cho Functional block level thermal control
US20120060170A1 (en) * 2009-05-26 2012-03-08 Telefonaktiebolaget Lm Ericsson (Publ) Method and scheduler in an operating system
US20110283124A1 (en) * 2010-05-11 2011-11-17 Alexander Branover Method and apparatus for cache control
US20130138444A1 (en) * 2010-05-19 2013-05-30 Sanofi-Aventis Deutschland Gmbh Modification of operational data of an interaction and/or instruction determination process
CN103229122A (zh) * 2010-09-23 2013-07-31 英特尔公司 提供每内核电压和频率控制
US20140181556A1 (en) * 2012-12-21 2014-06-26 Advanced Micro Devices, Inc. Idle Phase Exit Prediction

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110442216A (zh) * 2018-05-02 2019-11-12 硅实验室公司 集成电路的电压调节器的灵活控制的系统、装置和方法
CN110442216B (zh) * 2018-05-02 2024-06-07 硅实验室公司 集成电路的电压调节器的灵活控制的系统、装置和方法
CN111859843A (zh) * 2019-04-15 2020-10-30 瑞昱半导体股份有限公司 检测电路故障的方法及其装置
CN111859843B (zh) * 2019-04-15 2024-02-06 瑞昱半导体股份有限公司 检测电路故障的方法及其装置
TWI843990B (zh) * 2020-03-19 2024-06-01 日商鎧俠股份有限公司 半導體積體電路、記憶體控制器及記憶體系統

Also Published As

Publication number Publication date
US10248180B2 (en) 2019-04-02
BR112017007876A2 (pt) 2018-01-23
US10948969B2 (en) 2021-03-16
BR112017007876B1 (pt) 2023-01-10
JP2017537378A (ja) 2017-12-14
CN106415521B (zh) 2020-04-14
JP6423090B2 (ja) 2018-11-14
ES2799502T3 (es) 2020-12-18
EP3198465A4 (en) 2017-09-13
WO2016058500A1 (en) 2016-04-21
EP3198465A1 (en) 2017-08-02
KR101942883B1 (ko) 2019-01-28
US20160109923A1 (en) 2016-04-21
US20190227613A1 (en) 2019-07-25
EP3198465B1 (en) 2020-04-29
KR20170070160A (ko) 2017-06-21

Similar Documents

Publication Publication Date Title
CN106415521A (zh) 多处理动态非对称和对称模式切换的硬件设备和方法
CN107077397B (zh) 用于多处理器动态不对称和对称模式切换的硬件装置和方法
KR101942884B1 (ko) 새로운 저비용, 저전력 고성능 smp/asmp 다중-프로세서 시스템
CN105960620B (zh) 动态电压裕度恢复
CN105190465B (zh) 用于集成无电容低压差(ldo)电压调节器的数字辅助调节
US10540200B2 (en) High performance context switching for virtualized FPGA accelerators
CN103294641A (zh) 用于系统管理的有限状态机
CN110245109A (zh) 实现系统级芯片soc低功耗控制的方法及soc
CN108319326A (zh) 半导体装置
CN106897234B (zh) 一种处理器以及处理器内置存储器的控制方法
Liu A SoC Design with Delta MPU Cores

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant