CN106206479A - 四方扁平无引脚封装结构与导线架结构 - Google Patents

四方扁平无引脚封装结构与导线架结构 Download PDF

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Abstract

本发明提供一种四方扁平无引脚封装结构与导线架结构，其中四方扁平无引脚封装结构，其包括导线架、介电膜、晶片、多条焊线以及封装胶体。导线架包括多个引脚。介电膜配置于导线架上。介电膜具有多个开孔。各开孔分别位于各对应的引脚上方。晶片配置于介电膜上。各焊线分别连接于晶片与对应开孔所暴露出的引脚之间。封装胶体包覆导线架、介电膜、晶片以及焊线。本发明另提供一种四方扁平无引脚的导线架结构。本发明提供的四方扁平无引脚封装结构可简化处理复杂度以及提高良率。

Description

四方扁平无引脚封装结构与导线架结构
技术领域
本发明涉及一种半导体封装结构，尤其涉及一种四方扁平无引脚封装结构与导线架结构。
背景技术
半导体封装技术包含有许多封装形态，其中四方扁平封装系列的四方扁平无引脚封装具有较短的信号传递路径及相对较快的信号传递速度，因此为封装型态的主流之一。一般而言，当晶片与导线架进行接合时，例如为焊线接合(wire bonding)或覆晶接合(flip chip bonding)，须于导线架的底部设置背胶膜(backside tape)，以使导线架可通过真空吸附的方式固定其位置，以确保焊线接合或覆晶接合过程能够顺利进行，进而提高晶片与导线架接合处理的良率(yield rate)。
然而，在晶片与导线架接合处理完成之后，通常需将前述的背胶膜移除以利后续处理进行，而背胶膜的移除需要额外的处理，通常会使制造成本与工时增加。此外，在晶片与导线架电性连接之后移除胶膜可能会造成导线架、焊线、凸块被拉扯，进而导致晶片与导线架电性连接出现异常情况，此举有降低封装良率的可能。
发明内容
本发明提供一种四方扁平无引脚封装结构，其可通过介电膜的配置达到简化处理以及提高良率的目的。
本发明提供一种可简化处理以及提高良率的四方扁平无引脚导线架结构。
本发明提出一种四方扁平无引脚封装结构，其包括导线架、介电膜、晶片、多条焊线以及封装胶体。导线架包括多个引脚。介电膜配置于导线架上。介电膜具有多个开孔，且各开孔分别位于各对应的引脚上方。晶片配置于介电膜上。各焊线分别连接于晶片与对应开孔所暴露出的引脚之间。封装胶体包覆导线架、介电膜、晶片以及焊线。
在本发明的一实施例中，上述的引脚从晶片下方延伸至封装胶体的边缘。
在本发明的一实施例中，上述的导线架还包括晶片座，其中晶片座位于晶片下方，且引脚环绕晶片座。
在本发明的一实施例中，上述的介电膜的分布范围涵盖引脚之间。
在本发明的一实施例中，上述的介电膜的边缘与封装胶体的边缘切齐。
在本发明的一实施例中，上述的各开孔的最大孔径不超出对应各引脚的外轮廓。
在本发明的一实施例中，上述的介电膜位于晶片与导线架之间。
本发明提出另一种四方扁平无引脚覆晶封装结构，其包括导线架、介电膜、晶片以及封装胶体。导线架包括多个引脚。介电膜配置于导线架上。介电膜具有多个开孔，且各开孔分别位于对应的引脚上方。晶片配置于介电膜上。晶片具有主动面，并于主动面上设置有多个导电凸块。各导电凸块分别连接于晶片与对应开孔所暴露出的引脚之间。封装胶体包覆导线架、介电膜、晶片以及导电凸块。
在本发明的一实施例中，上述的各开孔的最大孔径不超出对应各引脚的外轮廓。
本发明提出一种四方扁平无引脚的导线架结构，其包括导线架以及介电膜。导线架包括多个引脚，且相邻引脚间具有至少一间距。介电膜设置于引脚上，并全面覆盖引脚及相邻引脚间的间距。介电膜具有多个对应引脚的开孔，各开孔的最大孔径不超出对应各引脚的外轮廓。
基于上述，由于本发明于导线架上配置有介电膜，其以涵盖导线架的引脚之间的范围分布，因此当晶片与导线架进行接合(即进行接合处理)，导线架可通过真空吸附的方式而固定其位置，以确保焊线接合或覆晶接合过程能够顺利进行。此外，由于介电膜是位于晶片与导线架之间，故此介电膜于接合处理完成后无需进一步移除，即可继续进行后续处理。本发明提供的四方扁平无引脚封装结构可简化处理复杂度以及提高良率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A为本发明的一实施例四方扁平无引脚封装结构的上视图；
图1B为图1A的四方扁平无引脚封装结构沿剖线I-I’的剖面示意图；
图2A为本发明的另一实施例四方扁平无引脚封装结构的上视图；
图2B为图2A的四方扁平无引脚封装结构沿剖线II-II’的剖面示意图；
图3A为本发明的又一实施例四方扁平无引脚封装结构的上视图；
图3B为图3A的四方扁平无引脚封装结构沿剖线III-III’的剖面示意图；
图4A为本发明的再一实施例四方扁平无引脚封装结构的上视图；
图4B为图4A的四方扁平无引脚封装结构沿剖线IV-IV’的剖面示意图。
附图标记说明：
10、20、30、40：四方扁平无引脚封装结构；
100、110：导线架；
102、112：引脚；
114：晶片座；
200：介电膜；
202：开孔；
300、310：晶片；
302：焊垫；
312：导电凸块；
400：多条焊线；
500：封装胶体；
600：粘着层；
A：主动面；
G：间距；
I-I’、II-II’、III-III’，IV-IV’：剖线；
L：导线架结构；
S：空间。
具体实施方式
图1A为本发明的一实施例四方扁平无引脚封装结构的上视图。图1B为图1A的四方扁平无引脚封装结构沿剖线I-I’的剖面示意图。请同时参考图1A与图1B，在本实施例中，四方扁平无引脚封装结构10包括导线架100、介电膜200、晶片300、多条焊线400以及封装胶体500。为清楚示出本发明，封装胶体500的分布范围将以虚线表示，而介电膜200以斜线表示。以下为便于解释说明，本发明图式中所绘制的导线架100仅为整条导线架上的其中一个单元，在实施上，介电膜200为对应整条导线架的大小而形成的薄膜，为全面式覆盖于整条导线架的各个单元上，且介电膜200所选用的材质可例如为晶片接合膜(die attach film，以下简称DAF)或与其类似的材质。
具体而言，导线架100可具有多个引脚102，导线架100的多个引脚102从晶片300下方延伸至封装胶体500的边缘。详细来说，如图1A所示，多个引脚102是以环绕晶片300四周的方式分布，相邻的引脚102彼此之间至少相隔一间距G，一般来说，间距G的范围大约在120um左右，且各引脚102是从晶片300的下方延伸至封装胶体500的边缘。
另一方面，介电膜200配置于导线架100上，介电膜200具有多个开孔202，且各开孔202分别位于各对应的引脚102上。在本实施例中，开孔202可通过对介电膜200进行蚀刻或激光移除而形成，且开孔202可在介电膜200配置于导线架100上之前或之后形成。介电膜200的分布范围涵盖各引脚102间的区域，且介电膜200的边缘例如是与封装胶体500的边缘切齐，且介电膜200的各开孔202的最大孔径不超出各对应的引脚102的外轮廓，换言之，介电膜200上的开孔202可与导线架100的引脚102搭配以构成气密结构，以使表面贴附有介电膜200的导线架100能够被真空吸附。详细而言，所述介电膜200开孔202孔径的最小孔径范围为露出焊线400与引脚102接合区域，最大孔径范围则为整个引脚102的上表面而不超出引脚102的外轮廓(图未示)。此处，导线架100与介电膜200可构成导线架结构L。如图1B所示，晶片300配置于介电膜200上，以使介电膜200位于晶片300与导线架100之间，而晶片300可具有多个焊垫302，且晶片300与对应开孔202所暴露出的引脚102之间可通过焊线400电性连接。
在本实施例中，焊线400是于焊线接合处理形成，各焊垫302通过焊线400而与对应的开孔202所暴露出的引脚102达到电性连接的目的。此处，焊线400的材质例如是金、铜、银合金或其他合适的导电材料。
值得注意的是，由于介电膜200与导线架100二者的搭配可构成气密结构，因此在进行晶片300、焊线400与导线架100的接合处理时，导线架100可通过真空吸附的方式固定其位置，以确保焊线接合过程能够顺利进行。
为了保护晶片300与焊线400以及确保四方扁平无引脚封装结构10的信赖性，封装胶体500会包覆导线架100、介电膜200、晶片300以及焊线400。如图1B所示，封装胶体500可分布于导线架100的两侧，除了可包覆介电膜200、晶片300以及焊线400之外，还可填充于导线架另一侧的空间S内，换言之，封装胶体500可填入任意两相邻引脚102之间，以包覆所有引脚102。当然，引脚102的末端会暴露于封装胶体500外，以利于与外部装置(例如电路板)电性连接。
除上述之外，本实施例还可包括粘着层600，此粘着层600配置于晶片300与介电膜200之间，用以使晶片300贴合于介电膜200上。
当晶片300与导线架100进行接合处理时，由于介电膜200与导线架100共同构成气密结构，因此导线架100可通过真空吸附的方式固定其位置，据此达到导线架100在接合处理过程中不易产生偏移的效果。详细来说，当进行焊线接合处理时，需提升处理温度以利各焊线400与对应的各引脚112接合，此时，导线架100的各引脚112由于受到高温以及接合压力的影响，因此容易发生变形移位的情况。在本实施例中，介电膜200与导线架100共同构成的气密结构可使导线架100得以完全的被真空吸附固定于机台上，介电膜200还可作为辅助导线架100的支撑用途，如此可确保晶片300、焊线400与导线架100的接合处理能够顺利的进行。再者，由于介电膜200是位于晶片300与导线架100之间，介电膜200不会妨碍晶片300与导线架100之间的电性连接，且介电膜200在晶片300与导线架100完成电性连接的后无需被移除，故介电膜200的使用可达到简化处理以及提高良率的目的。
图2A为本发明的另一实施例四方扁平无引脚封装结构的上视图。图2B为图2A的四方扁平无引脚封装结构沿剖线II-II’的剖面示意图。请同时参考图2A以及图2B，本实施例的四方扁平无引脚封装结构20与前一实施例中的四方扁平无引脚封装结构10相似，二者主要差别之处在于：本实施例的四方扁平无引脚封装结构20中，除了具有多个引脚112之外，导线架110还包括晶片座114。
如图2A与图2B所示，晶片300对应于导线架110的晶片座114而配置。此处，晶片座114例如具有散热及/或接地的功能。
图3A为本发明的一实施例四方扁平无引脚封装结构的上视图。图3B为图3A的四方扁平无引脚封装结构沿剖线III-III’的剖面示意图。请同时参考图3A与图3B，本实施例的四方扁平无引脚封装结构30与前一实施例中的四方扁平无引脚封装结构10相似，两者主要差别在于：本实施例的四方扁平无引脚封装结构30为四方扁平无引脚覆晶封装结构。
如图3A与图3B所示，本实施例的四方扁平无引脚覆晶封装结构30包括导线架100、介电膜200、晶片310以及封装胶体500。具体而言，导线架100可具有多个引脚102，导线架100的多个引脚102从晶片310下方延伸至封装胶体500的边缘。详细来说，如图3A所示，多个引脚102是以环绕晶片310四周的方式分布，相邻的引脚102彼此之间至少相隔一间距G，且各引脚102是从晶片310的下方延伸至封装胶体500的边缘。
另一方面，介电膜200配置于导线架100上，介电膜200具有多个开孔202，且各开孔202分别位于对应的引脚102上方。在本实施例中，开孔202可通过对介电膜200进行蚀刻或激光移除而形成。介电膜200的分布范围涵盖各引脚102间的区域，且介电膜200的边缘例如是与封装胶体500的边缘切齐，且介电膜200的各开孔202的最大孔径不超出各对应的引脚102的外轮廓，换言之，介电膜200上的开孔202可与导线架100的引脚102搭配以构成气密结构，以使表面贴附有介电膜200的导线架100能够被真空吸附。此处，导线架100与介电膜200可构成导线架结构L。如图3B所示，晶片310配置于介电膜200上，以使介电膜200位于晶片310与导线架100之间，而晶片310具有主动面A，在主动面A侧可具有多个焊垫302，且导电凸块312可设置于主动面A的焊垫302上，晶片310与对应开孔202所暴露出的引脚102之间可通过导电凸块312电性连接。
在本实施例中，晶片310是以其主动面A面对介电膜200的方式设置介电膜200上，且介电膜200的开孔202被晶片310所覆盖，以进行覆晶接合处理。晶片310上的各焊垫302通过各导电凸块312而与对应的开孔202所暴露出的引脚102达到电性连接的目的。此处，导电凸块312的材质例如是金、铜、银合金或其他合适的导电材料。
值得注意的是，由于介电膜200与导线架100二者的搭配可构成气密结构，且介电膜200作为辅助导线架100的支撑用途，因此在进行晶片310、焊垫302与导线架100接合处理时，导线架100可通过真空吸附的方式固定其位置，且避免导线架100在进行接合处理时发生移位的情形，进而提高晶片310与导线架100接合的精准度。进一步而言，介电膜200的开孔202的最小孔径范围为露出导电凸块312与引脚102接合区域，最大孔径范围则为整个引脚102的上表面而不超出引脚102的外轮廓(图未示)。
为了保护晶片310与导电凸块312以及确保四方扁平无引脚封装结构30的信赖性，封装胶体500会包覆导线架100、介电膜200、晶片310以及焊线400。图3B所示，封装胶体500可分布于导线架100的两侧，除了可包覆介电膜200、晶片310以及焊线400之外，还可填充于导线架另一侧的空间S内，换言之，封装胶体500可填入任意两相邻引脚102之间，以包覆所有引脚102。当然，引脚102的末端会暴露于封装胶体500，以利于与外部装置(例如电路板)电性连接。
图4A为本发明的另一实施例的四方扁平无引脚封装结构的上视图。图4B为图4A的四方扁平无引脚封装结构沿剖线IV-IV’的剖面示意图。请同时参考图4A以及图4B，本实施例的四方扁平无引脚封装结构40与前一实施例中的四方扁平无引脚封装结构30相似，二者主要差别之处在于：本实施例的四方扁平无引脚封装结构40中，导线架110除了具有多个引脚112之外，导线架110还包括晶片座114。
如图4A与图4B所示，晶片310对应于导线架100的晶片座114而配置。此处，晶片座114例如具有散热及/或接地的功能。。
综上所述，本发明的四方扁平无引脚的导线架结构以及四方扁平无引脚封装结构将介电膜设置于导线架的引脚上，并全面覆盖引脚及相邻引脚间的间距，则当晶片、焊线与导线架进行焊接接合处理或晶片、焊垫与导线架进行覆晶接合处理(即进行接合处理)，导线架可通过真空吸附的方式而固定其位置，且介电膜可辅助导线架的支撑用途，由此确保焊线接合或覆晶接合过程能够顺利进行。再者，由于介电膜是位于晶片与导线架之间，故介电膜的使用可达到简化处理以及提高良率的目的。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种四方扁平无引脚封装结构，其特征在于，包括：
导线架，包括多个引脚；
介电膜，配置于所述导线架上，其中所述介电膜具有多个开孔，且各所述开孔分别位于各所述对应的引脚上方；
晶片，配置于所述介电膜上；
多条焊线，各所述焊线分别连接于所述晶片与对应开孔所暴露出的引脚之间；以及
封装胶体，包覆所述导线架、所述介电膜、所述晶片以及所述多个焊线。
2.根据权利要求1所述的四方扁平无引脚封装结构，其特征在于，所述多个引脚从所述晶片下方延伸至所述封装胶体的边缘。
3.根据权利要求1所述的四方扁平无引脚封装结构，其特征在于，所述导线架还包括：
晶片座，位于所述晶片下方，其中所述多个引脚环绕所述晶片座。
4.根据权利要求1所述的四方扁平无引脚封装结构，其特征在于，所述介电膜的分布范围涵盖所述多个引脚之间。
5.根据权利要求1所述的四方扁平无引脚封装结构，其特征在于，所述介电膜的边缘与所述封装胶体的边缘切齐。
6.根据权利要求1所述的四方扁平无引脚封装结构，其特征在于，各所述开孔的最大孔径不超出对应各所述引脚的外轮廓。
7.根据权利要求1所述的四方扁平无引脚封装结构，其特征在于，所述介电膜位于所述晶片与所述导线架之间。
8.一种四方扁平无引脚覆晶封装结构，其特征在于，包括：
导线架，包括多个引脚；
介电膜，配置于所述导线架上，其中所述介电膜具有多个开孔，且各所述开孔分别位于对应的引脚上方；
晶片，配置于所述介电膜上，所述晶片具有主动面，并于主动面上设置有多个导电凸块，各所述导电凸块分别连接于所述晶片与对应开孔所暴露出的引脚之间；以及
封装胶体，包覆所述导线架、所述介电膜、所述晶片以及所述多个导电凸块。
9.根据权利要求8所述的四方扁平无引脚覆晶封装结构，其特征在于，各所述开孔的最大孔径不超出对应各所述引脚的外轮廓。
10.一种四方扁平无引脚的导线架结构，其特征在于，包括：
导线架，包括多个引脚，所述多个相邻引脚间具有至少一间距；以及
介电膜，设置于所述多个引脚上，并全面覆盖所述多个引脚及所述多个相邻引脚间的间距，其中，所述介电膜具有多个对应引脚的开孔，各所述开孔的最大孔径不超出对应各所述引脚的外轮廓。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725181A (zh) * 2020-06-16 2020-09-29 杰群电子科技（东莞）有限公司 一种半导体结合结构、控制方法及电子产品

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501488A (zh) * 2002-11-14 2004-06-02 矽品精密工业股份有限公司 以导线架为承载件的开窗型球栅阵列半导体封装件及制法
CN1505126A (zh) * 2002-11-29 2004-06-16 ӡ�����Ƽ��ɷ����޹�˾ 设有再接线部件的集成电路制造方法及相应的集成电路
CN1677649A (zh) * 2004-03-30 2005-10-05 相互股份有限公司 具保护晶粒功用的半导体元件
CN101127338A (zh) * 2006-08-15 2008-02-20 力成科技股份有限公司 导线架基底球格阵列封装构造及其晶片载体
US20110084370A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110169150A1 (en) * 2010-01-13 2011-07-14 Advanced Semiconductor Engineering, Inc. Semiconductor Package with Single Sided Substrate Design and Manufacturing Methods Thereof
CN104022097A (zh) * 2013-02-28 2014-09-03 Nxp股份有限公司 具有不锈钢引线框的ic封装

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI261901B (en) * 2005-01-26 2006-09-11 Advanced Semiconductor Eng Quad flat no-lead chip package structure
TWI462252B (zh) * 2008-08-29 2014-11-21 Chipmos Technologies Inc 四方扁平無引腳封裝
TW201027637A (en) * 2009-01-15 2010-07-16 Chipmos Technologies Inc Manufacturing process for quad flat non-leaded package
TWI371813B (en) * 2009-01-15 2012-09-01 Chipmos Technologies Inc Manufacturing process for quad flat non-leaded package
TWI375287B (en) * 2009-01-15 2012-10-21 Chipmos Technologies Inc Manufacturing process for quad flat non-leaded package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501488A (zh) * 2002-11-14 2004-06-02 矽品精密工业股份有限公司 以导线架为承载件的开窗型球栅阵列半导体封装件及制法
CN1505126A (zh) * 2002-11-29 2004-06-16 ӡ�����Ƽ��ɷ����޹�˾ 设有再接线部件的集成电路制造方法及相应的集成电路
CN1677649A (zh) * 2004-03-30 2005-10-05 相互股份有限公司 具保护晶粒功用的半导体元件
CN101127338A (zh) * 2006-08-15 2008-02-20 力成科技股份有限公司 导线架基底球格阵列封装构造及其晶片载体
US20110084370A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110169150A1 (en) * 2010-01-13 2011-07-14 Advanced Semiconductor Engineering, Inc. Semiconductor Package with Single Sided Substrate Design and Manufacturing Methods Thereof
CN104022097A (zh) * 2013-02-28 2014-09-03 Nxp股份有限公司 具有不锈钢引线框的ic封装

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725181A (zh) * 2020-06-16 2020-09-29 杰群电子科技（东莞）有限公司 一种半导体结合结构、控制方法及电子产品

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