CN106971985A - 半导体封装及其制造方法 - Google Patents

半导体封装及其制造方法 Download PDF

Info

Publication number
CN106971985A
CN106971985A CN201610828813.9A CN201610828813A CN106971985A CN 106971985 A CN106971985 A CN 106971985A CN 201610828813 A CN201610828813 A CN 201610828813A CN 106971985 A CN106971985 A CN 106971985A
Authority
CN
China
Prior art keywords
encapsulation object
lead
lead frame
semiconductor element
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610828813.9A
Other languages
English (en)
Inventor
托马斯·C·斯贝特
斯蒂芬·R·胡珀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN106971985A publication Critical patent/CN106971985A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半导体管芯电连接到无基岛的引线框架的引线,并且由包封物完全包封以形成半导体封装。制造所述半导体封装的方法牵涉利用第一包封物包封无基岛的引线框架,以使得所述无基岛的引线框架的所述引线的顶部表面从所述第一包封物中暴露。将半导体管芯直接安装到位于所述引线框架的中心区中的所述第一包封物。在所述半导体管芯上的管芯垫与所述引线框架的相应引线的所述顶部表面之间形成导电互连件。利用第二包封物包封所述半导体管芯、导电互连件和所述引线的顶部表面,以使得所述半导体管芯夹在所述第一和第二包封物之间,因此隔离所述半导体管芯与封装应力。

Description

半导体封装及其制造方法
技术领域
本发明大体上涉及制造半导体封装的方法。更确切地说,本发明涉及制造具有降低了的封装应力的半导体封装。
背景技术
半导体封装并入到大多数常规的电子装置(例如,膝上型计算机、移动电话、游戏、医疗装置、车辆等)中。这些半导体封装通常由金属引线框架形成,所述引线框架常常包括外部连接引线和安装有半导体管芯的基岛(还被称作管芯垫)的布置。半导体管芯的电连接垫利用电线电连接到引线框架的引线。接着,通常通过模制化合物包封半导体管芯和电线以形成最终半导体封装。
由于在半导体封装内部使用的各种材料的不匹配的热膨胀系数(CTE),以及由于半导体封装到系统印刷电路板(PCB)的耦合,所以多种半导体封装对温度应力敏感。CTE描述物体的大小如何随着温度的改变而改变。半导体封装内材料的CTE的不匹配,以及对PCB衬底的不匹配可在热冲击或热循环的条件下产生对半导体封装的损害(诸如开裂、分层、焊料疲劳、封装和管芯弯曲等等)。这些问题可在将半导体封装接合到PCB衬底时或随后在半导体封装的操作寿命内出现。因此,仍存在对改进半导体管芯的封装以减少或最小化半导体封装中CTE不匹配的不良影响的需要。
发明内容
本文所述的实施例牵涉半导体封装和它们的制造方法。用于制造半导体封装的方法的实施例包括提供引线框架,所述引线框架由具有从引线框架边界向引线框架的中心区延伸的多个引线的导电片形成,以及利用第一包封物包封所述引线框架,以使得每一个引线的顶部表面从第一包封物中暴露。方法另外包括将半导体管芯安装在位于引线框架的中心区中的第一包封物上、在半导体管芯上的管芯垫和多个引线的相应者的顶部表面之间形成导电互连件,以及利用第二包封物包封半导体管芯、导电互连件和引线的顶部表面。
用于制造多个半导体封装的方法的实施例包括提供无基岛的引线框架的导电片,所述无基岛的引线框架中的每一个具有从引线框架边界向引线框架的中心区延伸的多个引线,以及利用第一包封物包封无基岛的引线框架的导电片,以使得每一个引线的顶部表面从第一包封物中暴露。方法另外包括通过直接耦合半导体管芯所述第一包封物将半导体管芯安装在位于每一个无基岛的引线框架的每一个中心区中的第一包封物上、在半导体管芯上的管芯垫和多个引线的相应者的顶部表面之间形成导电互连件、利用第二包封物包封半导体管芯、导电互连件和引线的顶部表面以形成组合式结构,以及在所述两个包封操作之后将组合式结构分离成多个半导体封装,半导体管芯中的每一个夹在第一包封物的部分和第二包封物的部分之间。
半导体封装的实施例包括嵌入在第一包封物中的引线框架,所述引线框架由具有从引线框架边界向引线框架的中心区延伸的多个引线的导电片形成,其中每一个引线的顶部表面从第一包封物中暴露。半导体封装另外包括与位于引线框架的中心区中的第一包封物直接接触的半导体管芯、在半导体管芯上的管芯垫和多个引线的相应者的顶部表面之间电连接的导电互连件,以及覆盖半导体管芯、导电互连件和引线的顶部表面的第二包封物。
本文所述的半导体封装各自包括至少一个半导体管芯,所述半导体管芯由包封物,即,模制化合物完全围绕。无基岛的引线框架嵌入在包封物中,半导体管芯与包封物耦合,导电互连件形成于半导体管芯上的管芯垫与引线框架的引线之间,以及半导体管芯、互连件和引线位于第二包封物中。因此,半导体管芯夹在包封物之间,并被包封物完全围绕,以提供半导体管芯与封装应力的隔离。体现在方法和半导体封装中的本发明的各种概念和原理可减少或最小化半导体封装中的CTE不匹配的不利影响,从而提高制造良率、提高可靠性和节省成本。
附图说明
附图用来另外示出各种实施例并解释根据本发明的所有各种原理和优点,在附图中类似附图标记贯穿不同的视图指代相同的或功能类似的元件,各图不必按比例绘制,附图与下文的详细描述一起并入本说明书并且形成本说明书的部分。
图1示出了根据示例实施例的半导体封装的横截面侧视图;
图2示出了由导电片形成的引线框架的平面视图;
图3示出了包括多个引线框架的导电片的平面视图;
图4示出了根据另一示例实施例的半导体封装制造工艺的流程图;
图5示出了根据图4的半导体封装制造工艺形成的模制结构的部分的平面视图;
图6示出了沿着图5的线6-6截取的模制结构的横截面侧视图;
图7示出了根据图4的半导体封装制造工艺的安装有半导体管芯的图5的模制结构的平面视图;
图8示出了根据图4的半导体封装制造工艺形成的组合式结构的横截面侧视图;
图9示出了根据另一示例实施例的半导体封装制造工艺的流程图;
图10示出了根据图9的半导体制造工艺形成的结构的横截面侧视图;
图11示出了根据图9的半导体制造工艺的包封之后的图10的结构的横截面侧视图;以及;
图12示出了根据图9的半导体制造工艺的底部侧面蚀刻之后的图11的结构的横截面侧视图。
具体实施方式
在概述中,本发明关于半导体封装和它们的制造方法。本文所述的半导体封装各自包括至少一个半导体管芯,所述半导体管芯由包封物,即,模制化合物完全围绕。方法牵涉到在第一包封物中包封无基岛引线框架以形成模制结构、直接安装半导体管芯或管芯到第一包封物、在半导体管芯上的管芯垫和引线框架的引线之间形成导电互连件,接着在第二包封物中包封半导体管芯、互连件和引线。体现在方法和半导体封装中的本发明的各种概念和原理可减少或最小化半导体封装中的CTE不匹配的不利影响,从而提高制造良率、提高可靠性和节省成本。
提供本发明以另外通过能够实现的方式对在应用时制造和使用根据本发明的各种实施例的最佳模式进行解释。另外提供本发明以加强对本发明的创造性原理及优点的理解和了解,而不是以任何方式限制本发明。本发明仅通过所附权利要求书限定,所述所附权利要求书包括在本申请和所发布的那些权利要求的所有等效物的未决期间所作出的任何修正。
参看图1,图1示出了根据示例实施例的半导体封装20的横截面侧视图。半导体封装通常包括安装到模制结构24的半导体管芯22。为图示的简单起见,半导体管芯22由单个矩形方框表示。然而,应理解,半导体封装20可包括彼此侧向移位或位于堆栈配置中的多个半导体管芯。
在具体实施例中,模制结构24包括嵌入在第一包封物28中的引线框架26。引线框架26包括向引线框架26的中心区32延伸的多个外部连接引线30(图1中示出两个外部连接引线30)。引线28的顶部表面34和底部表面36从第一包封物28中暴露。应理解,诸如第一和第二、顶部和底部等等关系术语(如果存在的话)的使用仅用于区分实体或动作,而不必要求或意指在此类实体或动作之间的任何实际此种关系或次序。
半导体管芯22包括在本文中被称作连接垫表面38的第一表面和在本文中被称作安装表面40的第二表面。半导体管芯22的安装表面40安装到在引线框架26的中心区32中的包封物28。常规引线框架的中心区通常包括基岛(也被称为管芯垫),所述基岛上安装有半导体管芯、多个管芯或管芯堆栈。在实施例中,引线框架26在中心区32处并不包括基岛。因此,引线框架26是“无基岛的”,以使得半导体管芯22的安装表面40可直接耦合到第一包封物28。
连接垫表面38具有在其上形成的管芯垫42。诸如键合线的导电互连件44在管芯垫42和引线框架26的引线30的相应者的顶部表面34之间连接。引线30从半导体管芯22侧向移位,并且可围绕半导体管芯22的一个或多个侧面。半导体管芯22、导电互连件36和引线30的顶部表面34被第二包封物46覆盖,即,包封。
引线框架26呈现第一高度48,并且模制结构24具有大致等于第一高度48的第二高度50。因此,应该容易观察到,当半导体管芯22安装到中心区32中的第一包封物28时,半导体管芯22的安装表面40与引线28的顶部表面34大致共平面。也就是说,半导体管芯22的安装表面40垂直移位远离半导体封装20的外部表面,以使得半导体管芯22夹在第一包封物28和第二包封物46之间。
在图1中,第一包封物28由密点图案表示,并且第二包封物46由疏点图案表示,以彼此区分。然而,第一包封物28和第二包封物46可各自由相同材料(例如,模制化合物或保护性树脂)形成。然而,如下文将详细地论述,提供不同的包封操作以首先利用第一包封物28包封引线框架26,随后利用第二包封物46包封半导体管芯22、导电互连件36和引线30的顶部表面34。
第一包封物28和第二包封物46保护半导体管芯22不暴露于外部成分,例如,空气、湿气、液体和/或所关注的物质。因此,第一包封物28和第二包封物46提供稳固的机械和环境保护。此外,第一包封物28和第二包封物46完全围绕半导体管芯22,由此隔离半导体管芯22以有效地减少半导体管芯22上封装所诱发的应力。第一包封物28和第二包封物46可以任何合适的方式形成,如下文将更详细地论述,并且可使用任何合适的模制材料(例如,环氧树脂类或硅酮类化合物)。
图2示出了由导电片52(通常,铜片)一体地形成的引线框架26的平面视图。如图所示,引线框架26的引线30从引线框架边界朝内向中心区32延伸,所述边界由系杆54形成。由于引线框架26无基岛,所以中心区32大体上由以虚线勾勒的矩形区域指示。如先前所提及,引线框架26由导电片52一体地形成。另外,存在也由导电片52形成的其它相同的引线框架26。因此,如所示,另一个相同的引线框架26共享引线框架26的系杆54。
图3示出了导电片52的平面视图,所述导电片52包括一体地形成于片52中的多个引线框架26。如图所示,引线框架26通过系杆54互连。另外,引线框架26中的每一个包括其朝内延伸到其相应中心区32的相应引线30。
图4示出了根据另一示例实施例的半导体封装制造工艺60的流程图。半导体封装制造工艺60可实施在高容积制造环境中,以有成本效益地产生由包封物完全围绕的机械稳固的半导体封装,从而有效地减少半导体管芯22上封装所诱发的应力。在这个例子中,工艺60结合利用导电片52制造多个半导体封装20加以描述。因此,以下描述应同时参看图1到4作出。
在半导体封装制造工艺60的框62处,提供引线框架26的导电片52。导电片52可通过制造执行工艺60的机构来制造。可替换的是,导电片52可通过外部制造机构制造,并因此由该外部制造机构提供。
在框64处,利用第一包封物28包封包括多个无基岛的引线框架26的导电片52,所述第一包封物28可为(例如)模制化合物或保护性树脂。包封框64可牵涉胶封导电片52的底部,并接着包封导电片52。当利用第一包封物28包封导电片52时,胶带将防止第一包封物28渗出到引线30的底部表面36上。另外,导电片52将被模制成与引线框架26相同的高度,以使得引线30的顶部表面不被第一包封物28覆盖。如此,在包封之后,引线30的顶部表面34和底部表面36从第一包封物28中暴露。因此,形成模制结构24。
在框68处,将半导体管芯22安装在位于形成于导电片52中的每一个引线框架26的每一个中心区32中的第一包封物28上。使用(例如)管芯附着膜、晶片背侧涂层、配制环氧树脂管芯附着等可将半导体管芯22粘附、胶合或以另外方式固定到位于每一个中心区32的第一包封物28。
在框70处,在半导体管芯22的管芯垫42与引线30的相应者的顶部表面34之间形成导电互连件44(例如,键合线)。在框72处,在第二包封物46中包封半导体管芯22、导电互连件44和引线30的顶部表面34以形成组合式结构,所述第二包封物46可为(例如)模制化合物或保护性树脂。此后,在框74处,将组合式结构分离成单个半导体封装20,并且工艺60结束。
现参看图5和6,图5示出了根据半导体封装制造工艺60(图4)形成的模制结构24的部分的平面视图,并且图6示出了沿着图5的线6-6截取的模制结构24的横截面侧视图。为图示的简单起见,图5和6只示出了嵌入在第一包封物28中的引线框架26中的一个。然而,应理解,图4的方法使得导电片52的多个一体式引线框架26将全部嵌入在第一包封物28中,并因此组成模制结构24。
如在图5和6中所揭示,第一包封物28填满不存在基岛或管芯垫的中心区32的整个容积。另外,第一包封物28填满邻接引线24之间的容积。另外,引线30的顶部表面34和底部表面36从第一包封物28中暴露。因此,第一包封物28的第二高度50大体上等于引线30的第一高度48。
图7示出了根据半导体封装制造工艺60(图4)的安装有半导体管芯22的图5的模制结构24的部分的平面视图。如图7中所示,半导体管芯22粘附、胶合或以另外方式直接耦合到中心区32中的第一包封物28,其中在图示中,连接垫表面38面朝上。因此,在连接垫表面38处的管芯垫42暴露。另外,导电互连件44已形成于管芯垫42与引线30的顶部表面34之间。
图8示出了根据半导体封装制造工艺60(图4)形成的组合式结构78的横截面侧视图。组合式结构78包括具有嵌入在第一包封物28中的引线框架26的导电片52的模制结构24。组合式结构78另外包括如上文所论述的安装到第一包封物28的半导体管芯22,以及互连件44,它们全部被第二包封物46包封或覆盖。如图所示,组合式结构78放置在临时载体80上,其中引线30的暴露的底部表面36面对临时载体80。此后,组合式结构78沿着分割线82进行单切过程以将组合式结构78分离成多个半导体封装20。
现参看图9,图9示出了根据另一示例实施例的半导体封装制造工艺90的流程图。半导体封装制造工艺90可实施在高容积制造环境中,以有成本效益地产生由包封物完全围绕的机械稳固的半导体封装,从而有效地减少半导体管芯22上封装所诱发的应力。在这个替代的例子中,工艺90也结合制造多个半导体封装20加以描述。
在半导体封装制造工艺90的框92处,提供导电片。然而,不同于上文所述的导电片52,在框92处的导电片可仅为尚未经图案化或塑形以包括引线的片(例如,铜)。在框94处,将导电片的底部侧面图案化为具有最终引线图案。也就是说,导电片适当地掩模在后续加工操作中引线将形成的那些位置处,所述引线将用于外部连接。导电片的其余部分不被掩模材料覆盖。
在框96处,将半导体管芯22安装在处于适当位置的导电片上。使用(例如)管芯附着膜、晶片背侧涂层、配制环氧树脂管芯附着等可将半导体管芯22粘附、胶合或以另外方式固定到基岛。在框98处,在半导体管芯22的管芯垫42与引线的相应者的顶部表面之间形成导电互连件44(例如,键合线),所述导电互连件44(例如,键合线)将最终形成于导电片中。
在框100处,在第一包封物中包封半导体管芯22、导电互连件44和导电片的顶部表面,所述第一包封物可为(例如)模制化合物或保护性树脂。然后,在框102处,蚀刻导电片而留下在框94处适当掩模的引线的最终图案。
在框104处,在底部模制过程中利用第二包封物模制结构以内嵌或以另外方式包封剩余引线。因此,在执行框104之后,半导体管芯22夹在第一和第二包封物之间。在框106处,剩余引线的底部表面可从第二包封物(如果需要的话)中和从掩模材料中暴露。此后,在框108处,将组合式结构分离成单个半导体封装20,并且工艺90结束。
现参看图10,图10示出了根据半导体制造工艺90(图9)形成的结构的横截面侧视图。为简单起见,后续描述和说明结合制造单个半导体封装20加以描述。然而,应理解,类似于上文所述的方法,以下描述可易于适用于同时产生多个半导体封装。
如图10中所示,半导体管芯22粘附、胶合或以另外方式安装到导电片110,其中在图示中,连接垫表面38面朝上。因此,在连接垫表面38处的管芯垫42暴露。将半导体管芯22安装到在由周围的最终引线图案114限定的中心区112处的片110,其中最终引线图案114通过在导电片110的底部侧面118上的掩模材料116的区区分。另外,导电互连件44已形成于管芯垫42与将最终形成引线30的导电片110的顶部侧面120之间。
图11示出了根据半导体制造工艺90(图9)的包封之后的图10的结构的横截面侧视图。也就是说,半导体管芯22、导电互连件44和导电片110的顶部侧面120被包封物46包封或覆盖,根据结合半导体制造工艺90所描述的操作次序,所述包封物46变为“第一包封物”。
图12示出了根据半导体制造工艺90(图9)的底部侧面蚀刻和包封之后的图11的结构的横截面侧视图。在蚀刻导电片110之后,引线30的最终引线图案114如图12中所示。此后,可利用第二包封物执行底部模制操作以形成组合式结构。因此,根据结合半导体制造工艺90所描述的操作次序,包封物28变为“第二包封物”。在第二模制过程之后,可从引线30中去除掩模材料116,并且组合式结构可被单切成多个半导体封装20。因此,执行半导体制造工艺60(图4)或90(图9)中的任一者产生相同结构,例如,半导体封装20(图1)。
本公开意图解释如何设计和使用根据本发明的各种实施例,而非限制本发明的真实、既定和公平的范畴和其精神。前述描述并不意图是穷尽性的或将本发明限制在所公开的精确形式。鉴于以上教示,修改或变化是可能的。选择和描述实施例是为了提供对本发明的原理和它的实际应用的最佳说明,并使本领域的技术人员能够在各种实施例中并用适合于所预期的特定用途的各种修改来利用本发明。当根据清楚地、合法地并且公正地赋予的权利的宽度来解释时,所有这样的修改和变化及其所有等效物均处于如由所附权利要求书所确定的本发明的范畴内,并且在本专利申请未决期间可以修正。

Claims (20)

1.一种制造半导体封装的方法,其特征在于,包括:
提供引线框架,所述引线框架由导电片形成,具有从引线框架边界向所述引线框架的中心区延伸的多个引线的;
利用第一包封物包封所述引线框架,以使得每一个所述引线的顶部表面从所述第一包封物中暴露;
将半导体管芯安装在位于所述引线框架的所述中心区中的所述第一包封物上;
在所述半导体管芯上的管芯垫和所述多个引线的相应者的所述顶部表面之间形成导电互连件;以及
利用第二包封物包封所述半导体管芯、所述导电互连件和所述引线的所述顶部表面。
2.根据权利要求1所述的方法,其特征在于,所述引线框架呈现第一高度,并且所述将所述引线框架包封在所述第一包封物中形成具有大致等于所述第一高度的第二高度的模制结构。
3.根据权利要求1所述的方法,其特征在于,所述在所述第一包封物中包封所述引线框架包括:从所述第一包封物中暴露所述引线的底部表面。
4.根据权利要求1所述的方法,其特征在于,所述将所述引线框架包封在所述第一包封物中是在安装、形成和利用所述第二包封物的包封的所述操作之前执行。
5.根据权利要求1所述的方法,其特征在于,所述引线框架是无基岛的引线框架,并且所述安装操作包括直接耦合所述半导体管芯到所述中心区中的所述第一包封物。
6.根据权利要求1所述的方法,其特征在于,所述半导体管芯具有其上有所述管芯垫的连接垫表面和在所述半导体管芯的与所述连接垫表面相对的侧面上的第二表面,并且所述安装操作耦合所述半导体管芯的所述第二表面到所述中心区中的所述第一包封物。
7.根据权利要求6所述的方法,其特征在于,在所述安装操作之后,所述半导体管芯的所述第二表面与所述引线的所述顶部表面大致共平面。
8.根据权利要求1所述的方法,其特征在于,另外包括在所述两个包封操作之后分离所述引线与所述引线框架边界。
9.根据权利要求1所述的方法,其特征在于,在所述两个包封操作之后,所述半导体管芯夹在所述第一包封物和所述第二包封物之间。
10.一种用于制造多个半导体封装的方法,其特征在于,包括:
提供无基岛的引线框架的导电片,所述无基岛的引线框架中的每一个具有从引线框架边界向所述引线框架的中心区延伸的多个引线;
利用第一包封物包封无基岛的引线框架的所述导电片,以使得每一个所述引线的顶部表面从所述第一包封物中暴露;
通过直接耦合半导体管芯到所述第一包封物而将所述半导体管芯安装在位于所述无基岛的引线框架中的所述每一个的每一个所述中心区中的所述第一包封物上;
在所述半导体管芯上的管芯垫和所述多个引线的相应者的所述顶部表面之间形成导电互连件;
利用第二包封物包封所述半导体管芯、所述导电互连件和所述引线的所述顶部表面以形成组合式结构;以及
在所述两个包封操作之后,将所述组合式结构分离成所述多个半导体封装,所述半导体管芯中的每一个夹在所述第一包封物的部分和所述第二包封物的部分之间。
11.根据权利要求10所述的方法,其特征在于,无基岛的引线框架的所述导电片呈现第一高度,并且所述所述导电片包封在所述第一包封物中形成具有大致等于所述第一高度的第二高度的模制结构。
12.根据权利要求10所述的方法,其特征在于,所述将所述导电片包封在所述第一包封物中是在安装、形成和利用所述第二包封物的包封的所述操作之前执行。
13.根据权利要求10所述的方法,其特征在于,所述半导体管芯中的每一个具有其上有所述管芯垫的连接垫表面和在所述半导体管芯的与所述连接垫表面相对的侧面上的第二表面,并且所述安装操作直接耦合所述半导体管芯的所述第二表面到所述中心区中的所述第一包封物。
14.根据权利要求13所述的方法,其特征在于,在所述安装操作之后,所述半导体管芯中的所述每一个的所述第二表面与所述引线的所述顶部表面大致共平面。
15.一种半导体封装,其特征在于,包括:
嵌入在第一包封物中的引线框架,所述引线框架由导电片形成,具有从引线框架边界向所述引线框架的中心区延伸的多个引线,其中每一个所述引线的顶部表面从所述第一包封物中暴露;
与位于所述引线框架的所述中心区中的所述第一包封物直接接触的半导体管芯;
在所述半导体管芯上的管芯垫和所述多个引线的相应者的所述顶部表面之间电连接的导电互连件;以及
覆盖所述半导体管芯、所述导电互连件和所述引线的所述顶部表面的第二包封物。
16.根据权利要求15所述的半导体封装,其特征在于,所述引线框架呈现第一高度,并且嵌入在所述第一包封物中的所述引线框架形成具有大致等于所述第一高度的第二高度的模制结构。
17.根据权利要求15所述的半导体封装,其特征在于,所述引线的底部表面从所述第一包封物中暴露。
18.根据权利要求15所述的半导体封装,其特征在于,所述半导体管芯具有其上有所述管芯垫的连接垫表面和在所述半导体管芯的与所述连接垫表面相对的侧面上的第二表面,所述半导体管芯的所述第二表面耦合到所述中心区中的所述第一包封物。
19.根据权利要求18所述的半导体封装,其特征在于,所述半导体管芯的所述第二表面与所述引线的所述顶部表面大致共平面。
20.根据权利要求18所述的半导体封装,其特征在于,所述半导体管芯夹在所述第一包封物和所述第二包封物之间。
CN201610828813.9A 2015-09-22 2016-09-18 半导体封装及其制造方法 Pending CN106971985A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/861543 2015-09-22
US14/861,543 US20170084519A1 (en) 2015-09-22 2015-09-22 Semiconductor package and method of manufacturing same

Publications (1)

Publication Number Publication Date
CN106971985A true CN106971985A (zh) 2017-07-21

Family

ID=58283163

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610828813.9A Pending CN106971985A (zh) 2015-09-22 2016-09-18 半导体封装及其制造方法

Country Status (2)

Country Link
US (1) US20170084519A1 (zh)
CN (1) CN106971985A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109346437A (zh) * 2018-09-29 2019-02-15 南京中感微电子有限公司 一种多管芯封装方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622270B2 (en) * 2017-08-31 2020-04-14 Texas Instruments Incorporated Integrated circuit package with stress directing material
US10553573B2 (en) 2017-09-01 2020-02-04 Texas Instruments Incorporated Self-assembly of semiconductor die onto a leadframe using magnetic fields
US10886187B2 (en) 2017-10-24 2021-01-05 Texas Instruments Incorporated Thermal management in integrated circuit using phononic bandgap structure
US10833648B2 (en) 2017-10-24 2020-11-10 Texas Instruments Incorporated Acoustic management in integrated circuit using phononic bandgap structure
US10444432B2 (en) 2017-10-31 2019-10-15 Texas Instruments Incorporated Galvanic signal path isolation in an encapsulated package using a photonic structure
US10557754B2 (en) 2017-10-31 2020-02-11 Texas Instruments Incorporated Spectrometry in integrated circuit using a photonic bandgap structure
US10371891B2 (en) 2017-10-31 2019-08-06 Texas Instruments Incorporated Integrated circuit with dielectric waveguide connector using photonic bandgap structure
US10497651B2 (en) 2017-10-31 2019-12-03 Texas Instruments Incorporated Electromagnetic interference shield within integrated circuit encapsulation using photonic bandgap structure
US10861741B2 (en) * 2017-11-27 2020-12-08 Texas Instruments Incorporated Electronic package for integrated circuits and related methods
US11538767B2 (en) 2017-12-29 2022-12-27 Texas Instruments Incorporated Integrated circuit package with partitioning based on environmental sensitivity

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245429B (en) * 2003-12-23 2005-12-11 Siliconware Precision Industries Co Ltd Photosensitive semiconductor device, method for fabricating the same and lead frame thereof
WO2008011585A2 (en) * 2006-07-21 2008-01-24 Analog Devices, Inc. Package having a plurality of mounting orientations
US9711343B1 (en) * 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
TWI422058B (zh) * 2008-03-04 2014-01-01 Everlight Electronics Co Ltd 發光二極體封裝結構與其製造方法
TWI414048B (zh) * 2008-11-07 2013-11-01 Advanpack Solutions Pte Ltd 半導體封裝件與其製造方法
US10109503B2 (en) * 2011-07-22 2018-10-23 Advanpack Solutions Pte Ltd. Method of manufacturing semiconductor package device
CN202948918U (zh) * 2011-10-20 2013-05-22 先进封装技术私人有限公司 封装基板及半导体元件的封装结构
US9723717B2 (en) * 2011-12-19 2017-08-01 Advanpack Solutions Pte Ltd. Substrate structure, semiconductor package device, and manufacturing method of semiconductor package
TWI471989B (zh) * 2012-05-18 2015-02-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI459517B (zh) * 2012-06-14 2014-11-01 矽品精密工業股份有限公司 封裝基板暨半導體封裝件及其製法
JP6244147B2 (ja) * 2013-09-18 2017-12-06 エスアイアイ・セミコンダクタ株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109346437A (zh) * 2018-09-29 2019-02-15 南京中感微电子有限公司 一种多管芯封装方法

Also Published As

Publication number Publication date
US20170084519A1 (en) 2017-03-23

Similar Documents

Publication Publication Date Title
CN106971985A (zh) 半导体封装及其制造方法
CN100576524C (zh) 引线框架、半导体封装及其制造方法
US6395579B2 (en) Controlling packaging encapsulant leakage
US11908779B2 (en) Land structure for semiconductor package and method therefor
US20120074546A1 (en) Multi-chip Semiconductor Packages and Assembly Thereof
TWI565012B (zh) 一種封裝結構及其製造方法
JP2005519471A (ja) 積層ダイ半導体装置
CN103700635B (zh) 一种带腔体的芯片封装结构及其封装方法
US9589906B2 (en) Semiconductor device package and method of manufacturing the same
US11127645B2 (en) Grounding lids in integrated circuit devices
CN103295979B (zh) 封装结构及其制造方法
US9947614B2 (en) Packaged semiconductor device having bent leads and method for forming
TWI414028B (zh) 注射封膠系統及其方法
CN109671696A (zh) 一种多排单基岛带锁胶孔的引线框架及其sot33-5l封装件
US20130093069A1 (en) Package structure and the method to fabricate thereof
CN110783301A (zh) 具有电隔离信号引线的引线上芯片半导体器件封装
TWI378515B (en) Method of fabricating quad flat non-leaded package
CN107527874B (zh) 腔式压力传感器器件
CN107342276B (zh) 半导体器件及相应方法
US20150035130A1 (en) Integrated Circuit with Stress Isolation
TWI417040B (zh) 形成雙面電磁遮蔽層之半導體封裝方法及構造
TW201308548A (zh) 小基板多晶片記憶體封裝構造
CN108140630A (zh) 具有垂直连接器的集成电路芯片
CN106684003B (zh) 扇出型封装结构及其制作方法
CN102891090A (zh) 半导体器件及其封装方法

Legal Events

Date Code Title Description
PB01 Publication
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20171026

Address after: American Texas

Applicant after: NXP America Co Ltd

Address before: texas

Applicant before: Fisical Semiconductor Inc.

WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170721