CN106206463B - 电子封装件的制法及电子封装结构 - Google Patents
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Abstract
一种电子封装件的制法及电子封装结构，先提供一承载件，其中，该承载件包含一基板、形成于该基板上并具有开口的定位层、及覆盖该基板与定位层的结合层，以令该开口与该基板形成凹部；接着，置放至少一电子元件于该凹部中的结合层上，再形成封装层于该结合层上以包覆该电子元件，之后形成线路重布层于该封装层上，并与该电子元件电性连接，最后移除该承载件，故藉由多种不同材质形成具有凹部的承载件，使每一凹部中具有各自的位移空间，而不会影响周围的结合层，因而能降低形变位移量的累积，以减少该电子元件的位移量。
Description
技术领域
本发明涉及一种电子封装件，尤指一种可防止电子元件偏移的电子封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturization)的封装需求，发展出晶圆级封装(Wafer LevelPackaging,WLP)的技术。
如图1A至图1D，其为现有晶圆级半导体封装件1的制法的剖面示意图。
如图1A所示，形成一热化离型胶层(thermal release tape)11于一承载件10上。
接着，置放多个半导体元件12于该热化离型胶层11上，该些半导体元件12具有相对的作用面12a与非作用面12b，各该作用面12a上均具有多个电极垫120，且各该作用面12a粘着于该热化离型胶层11上。
如图1B所示，以模压(molding)方式形成一封装胶体13于该热化离型胶层11上，以包覆该半导体元件12。
如图1C所示，进行烘烤制程以硬化该封装胶体13，而同时该热化离型胶层11因受热后会失去粘性，故可一并移除该热化离型胶层11与该承载件10，以外露该半导体元件12的作用面12a。
如图1D所示，进行线路重布层(Redistribution layer，简称RDL)制程，其形成一线路重布结构14于该封装胶体13与该半导体元件12的作用面12a上，令该线路重布结构14电性连接该半导体元件12的电极垫120。
接着，形成一绝缘保护层15于该线路重布结构14上，且该绝缘保护层15外露该线路重布结构14的部分表面，以供结合如焊球的导电元件16。
惟，现有半导体封装件1的制法中，该热化离型胶层11具有挠性，且因其热膨胀系数(Coefficient of thermal expansion，简称CTE)的影响，故当温度产生变化时，使设置于该承载件10上的该热化离型胶层11多处发生伸缩现象而彼此之间互相推挤，致使位移量累积，而影响该半导体元件12固定的精度，也就是容易使半导体元件12产生偏移，致使该半导体元件12未置于该热化离型胶层11的预定位置上，且当该承载件10移除后会造成该封装胶体13翘曲(warpage)过大。
故而，该线路重布结构14与该半导体元件12的电极垫120间的对位将产生偏移，当该承载件10的尺寸越大时，各该半导体元件12间的位置公差也随之加大，而当偏移公差过大时，将使该线路重布结构14无法与该电极垫120连接，也就是对该线路重布结构14与该半导体元件12间的电性连接造成极大影响，因而造成良率过低及产品可靠度不佳等问题。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明提供一种电子封装件的制法及电子封装结构，能降低形变位移量的累积，以减少该电子元件的位移量。
本发明的电子封装结构，包括：一承载件，其包含有一基板、形成于该基板上并具有至少一开口的定位层、及覆盖该基板与定位层的结合层，以令该开口与该基板形成凹部；至少一电子元件，其设于该凹部中；封装层，其包覆该电子元件；以及线路重布层，其形成于该封装层上并电性连接该电子元件。
前述的电子封装结构中，该电子元件凸伸出该凹部。
前述的电子封装结构中，该封装层具有相对的第一表面及第二表面，且该电子元件外露于该第一表面。
前述的电子封装结构中，该线路重布层由多个线路层及介电层依序相迭而成，且该些线路层电性连接该电子元件。
前述的电子封装结构中，还包括导电元件，其电性连接该线路重布层。
本发明还提供一种电子封装件的制法，其包括：提供一承载件，其中，该承载件包括有一基板、形成于该基板上并具有开口的定位层、及覆盖该基板与定位层的结合层，以令该开口与该基板形成凹部；置放至少一电子元件于该凹部中的结合层上；形成封装层于该结合层上，以令该封装层包覆该电子元件；形成线路重布层于该封装层上，并与该电子元件电性连接；以及移除该承载件。
前述的制法中，该定位层先形成于该基板上，再以图案化制程形成该开口。
前述的制法中，该定位层为一具有该开口的架体，以架设于该基板上。
前述的制法中，该电子元件凸伸出该凹部。
前述的制法中，该封装层具有相对的第一表面及第二表面，且该电子元件外露于该第一表面。
前述的制法中，以蚀刻或剥除方式移除该基板。
前述的制法中，藉由研磨或切除制程，移除该定位层与该结合层，且一并移除该封装层的部分材质及该电子元件的部分材质。
前述的结构及制法中，该承载件复包括有形成于该基板上的另一结合层，且该定位层及该结合层形成于该另一结合层上。
前述的结构及制法中，该电子元件为多晶片模组。
由上可知，本发明的电子封装件的制法及电子封装结构中，藉由多种不同材质形成具有凹部的承载件，使每一凹部中具有各自的位移空间，故于制程中，当该结合层发生形变时，每一凹部中的结合层可各自形变，而不会影响周围的凹部中的结合层，因而能降低形变位移量的累积，以减少该电子元件的位移量。因此，于后续RDL制程与切单制程中，可提升该电子元件的定位精准度，以提升产品良率及可靠度。
附图说明
图1A至图1D为现有半导体封装件的剖面示意图；以及
图2A至图2H为本发明的电子封装件的制法的剖面示意图；其中，图2B’为图2B的另一实施例，图2H’为图2H的另一实施例。
符号说明
1 半导体封装件
10、20 承载件
11 热化离型胶层
12 半导体元件
12a、21a 作用面
12b、21b 非作用面
120、210 电极垫
13 封装胶体
14、23 线路重布结构
15、232 绝缘保护层
16、24 导电元件
2、2’ 电子封装件
2a 电子封装结构
200 凹部
201 基板
202 第一结合层
203 定位层
2030 开口
204 第二结合层
21、21’ 电子元件
212 结合材
212a、212b 晶片
22 封装层
22a 第一表面
22b 第二表面
230 介电层
231 线路层
2320 开孔
W1、W2 宽度
S 切割路径。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“一”、“第一”及“第二”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2H为本发明的电子封装件2的制法的第一实施例的剖面示意图。
如图2A所示，提供一具有多个凹部200的承载件20。
于本实施例中，该承载件20包括一基板201、形成于该基板201上的第一结合层202、形成于该第一结合层202上的定位层203、及覆盖该第一结合层202与定位层203的第二结合层204。
具体地，该基板201为绝缘材、硅、玻璃或金属，且该第一结合层202的材质可为氧化硅(SiO2)或氮化硅(SixNy)，而该定位层203的材质可为聚苯并恶唑(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、苯基环丁烯(benzocyclobutane，简称BCB)、或感光型光阻等感光材料。
该定位层203可透过例如涂布(coating)的方式先形成于该第一结合层202上，再图案化该定位层203以形成多个开口2030；或者，该定位层203为预先形成有多个开口2030的架体(Frame)，再设于该第一结合层202上，之后涂布该第二结合层204，其中，该架体的材质可例如为金属或塑胶，并无特别限制。
又，该第二结合层204如晶片绝缘膜(die attach film，简称DAF)；或者，该第二结合层204也可以涂胶方式形成。具体地，该第二结合层204形成于该些开口2030中以覆盖该第一结合层202，使该第二结合层204对应该些开口2030而形成该些凹部200，其中，该些凹部200截面宽度W1小于该些开口2030的截面宽度W2。
如图2B所示，置放多个电子元件21于该些凹部200中。
于本实施例中，各该电子元件21具有相对的作用面21a与非作用面21b，该作用面21a具有多个电极垫210，且各该电子元件21藉由该非作用面21b而结合至该第二结合层204上，并使各该电子元件21凸伸出该些凹部200。另外，该开口2030或该凹部200与该电子元件21的数量也可为一个。
此外，该些电子元件21可为主动元件、被动元件或其组合者，且该主动元件为例如半导体晶片，而该被动元件为例如电阻、电容及电感。于此，该些电子元件21为如单一晶片结构的主动元件，且得于其中一凹部200中置放至少一的电子元件21。于本实施例中以单一凹部200中置放数量为二的电子元件21为例，但不限于此。
于其它实施例中，如图2B’所示，该电子元件21’也可为如多晶片模组的主动元件，例如，先将两晶片212a,212b以结合材212(如环氧树脂)相结合成一模组，再将该模组置放于该凹部200中。
如图2C所示，接续图2B的制程，形成一封装层22于该承载件20与该些电子元件21上。
于本实施例中，该封装层22填入该些凹部200中，以令该封装层22包覆该电子元件21。
如图2D所示，执行研磨制程，薄化该封装层22的厚度以定义出该封装层22的第一表面22a，并使该些电子元件21的该些电极垫210外露于该第一表面22a，且该些电子元件21的作用面21a齐平于该封装层22的该第一表面22a。
于本实施例中，该封装层22定义有相对该第一表面22a的第二表面22b，以结合于该第二结合层204上。
如图2E所示，进行线路重布层(Redistribution layer，简称RDL)制程，即形成一线路重布结构23于该封装层22上，且该线路重布结构23电性连接该些电子元件21的该些电极垫210。
于本实施例中，该线路重布结构23包含相迭的介电层230、线路层231及绝缘保护层232，且该绝缘保护层232形成多个开孔2320，令最外侧的该线路层231的部分表面外露于各该开孔2320，以供结合如焊球的导电元件24。
如图2F所示，以蚀刻或剥除方式，移除该基板201与该第一结合层202。
如图2G所示，执行研磨或切除制程，移除该定位层203、第二结合层204、该封装层22的第二表面22b的部分材质及该电子元件21的非作用面21b的部分材质，以薄化该封装层22的第二表面22b及该些电子元件21的非作用面21b。
于本实施例中，于薄化后，该封装层22的第二表面22b齐平该电子元件21的非作用面21b。
如图2H所示，沿如图2G所示的切割路径S进行切单制程，以形成本发明的电子封装件2。
于其它实施例中，若接续图2B’的制程，将得到如图2H’所示的电子封装件2’。
本发明的制法中，藉由在该基板201上形成该具有开口2030的定位层203，以令该承载件20形成凹部200，再将该些电子元件21设于该凹部200中，故于制程中，当温度变化而使该第二结合层204发生形变时，每一凹部200可自行提供向上延伸的空间，即该些凹部200中的第二结合层204可各自形变，而不会影响周围的凹部200中的第二结合层204，因而能降低形变位移量的累积，以减少该电子元件21的位移量。
因此，于后续RDL制程与切单制程中，可提升该电子元件21的定位精准度，以提升产品良率及可靠度。
本发明提供一种电子封装结构2a，如图2E所示，包括：一具有多个凹部200的承载件20、设于该些凹部200中的多个电子元件21,21’、包覆该些电子元件21,21’的封装层22、电性连接该电子元件21,21’的线路重布结构23、以及电性连接该线路重布结构23的导电元件24。
所述的承载件20包括一基板201、形成于该基板201上的第一结合层202、形成于该第一结合层202上并具有多个开口2030的定位层203、及覆盖该第一结合层202与定位层203的第二结合层204。
所述的电子元件21,21’具有相对的作用面21a及非作用面21b，该作用面21a具有多个电极垫210，且该电子元件21,21’以其非作用面21b结合于该第二结合层204上。
所述的封装层22具有相对的第一表面22a及第二表面22b，该些电极垫210外露于该第一表面22a，例如，该作用面21a齐平于该第一表面22a。
所述的线路重布结构23包含相迭的介电层230、线路层231及一设于最外侧的绝缘保护层232，且该绝缘保护层232形成有多个开孔2320，使最外侧的部分线路层231外露于各该开孔2320，以供结合该些导电元件24。
于一实施例中，各该电子元件21,21’凸伸出该些凹部200。
综上所述，本发明的电子封装件的制法及电子封装结构中，主要藉由多种不同材质形成具有凹部的承载件，使每一凹部中具有各自的位移空间，故于制程中，当该第二结合层发生形变时，每一凹部中的第二结合层可各自形变，而不会影响周围的凹部中的第二结合层，因而能降低形变位移量的累积，以减少该电子元件的位移量。因此，于后续RDL制程与切单制程中，可提升该电子元件的定位精准度，以提升产品良率及可靠度。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (15)
1.一种电子封装结构，其特征为，该电子封装结构包括：
一承载件，其包含有一基板、形成于该基板上的第一结合层、形成于该第一结合层上并具有至少一开口的定位层、及覆盖该第一结合层与定位层的第二结合层，以令该第二结合层形成于该开口中以覆盖该第一结合层，使该第二结合层对应该开口而形成凹部；
至少一电子元件，其设于该凹部中而结合至该第二结合层上；
封装层，其包覆该电子元件；以及
线路重布层，其形成于该封装层上并电性连接该电子元件。
2.如权利要求1所述的电子封装结构，其特征为，该电子元件凸伸出该凹部。
3.如权利要求1所述的电子封装结构，其特征为，该封装层具有相对的第一表面及第二表面，且该电子元件外露于该第一表面。
4.如权利要求1所述的电子封装结构，其特征为，该线路重布层由多个线路层及介电层依序相迭而成，且该多个线路层电性连接该电子元件。
5.如权利要求1所述的电子封装结构，其特征为，该结构还包括导电元件，其电性连接该线路重布层。
6.如权利要求1所述的电子封装结构，其特征为，该电子元件为多晶片模组。
7.一种电子封装件的制法，其特征为，该制法包括：
提供一承载件，其中，该承载件包括有一基板、形成于该基板上的第一结合层、形成于该第一结合层上并具有至少一开口的定位层、及覆盖该第一结合层与定位层的第二结合层，以令该第二结合层形成于该开口中以覆盖该第一结合层，使该第二结合层对应该开口而形成凹部；
置放至少一电子元件于该凹部中的第二结合层上；
形成封装层于该第二结合层上，以令该封装层包覆该电子元件；
形成线路重布层于该封装层上，并与该电子元件电性连接；以及
移除该承载件。
8.如权利要求7所述的电子封装件的制法，其特征为，该定位层先形成于该第一结合层上，再以图案化制程形成该开口。
9.如权利要求7所述的电子封装件的制法，其特征为，该定位层为一具有该开口的架体，以架设于该第一结合层上。
10.如权利要求7所述的电子封装件的制法，其特征为，该电子元件凸伸出该凹部。
11.如权利要求7所述的电子封装件的制法，其特征为，该封装层具有相对的第一表面及第二表面，且该电子元件外露于该第一表面。
12.如权利要求7所述的电子封装件的制法，其特征为，该制法还包括以蚀刻或剥除方式移除该基板与该第一结合层。
13.如权利要求7所述的电子封装件的制法，其特征为，藉由研磨或切除制程，移除该定位层与该第二结合层。
14.如权利要求13所述的电子封装件的制法，其特征为，于移除该定位层与该第二结合层时，一并移除该封装层的部分材质及该电子元件的部分材质。
15.如权利要求7所述的电子封装件的制法，其特征为，该电子元件为多晶片模组。
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