CN106169419A - 半导体器件结构的结构和形成方法 - Google Patents

半导体器件结构的结构和形成方法 Download PDF

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Abstract

提供了半导体器件结构的结构和形成方法。半导体器件结构包括位于半导体衬底上方的栅极堆叠件和位于栅极堆叠件上方的覆盖元件。覆盖元件具有上部和下部，并且上部比下部更宽。半导体器件结构还包括位于覆盖元件的侧壁和栅极堆叠件的侧壁上方的间隔元件。本发明实施例涉及半导体器件结构的结构和形成方法。

Description

半导体器件结构的结构和形成方法
相关申请的交叉引用
本申请要求于2015年5月22日提交的美国临时申请第62/165,369号的优先权，其全部内容通过引用结合于此作为参考。
技术领域
本发明实施例涉及半导体器件结构的结构和形成方法。
背景技术
半导体集成电路(IC)产业已经历了快速发展。IC材料和设计中的技术进步已经产生了数代的IC，其中每代IC都具有比上一代IC更小和更复杂的电路。
在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小的组件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。
然而，这些进步已增加了加工和生产IC的复杂度。由于部件尺寸持续降低，制造工艺持续变得难以实施。因此，形成越来越小的尺寸的可靠的半导体器件是一种挑战。
发明内容
根据本发明的一些实施例，提供了一种半导体器件结构，包括：栅极堆叠件，位于半导体衬底上方；覆盖元件，位于所述栅极堆叠件上方，其中，所述覆盖元件具有上部和下部，并且所述上部比所述下部更宽；以及间隔元件，位于所述覆盖元件的侧壁和所述栅极堆叠件的侧壁上方。
根据本发明的另一些实施例，还提供了一种半导体器件结构，包括：栅极堆叠件，位于半导体衬底上方；覆盖元件，位于所述栅极堆叠件上方，其中，所述覆盖元件具有靠近所述栅极堆叠件的第一宽度和靠近所述覆盖元件的上部的第二宽度，并且所述第二宽度大于所述第一宽度；以及间隔元件，位于所述覆盖元件的侧壁和所述栅极堆叠件的侧壁上方。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成栅电极；在所述栅电极的侧壁上方形成间隔元件；部分地去除所述栅电极和所述间隔元件以在所述间隔元件之间形成凹槽，其中，所述凹槽沿着从所述凹槽的底部朝向所述凹槽的顶部的方向变宽；去除所述栅电极的剩余部分，从而使得所述凹槽变得更深；在去除所述栅电极的剩余部分之后，在所述凹槽中形成金属栅极堆叠件；以及在所述金属栅极堆叠件之上并且在所述间隔元件之间形成覆盖元件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。
图1A至图1G是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图2是根据一些实施例的半导体器件结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
描述了本发明的一些实施例。图1A至图1G是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。可以在图1A至图1G描述的阶段之前、期间和/或之后提供额外的操作。对于不同的实施例，描述的一些阶段可以被替换或消除。可以将额外的部件添加至半导体器件结构。对于不同的实施例，下文描述的一些部件可以被替换或消除。
如图1A，提供了半导体衬底100。在一些实施例中，半导体衬底100是诸如半导体晶圆的块状半导体衬底。例如，半导体衬底100是硅晶圆。半导体衬底100可以包括硅或诸如锗的其他元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、另一个合适的材料、或它们的组合。
在一些实施例中，半导体衬底100包括绝缘体上半导体(SOI)衬底。可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺、另一适用的方法或它们的组合来制造SOI衬底。
在一些实施例中，形成一个或多个鳍结构。如图1A所示，示出了一个鳍结构(鳍结构101)。在一些实施例中，在半导体衬底100中形成多个凹槽(或沟槽)(未示出)。结果，包括鳍结构101的多个鳍结构形成在凹槽之间。在一些实施例中，一个或多个光刻和蚀刻工艺用于形成凹槽。
如图1A所示，根据一些实施例，在凹槽中形成隔离部件(未示出)以围绕鳍结构101的下部。隔离部件是用于限定和电隔离在半导体衬底100中和/或上方形成的各个器件元件。在一些实施例中，隔离部件包括浅沟槽隔离(STI)部件、硅的局部氧化(LOCOS)部件、其他合适的隔离部件，或它们的组合。
在一些实施例中，每一个隔离部件都具有多层结构。在一些实施例中，该隔离部件是由介电材料制成的。介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低K介电材料、另一合适的材料、或它们的组合。在一些实施例中，STI衬垫(未示出)用于减小半导体衬底100和隔离部件之间的界面处的晶体缺陷。同样，STI衬垫也可以用来减小鳍结构和隔离部件之间的界面处的晶体缺陷。
在一些实施例中，在半导体衬底100上方沉积介电材料层。介电材料层覆盖包括鳍结构101的鳍结构并且填充鳍结构之间的凹槽。在一些实施例中，使用化学汽相沉积(CVD)工艺、旋涂工艺、另一适用的工艺或它们的组合沉积介电材料层。在一些实施例中，实施平坦化工艺以减薄介电材料层直到暴露出鳍结构101。平坦化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、另一适用的工艺或它们的组合。之后，回蚀刻介电材料层至低于鳍结构101的顶部。结果，形成隔离部件。根据一些实施例，包括鳍结构101的鳍结构从隔离部件突出。
如图1A，根据一些实施例，将栅极介电层104沉积在隔离部件和鳍结构101上方。在一些实施例中，该栅极介电层104是由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高K)的介电材料、另一合适的介电材料或它们的组合制成的。高K介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、另一合适的高K材料或它们的组合。在一些实施例中，栅极介电层104是伪栅极介电层，其将随后被去除。在一些其他实施例中，未形成栅极介电层104。
在一些实施例中，采用化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、物理汽相沉积(PVD)工艺、另一适用的工艺或它们的组合沉积该栅极介电层104。
之后，如图1A所示，根据一些实施例，在栅极介电层104上方形成栅电极106以覆盖鳍结构101的一部分。在一些实施例中，栅电极106是将被金属栅电极取代的伪栅电极。在一些实施例中，该栅电极106是由多晶硅制成的。在一些实施例中，鳍结构101的位于栅电极106下方的部分用作将被形成的晶体管的沟道区。
在一些实施例中，使用CVD工艺或另一适用的工艺在栅极介电层104上方沉积栅电极层。在一些实施例中，栅电极层是由多晶硅制成的。之后，根据一些实施例，在栅电极层上方形成图案化的硬掩模层(未示出)。图案化的硬掩模层可以用于将栅电极层图案化成包括图1A中所示的栅电极106的一个或多个栅电极。在一些实施例中，如图1A所示，也图案化栅极介电层104。栅电极106和栅极介电层104可以一起形成栅极堆叠件109。
在一些实施例中，栅极堆叠件109是伪栅极堆叠件，并且将被金属栅极堆叠件取代。在一些实施例中，栅极堆叠件109围绕鳍结构101的侧面和顶面并且进一步延伸在半导体衬底100上方。
在一些实施例中，图案化的硬掩模层包括第一硬掩模层和第二硬掩模层。第一硬掩模层位于栅电极层和第二硬掩模层之间。在一些实施例中，第一硬掩模层是由氮化硅制成的。在一些实施例中，第二硬掩模层是由氧化硅制成的。在一些实施例中，第二硬掩模层比第一硬掩模层厚。
在一些实施例中，密封元件(未示出)形成在栅极堆叠件109的侧壁上方。密封元件可用于保护栅极堆叠件109和/或协助后续的用于形成轻掺杂的源极/漏极(LDS/D)区的工艺。在一些实施例中，离子注入工艺用于形成LDS/D区。在一些其他实施例中，未形成密封元件。在一些其他实施例中，未形成LDS/D区。
之后，如图1A所示，根据一些实施例，在栅极堆叠件109的侧壁上方形成间隔元件108。间隔元件108可用于保护栅极堆叠件109和/或协助随后的用于形成源极/漏极部件的工艺。在一些实施例中，该间隔元件108是由介电材料制成的。介电材料可以包括氮化硅、氮氧化硅、氧化硅、另一合适的材料或它们的组合。
在一些实施例中，在半导体衬底100和栅极堆叠件109上方沉积介电材料层。可以采用CVD工艺、ALD工艺、旋涂工艺、另一适用的工艺、或它们的组合沉积介电材料层。然后，使用诸如各向异性蚀刻工艺的蚀刻工艺部分地去除介电材料层。结果，介电材料层的位于栅极堆叠件109的侧壁上方的剩余部分形成间隔元件108。
如图1A所示，根据一些实施例，在鳍结构101的靠近栅极堆叠件109的部分上方形成源极/漏极部件112。在一些实施例中，部分地去除鳍结构101以形成靠近间隔元件108的凹槽。之后，如图1A所示，根据一些实施例，实施外延生长工艺以形成源极/漏极部件112。在一些实施例中，源极/漏极部件112也用作可以对源极/漏极部件112之间的沟道区施加应变或应力的应力源。可以相应地改进载流子迁移率。
如图1A所示，根据一些实施例，介电层114形成为围绕栅极堆叠件109。在一些实施例中，沉积介电材料层以覆盖源极/漏极部件112、间隔元件108和栅极堆叠件109。之后，平坦化工艺用于部分地去除介电材料层。可以部分地去除介电材料层，直到暴露出栅电极106。结果，形成介电层114。
在一些实施例中，该介电材料层是由氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料、另一合适的材料、或它们的组合制成的。在一些实施例中，采用CVD工艺、ALD工艺、旋涂工艺、另一适用的工艺、或它们的组合沉积该介电材料层。在一些实施例中，平坦化工艺包括CMP工艺、研磨工艺、蚀刻工艺、另一适用的工艺或它们的组合。
之后，根据一些实施例，执行多个蚀刻操作以去除栅电极106。在一些实施例中，在同一工艺室内执行这些蚀刻操作。
如图1B所示，根据一些实施例，在第一蚀刻操作中去除栅电极106的部分，以形成凹槽116a。间隔元件108和保留在间隔元件108之间的栅电极106围绕凹槽116a。在一些实施例中，凹槽116a的深度在从约10nm至约20nm的范围内。在一些情况下，在部分去除栅电极106之后，间隔元件108可以朝向凹槽116a稍微塌陷。结果，凹槽116a的开口变得更小。
在一些实施例中，第一蚀刻操作涉及等离子体。在一些实施例中，在第一蚀刻操作中使用的反应气体包括HBr、Cl2、另一类似的气体、另一合适的气体或它们的组合。
如图1C所示，根据一些实施例，在第二蚀刻操作中进一步去除栅电极106的部分并且横向地蚀刻间隔元件108。在一些实施例中，对间隔元件108的第一蚀刻操作的蚀刻速率低于对间隔元件108的第二蚀刻操作的蚀刻速率。
在第二蚀刻操作之后，凹槽(116a)变得更深并且表示为116b。在一些实施例中，凹槽116b的深度在从约20nm至约35nm的范围内。如图1C所示，在一些实施例中，沿着从凹槽116b的底部朝向凹槽116b的顶部的方向，凹槽116b变得更宽。
在一些实施例中，如图1C所示，微调第二蚀刻操作的条件以横向地蚀刻间隔元件108的上部。在一些实施例中，第二蚀刻操作涉及等离子体。在一些实施例中，在第二蚀刻操作中使用的反应气体包括CHF3、HBr、O2、Ar、He、另一类似的气体、另一合适的气体，或它们的组合。在一些实施例中，CHF3的体积浓度在从约50％至约90％的范围内。在一些实施例中，HBr的体积浓度在从约20％至约30％的范围内。在一些实施例中，O2的体积浓度在从约10％至约40％的范围内。
由于间隔元件108的横向蚀刻，凹槽116b具有更大的开口。在一些实施例中，凹槽116b具有倾斜侧壁。在一些其他实施例中，凹槽116b具有弯曲侧壁。在一些实施例中，凹槽116b的宽度沿着从凹槽116b的底部至凹槽116b的顶部的方向逐渐增大。在一些实施例中，凹槽116b沿着从栅电极106的顶部朝向凹槽116b的顶部的方向逐渐变得更大。
如图1D所示，根据一些实施例，在第三蚀刻操作中，进一步去除栅电极106的剩余部分。在一些实施例中，对间隔元件108的第二蚀刻操作的蚀刻速率高于对间隔元件108的第三蚀刻操作的蚀刻速率。在一些实施例中，在第三蚀刻操作期间，基本上不除去间隔元件108。
在第三蚀刻操作之后，凹槽(116b)变得更深并且表示为116c。在一些实施例中，凹槽116c的深度在从约60nm至约85nm的范围内。之后，根据一些实施例，去除栅极介电层104。如图1D所示，凹槽116c暴露出鳍结构101。
在一些实施例中，第三蚀刻操作涉及等离子体。在一些实施例中，在第二蚀刻操作中使用的反应气体包括HBr、Cl2、另一类似的气体、另一合适的气体或它们的组合。在一些其他实施例中，在第一、第二和第三蚀刻操作之前、期间、之间和/或之后实施一个或多个其他操作。
如图1E所示，根据一些实施例，沉积金属栅极堆叠件层以填充间隔元件108之间的凹槽116c(或沟槽)。金属栅极堆叠件层可以包括栅极介电层118、功函层120和导电填充层122。可以在金属栅极堆叠件层之间形成一个或多个其他层。例如，在栅极介电层118和功函层120之间形成势垒层。可以在功函层120和导电填充层122之间形成阻挡层。在一些实施例中，由于在上述的蚀刻操作之后，凹槽116c变宽(相比于在图1B中示出的凹槽116a)，因此，金属栅极堆叠件层的填充变得更加容易。
在一些实施例中，该栅极介电层118是由具有高介电常数(高K)的介电材料制成的。栅极介电层118可以由氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、另一合适的高K材料、或它们的组合制成。
功函层120用于向晶体管提供期望的功函数以增强器件性能，诸如提高阈值电压。在一些实施例中，功函层120是能够提供适合用于器件的功函数值的n型金属层，诸如等于或小于约4.5eV。在一些实施例中，功函层120是能够提供适合用于器件的功函数值的p型金属层，诸如等于或大于约4.8eV。
n型金属层可以包括金属、金属碳化物、金属氮化物或它们的组合。例如，n型金属层包括氮化钛、钽、氮化钽、其他合适的材料，或它们的组合。p型金属层可以包括金属、金属碳化物、金属氮化物、其他合适的材料或它们的组合。例如，p型金属包括氮化钽、氮化钨、钛、氮化钛、其他合适的材料，或它们的组合。
功函层120也可以由铪、锆、钛、钽、铝、金属碳化物(例如、碳化铪、碳化锆、碳化钛、碳化铝)、铝化合物、钌、钯、铂、钴、镍、导电金属氧化物、或它们的组合制成。可以微调功函层120的厚度和/或组分以调整功函数水平。例如，取决于氮化钛层的厚度和/或组分，氮化钛层可以用作p型金属层或n型金属层。
在一些实施例中，导电填充层122是由金属材料制成的。金属材料可包括钨、铝、铜、另一种合适的材料或它们的组合。金属栅极堆叠件层的形成可以涉及多个沉积工艺。沉积工艺可以包括CVD工艺、ALD工艺、PVD工艺、电镀工艺、化学镀工艺、旋涂工艺、另一适用的工艺或它们的组合。
如图1F所示，根据一些实施例，实施平坦化工艺以去除间隔元件108之间的凹槽(或沟槽)外部的金属栅极堆叠层的部分。结果，形成金属栅极堆叠件123。金属栅极堆叠件123包括栅极介电层118、功函层120和栅电极122’(诸如金属栅电极)，该栅电极122’为导电填充层122的一部分。
如图1G所示，根据一些实施例，回蚀刻金属栅极堆叠件123。在一些实施例中，在回蚀刻工艺之后，栅电极122’从功函层120和/或栅极介电层118的顶面突出。
在一些实施例中，因为间隔元件108被横向蚀刻，以提供具有更大开口的凹槽。因此，由于较大的开口，可以很好地实施用于回蚀刻金属栅极堆叠件123的蚀刻工艺。覆盖元件的后续形成以及用于形成至金属栅极堆叠件123的导电接触件的后续工艺显著改善。
之后，如图1G所示，根据一些实施例，在回蚀刻的金属栅极堆叠件123上方形成覆盖元件124。在一些实施例中，覆盖元件124与金属栅极堆叠件123是直接接触的。在一些实施例中，覆盖元件124与栅电极122’直接接触。在一些实施例中，覆盖元件124与功函层120直接接触。在一些实施例中，覆盖元件124与栅极介电层118直接接触。在一些实施例中，覆盖元件124与间隔元件108直接接触。在一些实施例中，栅电极122’透入至覆盖元件124内。在一些实施例中，覆盖元件124围绕栅电极122’的上部。在一些实施例中，覆盖元件124连续地围绕栅电极122’的上部。
在一些实施例中，覆盖元件124是由介电材料制成的。介电材料可以包括氮化硅、氮氧化硅、另一合适的材料或它们的组合。在一些实施例中，在介电层114、间隔元件108和回蚀刻的金属栅极堆叠件123上方沉积保护材料层(诸如介电层)。在一些实施例中，该保护材料层是由介电材料制成。介电材料可以包括氮化硅、氮氧化硅、碳化硅、碳氮化硅、氧化物、另一类似的材料、另一合适的材料、或它们的组合。在一些实施例中，保护材料层采用CVD工艺、ALD工艺、旋涂工艺、另一个适用的工艺、或它们的组合沉积。
之后，根据一些实施例，去除间隔元件108之间的凹槽外部的保护材料层的部分。因此，如图1G所示，保护材料层的其余部分形成覆盖元件124。在一些实施例中，平坦化工艺用于部分地去除保护材料层以实现覆盖元件124的形成。在一些实施例中，平坦化工艺包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、另一适用的工艺、或它们的组合。
如图1G所示，覆盖元件124具有顶部124t和底部124b。覆盖元件124具有靠近金属栅极堆叠件123(或底部124b)的第一宽度W1和靠近覆盖元件124的顶部124t的第二宽度W2。宽度W2大于宽度W1。在一些实施例中，第一宽度W1在从约25nm到约35nm的范围内。在一些实施例中，第二宽度W2是在从约27nm到约37nm的范围内。在一些实施例中，覆盖元件124具有上部和下部。如图1G所示，上部比下部更宽。
在一些实施例中，覆盖元件124沿着从顶部124t朝向覆盖元件124的底部124b的方向逐渐变窄。在一些实施例中，覆盖元件124沿着从顶部124t朝向金属栅极堆叠件123的方向逐渐变窄。在一些实施例中，间隔元件108沿着从覆盖元件124的底部124b朝向间隔元件108的顶部108t的方向逐渐变窄。
如图1G所示，在金属栅极堆叠件123的底部125B和侧壁125V之间具有夹角α。在一些实施例中，应当将夹角α小心地控制在适当范围内。在一些实施例中，该夹角α在从约85度到约95度的范围内。如图1G所示，在覆盖元件124的侧壁125S与从金属栅极堆叠件123的侧壁125V朝向覆盖元件124的顶部124t延伸的虚平面L之间存在夹角θ。在一些实施例中，应当将夹角θ小心地控制在合适的范围内。在一些实施例中，夹角θ在从约1度到约10度的范围内。
可以对本发明的实施例做出许多变化和/或修改。图2是根据本发明的一些实施例的半导体器件结构的截面图。相同的参考标号用于代表相同的元件。在一些实施例中，源极/漏极部件是在鳍结构101内形成的掺杂区。在一些其他实施例中，未形成鳍结构101。在这些情况下，源极/漏极部件是在半导体衬底100内形成的掺杂区。
本发明的实施例形成了具有栅极堆叠件和位于栅极堆叠件的侧壁上方的间隔元件的半导体器件结构。部分地去除间隔元件和栅极堆叠件的上部以在栅极堆叠件上方和在间隔元件之间形成凹槽。凹槽具有比凹槽的下部更宽的上部。之后，去除栅极堆叠件的剩余部分。之后，在凹槽中形成金属栅极堆叠件和然后回蚀刻金属栅极堆叠件。在金属栅极堆叠件上方和在间隔元件之间形成覆盖元件。由于凹槽的轮廓，改进了栅极堆叠件的剩余部分的去除、金属栅极堆叠件的形成、金属栅极堆叠件的回蚀刻以及覆盖元件的形成的工艺的质量。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括位于半导体衬底上方的栅极堆叠件和位于栅极堆叠件上方的覆盖元件。覆盖元件具有上部和下部，并且上部比下部更宽。半导体器件结构还包括位于覆盖元件的侧壁和栅极堆叠件的侧壁上方的间隔元件。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括位于半导体衬底上方的栅极堆叠件。半导体器件结构还包括位于栅极堆叠件上方的覆盖元件，并且覆盖元件具有靠近栅极堆叠件的第一宽度和靠近覆盖元件的上部的第二宽度。第二宽度大于第一宽度。半导体器件结构还包括位于覆盖元件的侧壁和栅极堆叠件的侧壁上方的间隔元件。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括：在半导体衬底上方形成栅电极和在栅电极的侧壁上方形成间隔元件。该方法也包括：部分地去除栅电极和间隔元件以在间隔元件之间形成凹槽。凹槽沿着从凹槽的底部朝向凹槽的顶部的方向变宽。该方法进一步包括去除栅电极的剩余部分，从而使得凹槽变得更深。此外，该方法包括在去除栅电极的剩余部分之后，在凹槽中形成金属栅极堆叠件。该方法也包括在金属栅极堆叠件之上并且在间隔元件之间形成覆盖元件。
根据本发明的一些实施例，提供了一种半导体器件结构，包括：栅极堆叠件，位于半导体衬底上方；覆盖元件，位于所述栅极堆叠件上方，其中，所述覆盖元件具有上部和下部，并且所述上部比所述下部更宽；以及间隔元件，位于所述覆盖元件的侧壁和所述栅极堆叠件的侧壁上方。
在上述半导体器件结构中，所述栅极堆叠件包括功函层和由所述功函层围绕的栅电极。
在上述半导体器件结构中，所述覆盖元件与所述功函层或者所述栅电极直接接触。
在上述半导体器件结构中，所述栅电极从所述功函层的顶面突出。
在上述半导体器件结构中，所述栅电极透入至所述覆盖元件内。
在上述半导体器件结构中，所述覆盖元件沿着从所述覆盖元件的顶部朝向所述栅极堆叠件的方向逐渐变窄。
在上述半导体器件结构中，所述间隔元件沿着从所述覆盖元件的底部朝向所述间隔元件的顶部的方向逐渐变窄。
在上述半导体器件结构中，所述覆盖元件与所述间隔元件直接接触。
在上述半导体器件结构中，所述栅极堆叠件包括栅极介电层，并且所述栅极介电层与所述覆盖元件直接接触。
在上述半导体器件结构中，在所述覆盖元件的侧壁的上部与从所述栅极堆叠件的侧壁朝向所述覆盖元件的顶部延伸的虚平面之间存在夹角，并且所述夹角在从约1度至约10度的范围内。
根据本发明的另一些实施例，还提供了一种半导体器件结构，包括：栅极堆叠件，位于半导体衬底上方；覆盖元件，位于所述栅极堆叠件上方，其中，所述覆盖元件具有靠近所述栅极堆叠件的第一宽度和靠近所述覆盖元件的上部的第二宽度，并且所述第二宽度大于所述第一宽度；以及间隔元件，位于所述覆盖元件的侧壁和所述栅极堆叠件的侧壁上方。
在上述半导体器件结构中，所述覆盖元件是由介电材料制成的。
在上述半导体器件结构中，所述覆盖元件与所述栅极堆叠件和所述间隔元件直接接触。
在上述半导体器件结构中，所述栅极堆叠件包括功函层和由所述功函层围绕的栅电极。
在上述半导体器件结构中，所述覆盖元件围绕所述栅电极的上部。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成栅电极；在所述栅电极的侧壁上方形成间隔元件；部分地去除所述栅电极和所述间隔元件以在所述间隔元件之间形成凹槽，其中，所述凹槽沿着从所述凹槽的底部朝向所述凹槽的顶部的方向变宽；去除所述栅电极的剩余部分，从而使得所述凹槽变得更深；在去除所述栅电极的剩余部分之后，在所述凹槽中形成金属栅极堆叠件；以及在所述金属栅极堆叠件之上并且在所述间隔元件之间形成覆盖元件。
在上述方法中，还包括：在形成所述覆盖元件之前，回蚀刻所述金属栅极堆叠件。
在上述方法中，所述金属栅极堆叠件包括功函层和由所述功函层围绕的栅电极，并且在回蚀刻所述金属栅极堆叠件之后，所述栅电极从所述功函层的顶面突出。
在上述方法中，在第一蚀刻操作中实施所述栅电极和所述间隔元件的部分去除，在第二蚀刻操作中实施所述栅电极的剩余部分的去除，并且对于所述间隔元件的所述第一蚀刻操作的蚀刻速率比对于所述间隔元件的所述第二蚀刻操作的蚀刻速率高。
在上述方法中，在所述第一蚀刻操作之前和在形成所述间隔元件之后，去除所述栅电极的一部分。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优点的其他处理和结构。本领域技术人员也应该意识到、这种等效构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件结构，包括：
栅极堆叠件，位于半导体衬底上方；
覆盖元件，位于所述栅极堆叠件上方，其中，所述覆盖元件具有上部和下部，并且所述上部比所述下部更宽；以及
间隔元件，位于所述覆盖元件的侧壁和所述栅极堆叠件的侧壁上方。
2.根据权利要求1所述的半导体器件结构，其中，所述栅极堆叠件包括功函层和由所述功函层围绕的栅电极。
3.根据权利要求2所述的半导体器件结构，其中，所述覆盖元件与所述功函层或者所述栅电极直接接触。
4.根据权利要求2所述的半导体器件结构，其中，所述栅电极从所述功函层的顶面突出。
5.根据权利要求4所述的半导体器件结构，其中，所述栅电极透入至所述覆盖元件内。
6.根据权利要求1所述的半导体器件结构，其中，所述覆盖元件沿着从所述覆盖元件的顶部朝向所述栅极堆叠件的方向逐渐变窄。
7.根据权利要求1所述的半导体器件结构，其中，所述间隔元件沿着从所述覆盖元件的底部朝向所述间隔元件的顶部的方向逐渐变窄。
8.根据权利要求1所述的半导体器件结构，其中，所述覆盖元件与所述间隔元件直接接触。
9.一种半导体器件结构，包括：
栅极堆叠件，位于半导体衬底上方；
覆盖元件，位于所述栅极堆叠件上方，其中，所述覆盖元件具有靠近所述栅极堆叠件的第一宽度和靠近所述覆盖元件的上部的第二宽度，并且所述第二宽度大于所述第一宽度；以及
间隔元件，位于所述覆盖元件的侧壁和所述栅极堆叠件的侧壁上方。
10.一种用于形成半导体器件结构的方法，包括：
在半导体衬底上方形成栅电极；
在所述栅电极的侧壁上方形成间隔元件；
部分地去除所述栅电极和所述间隔元件以在所述间隔元件之间形成凹槽，其中，所述凹槽沿着从所述凹槽的底部朝向所述凹槽的顶部的方向变宽；
去除所述栅电极的剩余部分，从而使得所述凹槽变得更深；
在去除所述栅电极的剩余部分之后，在所述凹槽中形成金属栅极堆叠件；以及
在所述金属栅极堆叠件之上并且在所述间隔元件之间形成覆盖元件。
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