CN106098768A - 交错型隧穿场效应晶体管 - Google Patents

交错型隧穿场效应晶体管 Download PDF

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Abstract

本发明描述了具有位于源极和漏极区域之间的重叠结构的隧穿场效应晶体管以提供更大的隧穿区域。源极或漏极区域可以是半导体衬底中的掺杂区域。可以通过在掺杂区域上方的外延沉积来形成其他源极或漏极区域。栅极形成在外延区域上方，其中掺杂和外延区域重叠。掺杂区域可形成在鳍结构中，外延区域和栅极形成在鳍的顶部和侧部上。本发明还提供了交错型隧穿场效应晶体管。

Description

交错型隧穿场效应晶体管
技术领域
本发明涉及隧穿场效应晶体管领域。
背景技术
从发明集成电路开始，目标就是使集成电路上的器件制造得越来越小。这在每个集成电路上提供了更多的功能。然而，随着器件尺寸达到几十纳米的级别并且操作电压下降到几十伏特，传统的MOSFET存在一些物理限制。因此，开发了其他类型晶体管。
一种类型的晶体管是隧穿场效应晶体管(TFET)。通过该晶体管，通过施加给隧穿区域附近的栅极的电压来调整隧穿区域。然而，本领域中这种器件的操作特性目前对于大多数商业应用来说是不可接受的。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种隧穿场效应晶体管，包括：掺杂区域，形成在半导体衬底中；外延区域，形成为在重叠区域中与所述掺杂区域重叠；以及栅极，形成为与所述重叠区域相邻；其中，所述掺杂区域用作所述隧穿场效应晶体管的源极和漏极中的一个，且所述外延区域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。
根据本发明的另一方面，提供了一种隧穿场效应晶体管，包括：掺杂区域，形成在晶体硅衬底中；硅锗外延区域，形成为在重叠区域中与所述掺杂区域重叠；以及栅极，形成为与所述重叠区域相邻；其中，所述掺杂区域用作所述隧穿场效应晶体管的源极和漏极中的一个且所述外延区域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。
根据本发明的又一方面，提供了一种用于形成隧穿场效应晶体管的方法，包括：在半导体衬底中形成掺杂区域；沉积与所述掺杂区域重叠的外延区域以形成重叠区域；以及形成与所述重叠区域相邻的栅极；其中，所述掺杂区域用作所述隧穿场效应晶体管的源极和漏极中的一个且所述外延区域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。
附图说明
当结合附图阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1是根据一些实施例的用于制造TFET的工艺流程图；
图2A至图2D是示出图1的工艺的侧视图；
图3是根据一些实施例的用于制造TFET的另一工艺流程图；
图4A至图4D是示出图3的工艺的侧视图；
图5是根据一些实施例的用于制造TFET的另一工艺流程图；
图6A至图6D是示出图5的工艺的侧视图；
图7是根据一些实施例的用于制造TFET的另一工艺流程图；
图8A至图8D是示出图7的工艺的侧视图；
图9是根据一些实施例的用于制造TFET的另一工艺流程图；
图10A至图10D是示出图7的工艺的修改的侧视图；
图11是根据一些实施例的用于制造TFET的工艺流程图；
图12A至图12I是示出图11的工艺的修改的侧视图；以及
图13是示出根据一些实施例的TFET的性能特性的示图。
具体实施方式
以下公开内容提供了用于实施本发明主题的不同特征的许多不同的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚的目的，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语意欲还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。
图1是示出根据一些实施例的工艺流程的流程图。图2A至图2D是示出图1的工艺步骤的侧视图。在步骤101中，使用传统光刻技术在衬底10的表面上形成掩模14。然后，执行掺杂物离子13的注入，并随后进行退火以形成源极区域12。在该实例中，衬底是晶体硅衬底，但是衬底可以是另一种半导体衬底，诸如晶体锗或III-V族半导体。可以从任何已知的掺杂物原子中选择掺杂物。在该实例中，源极区域12被掺杂到P++掺杂级别。例如，可以在1000℃的温度下以0.1×1015至5×1015atoms/cm2(个原子/平方米)的剂量执行具有20KeV至40KeV的能量的注入大约10秒。
在步骤103和图2B中，如图2B所示形成并图案化厚氧化物层16。可以使用已知的化学气相沉积技术或热生长来形成氧化物层16。将氧化物层16用作掩模，使用外延沉积技术(诸如化学气相沉积(CVD))来形成漏极区域18。在该实例中，漏极区域18由SiGe形成，并且硅和锗的相对浓度在沉积期间变化以创建具有源极/漏极12的异质结。在一些实施例中，漏极区域18可以由Si、Ge、SiGe、SiC、GeSn、SiP或III-V族半导体材料组成。在图2A至图2D的实施例中，源极区域12和漏极区域18分别是指定的源极和漏极。然而，在其他实施例中，区域12可以用作漏极区域，并且区域18可用作源极。即，根据所选的掺杂和材料组成以及根据使用晶体管的电路的结构，任一区域可用作源极或漏极区域。
在步骤105和图2C中，如图2C所示形成并图案化厚氧化物层20。在该实例中，氧化物层20通过化学气相沉积(CVD)技术形成并且使用标准的光刻技术来图案化。接下来，在氧化物层16和20之间的开口中，形成栅极介电质22。在图2C中，栅极介电质22仅示出为位于氧化物区域16和20之间的开口的底部中。然而，在一些实施例中，介电层22还可以形成在氧化物区域16和20的侧部。在一些实施例中，栅极介电层22可以包括氧化硅、氮化硅、氮氧化硅或高介电常数(高k)介电质。高k介电质包括金属氧化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物以及它们的混合物。在一些实施例中，栅极介电层22具有大约10埃至大约30埃范围内的厚度。在该实例中，栅极介电质是使用ALD形成的高K介电材料。
然后，在栅极介电质22上形成栅电极24。栅电极24可以是掺杂多晶硅或者可以包括从W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组合的组中所选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的厚度。可以使用适当的工艺来形成栅电极层24，诸如ALD、CVD、物理气相沉积(PVD)、镀或它们的组合。
在步骤107和图2D中，分别在氧化物层16和20中形成源极和漏极接触开口。在其中形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个实例中，源极接触件26和漏极接触件28包括势垒层以加衬里于接触件开口，随后沉积导电层以填充接触件开口。势垒层可以提升导电层的附着力。此外，如果导电层由扩散元素(诸如Cu)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、TiN、Ta、TaN或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施例中，层的厚度在大约1nm至大约10nm的范围内。
导电层可以由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限于Cu、Al、W、Pt、Au、Ag等。可以通过镀、PVD、ALD或其他可应用的工艺来形成导电层。在一些实施例中，导电层的厚度在大约100nm至大约200nm的范围内。
在填充接触件开口之后，执行诸如化学机械抛光(CMP)工艺的平坦化工艺以去除接触件开口之外的势垒层和导电层，从而提供图2D所示的平坦结构。
图3是另一示例性工艺流程图。图4A至图4D是示出图3的工艺的侧视图。与图2A至图2D的工艺相同的元件具有相同的参考标号。在步骤201中，使用传统光刻技术在衬底10的表面上形成掩模14。然后执行掺杂物离子13的注入，随后进行退火以形成源极区域12。在该实例中，衬底是晶体硅衬底。可以从任何已知的掺杂物原子中选择掺杂物。在该实例中，源极区域12被掺杂到P++掺杂级别。例如，在1000℃的温度下以0.1×1015至5×1015atoms/cm2的剂量执行具有20KeV至40KeV的能量的注入大约10秒。
在步骤203和图4B中，如图4B所示形成并图案化厚氧化物层16。可以使用已知的化学气相沉积技术或热生长来形成氧化物层16。将氧化物层16用作掩模，使用普通的蚀刻技术来去除衬底10的一部分。蚀刻工艺可以是使用SF6、SiCl4、C4F8、CH4、H2或其他已知蚀刻气体的反应离子蚀刻。优选地，选择蚀刻工艺参数以提供实用各向异性的蚀刻。在步骤205中，然后使用外延沉积技术(诸如ALD)来形成漏极区域18。在该实例中，漏极区域18由SiGe形成，并且硅和锗的相对浓度在沉积期间变化以与源极12一起创建异质结。在一些实施例中，漏极区域18可以由Si、Ge、SiGe、SiC、GeSn、SiP或III-V族半导体材料组成。通过蚀刻衬底10，漏极区域18的顶部随后基本与衬底10的顶部平齐。这种相对平坦性帮助随后的制造步骤。
在步骤207和图4C中，如图4C所示形成并图案化厚氧化物层20。在该实例中，通过化学气相沉积(CVD)技术形成氧化物层20并且使用标准的光刻技术来图案化氧化物层20。接下来，在氧化物层16和20之间的开口中，形成栅极介电质22。在一些实施例中，栅极介电层22可以包括氧化硅、氮化硅、氮氧化硅或高介电常数(高k)介电质。高k介电质包括金属氧化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物以及它们的混合物。在一些实施例中，栅极介电层22具有大约10埃至大约30埃范围内的厚度。在该实例中，栅极介电质是使用ALD形成的高K介电材料。
然后，在栅极介电质22上形成栅电极24。栅电极24可以是掺杂多晶硅或者可以包括从W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组合的组中选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的厚度。可以使用适当的工艺来形成栅电极层24，诸如ALD、CVD、物理气相沉积(PVD)、镀或它们的组合。
在步骤209和图4D中，分别在氧化物层16和20中形成源极和漏极接触件开口。在其中形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个实例中，源极接触件26和漏极接触件28包括势垒层以加衬里于接触件开口，随后沉积导电层以填充接触件开口。势垒层可以提升导电层的粘附力。此外，如果导电层由扩散元素(诸如Cu)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、TiN、Ta、TaN或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施例中，层的厚度在大约1nm至大约10nm的范围内。
导电层可以由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限于Cu、Al、W、Pt、Au、Ag等。可以通过镀、PVD、ALD或其他可应用的工艺来形成导电层。在一些实施例中，导电层的厚度在大约100nm至大约200nm的范围内。
在填充接触件开口之后，执行诸如化学机械抛光(CMP)工艺的平坦化工艺以去除接触件开口之外的势垒层和导电层，从而提供图4D所示的平坦结构。
图5是另一示例性工艺流程图。图6A至图6D是示出图5的工艺的侧视图。与图4A至图4D的工艺相同的元件具有相同的参考标号。在步骤301中，使用传统光刻技术在衬底10的表面上形成掩模14。此外，通过沉积层并使用诸如RIE的工艺各向异性地蚀刻该层来形成侧壁间隔件15。该层的组成不是很严格，因为侧壁间隔件15随后被去除。示例性材料可以是二氧化硅、氮化硅或聚酰亚胺。然后执行掺杂物离子13的注入，随后进行退火以形成源极区域12。在该实例中，衬底是晶体硅衬底。可以从任何已知的掺杂物原子中选择掺杂物。在该实例中，源极区域12被掺杂到P++掺杂级别。例如，在1000℃的温度下以0.1×1015至5×1015atoms/cm2的剂量执行具有20KeV至40KeV的能量的注入大约10秒。
在步骤303和图6B中，如图6B所示形成并图案化厚氧化物层16。可以使用已知的化学气相沉积技术或热生长来形成氧化物层16。将氧化物层16用作掩模，然后使用外延沉积技术(诸如ALD)形成漏极区域18。在该实例中，漏极区域18由SiGe形成，并且硅和锗的相对浓度在沉积期间变化以与源极12一起创建异质结。在一些实施例中，漏极区域18可以由Si、Ge、SiGe、SiC、SiP或III-V族半导体材料组成。
在步骤305和图6C中，如图6C所示形成并图案化厚氧化物层20。在该实例中，通过化学气相沉积(CVD)技术形成氧化物层20并且使用标准的光刻技术来图案化氧化物层20。接下来，在氧化物层16和20之间的开口中，形成栅极介电质22。在一些实施例中，栅极介电层22可以包括氧化硅、氮化硅、氮氧化硅或高介电常数(高k)介电质。高k介电质包括金属氧化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物以及它们的混合物。在图6C中，栅极氧化物层22被示出为仅位于氧化物层16和20之间的间隙的底部中。然而，栅极氧化物层还可以延伸到氧化物层16和20的侧部。在一些实施例中，栅极介电层22具有大约10埃至大约30埃范围内的厚度。在该实例中，栅极介电质是使用ALD形成的高K介电材料。
然后，在栅极介电质22上形成栅电极24。栅电极24可以是掺杂多晶硅或者可以包括从W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组合的组中选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的厚度。可以使用适当的工艺来形成栅电极层24，诸如ALD、CVD、PVD、镀或它们的组合。
在步骤307和图6D中，分别在氧化物层16和20中形成源极和漏极接触件开口。在其中形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个实例中，源极接触件26和漏极接触件28包括势垒层以加衬里于接触件开口，随后沉积导电层以填充接触件开口。势垒层可以提升导电层的粘附力。此外，如果导电层由扩散元素(诸如Cu)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、TiN、Ta、TaN或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施例中，层的厚度在大约1nm至大约10nm的范围内。
导电层可以由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限于Cu、Al、W、Pt、Au、Ag等。可以通过镀、PVD、ALD或其他可应用的工艺来形成导电层。在一些实施例中，导电层的厚度在大约100nm至大约200nm的范围内。
在填充接触件开口之后，执行诸如CMP的平坦化工艺以去除接触件开口之外的势垒层和导电层，从而提供图6D所示的平坦结构。通过使源极12与栅极24的边缘偏离，对源极12和漏极18之间的所有结施加更加均匀的电场，由此响应于施加的栅极电压提供更好的隧穿行为。
图7是另一示例性工艺流程图。图8A至图8D是示出图7的工艺的侧视图。与图6A至图6D的工艺相同的元件具有相同的参考标号。在步骤401中，使用传统光刻技术在衬底10的表面上形成掩模14。此外，通过沉积层并使用诸如RIE的工艺各向异性地蚀刻该层来形成侧壁间隔件15。然后执行掺杂物离子13的注入，随后进行退火以形成源极区域12。在该实例中，衬底是晶体硅衬底。可以从任何已知的掺杂物原子中选择掺杂物。在该实例中，源极区域12被掺杂到P++掺杂级别。例如，在1000℃的温度下以0.1×1015至5×1015atoms/cm2的剂量执行具有20KeV至40KeV的能量的注入大约10秒。
在步骤403和图8B中，如图8B所示形成并图案化厚氧化物层16。可以使用已知的化学气相沉积技术或热生长来形成氧化物层16。通过沉积例如使用CVD沉积的二氧化硅层然后各向异性地蚀刻所沉积的层来形成侧壁间隔件17。将氧化物层16和侧壁间隔件17用作掩模，然后使用外延沉积技术(诸如ALD)形成漏极区域18。在该实例中，漏极区域18由SiGe形成，并且硅和锗的相对浓度在沉积期间变化以与源极12一起创建异质结。在一些实施例中，漏极区域18可以由Si、Ge、SiGe、SiC、GeSn、SiP或III-V族半导体材料组成。
在步骤405和图8C中，如图8C所示形成并图案化厚氧化物层20。在该实例中，通过化学气相沉积(CVD)技术形成氧化物层20并且使用标准的光刻技术来图案化氧化物层20。接下来，在氧化物层16和20之间的开口中，形成栅极介电质22。在一些实施例中，栅极介电层22可以包括氧化硅、氮化硅、氮氧化硅或高介电常数(高k)介电质。高k介电质包括金属氧化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物以及它们的混合物。在一些实施例中，栅极介电层22具有大约10埃至大约30埃范围内的厚度。在该实例中，栅极介电质是使用原子层沉积(ALD)形成的高K介电材料。
然后，在栅极介电质22上形成栅电极24。栅电极24可以是掺杂多晶硅或者可以包括从W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组合的组中选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的厚度。可以使用适当的工艺来形成栅电极层24，诸如ALD、CVD、物理气相沉积(PVD)、镀或它们的组合。由于栅电极24延伸到源极区域12和漏极区域18之间的隧穿界面区域外，所以可以向该隧穿界面施加更加均匀的电场，由此提高了性能。
在步骤407和图8D中，分别在氧化物层16和20中形成源极和漏极接触件开口。在其中形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个实例中，源极接触件26和漏极接触件28包括势垒层以加衬里于接触件开口，随后沉积导电层以填充接触件开口。势垒层可以提升导电层的粘附力。此外，如果导电层由扩散元素(诸如Cu)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、TiN、Ta、TaN或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施例中，层的厚度在大约1nm至大约10nm的范围内。
导电层可以由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限于Cu、Al、W、Pt、Au、Ag等。可以通过镀、PVD、ALD或其他可应用的工艺来形成导电层。在一些实施例中，导电层的厚度在大约100nm至大约200nm的范围内。
在填充接触件开口之后，执行诸如CMP的平坦化工艺以去除接触件开口之外的势垒层和导电层，从而提供图8D所示的平坦结构。通过使源极12和漏极18与栅极24的边缘偏离，向源极12和漏极18之间的所有隧穿结施加更加均匀的电场，由此响应于施加的栅极电压提供更好的隧穿行为。
图9是另一示例性工艺流程图。图10A至图10D是示出图9的工艺的侧视图。与图8A至图8D的工艺相同的元件具有相同的参考标号。在步骤451中，使用传统光刻技术在衬底10的表面上形成掩模14。此外，通过沉积层并使用诸如RIE的工艺各向异性地蚀刻该层来形成侧壁间隔件15。然后执行掺杂物离子13的注入，随后进行退火以形成源极区域12。在该实例中，衬底是晶体硅衬底。可以从任何已知的掺杂物原子中选择掺杂物。在该实例中，源极区域12被掺杂到P++掺杂级别。例如，在1000℃的温度下以0.1×1015至5×1015atoms/cm2的剂量执行具有20KeV至40KeV的能量的注入大约10秒。
在步骤453和图10B中，如图10B所示形成并图案化厚氧化物层16。可以使用已知的化学气相沉积技术或热生长来形成氧化物层16。通过沉积层并沉积例如使用诸如RIE的工艺各向异性地蚀刻该层来形成侧壁间隔件17。将氧化物层16和侧壁间隔件17用作掩模，然后使用外延沉积技术(诸如ALD)形成漏极区域18。在该实例中，漏极区域18由SiGe形成，并且硅和锗的相对浓度在沉积期间变化以与源极12一起创建异质结。在一些实施例中，漏极区域18可以由Si、Ge、SiGe、SiC、SiP或III-V族半导体材料组成。
在步骤455和图10C中，如图10C所示形成并图案化厚氧化物层20。在该实例中，通过化学气相沉积(CVD)技术形成氧化物层20并且使用标准的光刻技术来图案化氧化物层20。接下来，在氧化物层16和20之间的开口中，形成栅极介电质22。在一些实施例中，栅极介电层22可以包括氧化硅、氮化硅、氮氧化硅或高介电常数(高k)介电质。高k介电质包括金属氧化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物以及它们的混合物。在一些实施例中，栅极介电层22具有大约10埃至大约30埃范围内的厚度。在该实例中，栅极介电质是使用原子层沉积(ALD)形成的高K介电材料。
然后，在栅极介电质22上形成栅电极24。栅电极24可以是掺杂多晶硅或者可以包括从W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组合的组中选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的厚度。可以使用适当的工艺来形成栅电极层24，诸如ALD、CVD、物理气相沉积(PVD)、镀或它们的组合。
在步骤457和图10D中，分别在氧化物层16和20中形成源极和漏极接触件开口。在其中形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个实例中，源极接触件26和漏极接触件28包括势垒层以加衬里于接触件开口，随后沉积导电层以填充接触件开口。势垒层可以提升导电层的粘附力。此外，如果导电层由扩散元素(诸如Cu)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、TiN、Ta、TaN或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施例中，层的厚度在大约1nm至大约10nm的范围内。
导电层可以由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限于Cu、Al、W、Pt、Au、Ag等。可以通过镀、PVD、ALD或其他可应用的工艺来形成导电层。在一些实施例中，导电层的厚度在大约100nm至大约200nm的范围内。
在填充接触件开口之后，执行诸如CMP的平坦化工艺以去除接触件开口之外的势垒层和导电层，从而提供图8D所示的平坦结构。通过使源极12和漏极18与栅极24的边缘偏离，向源极12和漏极18之间的所有隧穿结施加更加均匀的电场，由此响应于施加的栅极电压提供更好的隧穿行为。
图11是例如具有鳍形结构的TFET的工艺流程图。图12A至图12H是图11所示工艺的侧视图。在步骤501和图12A中，在衬底100的表面上生长牺牲氧化物102，在该实例中衬底100为晶体硅衬底。沉积并然后使用标准的光刻技术来图案化掩模层106。使用掩模层106，如图12B所示执行注入108以形成源极区域111。可以从任何已知的掺杂物原子中选择掺杂物。在该实例中，源极区域12被掺杂到P++级别。例如，在1000℃的温度下以0.1×1015至5×1015atoms/cm2的剂量执行具有20KeV至40KeV的能量的注入大约10秒。然后去除掩模层106。
在图12B所示的步骤503中，在衬底100的表面上形成厚氧化物层110。例如使用等离子体增强化学气相沉积(PECVD)，例如氧化物层110形成至100nm的厚度。在步骤505中，然后如图12C所示图案化厚氧化物110。图案的中心部分限定鳍的位置，并且例如为100-150nm长、50-70nm宽。在步骤507中，将图案化的厚氧化物层110用作掩模，例如使用RIE在衬底100中蚀刻开口112。
在步骤509中，如图12E所示，使用用于形成浅沟槽隔离的传统技术在开口112的底部中形成隔离氧化物区域114。隔离氧化物区域114的顶部低于漏极层118的顶部以允许栅极堆叠件120(下面进行描述)尽可能多地调整源极/漏极隧穿界面，由此使得源极-漏极电流最大。然后，图案化和蚀刻氧化物层110，使得氧化物层110覆盖将成为栅极和漏极区域的部分被去除，如图12F所示，在源极区域111中将形成接触件的部分上留下盖116。
在步骤511中，如图12G所示，诸如ALD的选择性外延生长工艺用于在衬底110的露出表面上形成漏极层118。在该实例中，漏极层118包括SiGe，并且Si和Ge的相对浓度在沉积期间变化以与源极区域一起创建异质结。漏极层118的厚度可以为3nm至10nm。然后使用传统的蚀刻技术去除盖116。在步骤515中，如图12H所示，随后形成并图案化栅极堆叠件120。为了形成栅极堆叠件120，首先使用ALD将高K栅极介电质沉积到至的厚度。高k介电材料包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物以及它们的混合物。然后通过ALD形成导电栅极。导电栅极可以是掺杂多晶硅，或者可以包括从W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组合的组中选择的金属。在一些实施例中，导电栅极具有大约30nm至大约60nm范围内的厚度。
在步骤517中，如图12I所示，分别在源极区域111和漏极区域118上沉积并图案化源极接触件122和漏极接触件124。在一个实例中，源极接触件122和漏极接触件124包括势垒层和随后沉积的导电层。势垒层可提升导电层的粘附力。此外，如果导电层由扩散元素(诸如Cu)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、TiN、Ta、TaN或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施例中，层的厚度在大约1nm至大约10nm的范围内。
导电层可以由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限于Cu、Al、W、Pt、Au、Ag等。可以通过镀、PVD、ALD或其他可应用的工艺来形成导电层。
图13是示出前述实例相对于传统的TFET的改进性能的示图。线300示出了传统TFET的阈值性能(图的左手侧为p型，右手侧为n型)。线400示出了根据上述实例的重叠或交错TFET的性能，其具有简单的PN型隧穿势垒。这示出了相对于传统TFET驱动电流近似增加了五倍。线500示出了根据上述实例的TFET，其中使用SiGe在硅衬底上形成漏极。这示出了相对于传统TFET驱动电流近似增加了十七倍。线600示出了根据上述实例的TFET，其中硅衬底上的SiGe漏极具有从SiGe转换为硅的异质结轮廓。可以看出，这提供了相对于传统TFET驱动电流的幅值近似增加了四阶。
上述实例示出了用于制造交错或重叠结构的隧穿场效应晶体管的结构和工艺。工艺与目前的CMOS制造技术兼容，由此减小了将这种新晶体管结合到目前的生产设备中的成本。更重要的，应用在本说明书中教导的技术可以相对于传统的TFET提供驱动电流幅值增加四阶的TFET。这种较大的驱动电流与低阈值摆动(图13)和低阈值电压一起使得本文描述的实例在用于高密度、低功率的集成电路方面更具吸引力。
所描述的隧穿场效应晶体管包括形成在半导体衬底中的掺杂区域。外延区域形成为在重叠区域中与掺杂区域重叠。栅极形成为与重叠区域相邻。掺杂区域用作隧穿场效应晶体管的漏极且外延区域用作源极。
优选地，在隧穿场效应晶体管中，所述外延区域是化合物半导体。
优选地，隧穿场效应晶体管还包括夹置在所述栅极和所述重叠区域之间的栅极绝缘体。
优选地，在隧穿场效应晶体管中，所述栅极位于所述外延区域上方，并且所述掺杂区域位于所述外延区域下方。
优选地，在隧穿场效应晶体管中，在从所述衬底的表面蚀刻的凹陷中形成所述外延区域。
优选地，在隧穿场效应晶体管中，在所述衬底的表面上的鳍形结构中形成所述掺杂区域，在所述鳍形结构的顶部和侧部上方形成所述外延区域，并且在所述外延区域的顶部和侧部上方形成所述栅极。
所描述的隧穿场效应晶体管包括形成在晶体硅衬底中的掺杂区域。硅锗外延区域形成为在重叠区域中与掺杂区域重叠。栅极形成为与重叠区域相邻。掺杂区域用作隧穿场效应晶体管的漏极且外延区域用作源极。
优选地，在隧穿场效应晶体管中，所述掺杂区域和所述外延区域之间的界面是异质结。
优选地，隧穿场效应晶体管还包括夹置在所述栅极和所述重叠区域之间的栅极绝缘体。
优选地，在隧穿场效应晶体管中，所述栅极位于所述外延区域的上方，并且所述掺杂区域位于所述外延区域的下方。
优选地，在隧穿场效应晶体管中，在所述衬底的表面的凹陷中形成所述外延区域。
优选地，在隧穿场效应晶体管中，在所述衬底的表面上的鳍形结构中形成所述掺杂区域，在所述鳍形结构的顶部和侧部上方形成所述外延区域，并且在所述外延区域的顶部和侧部上方形成所述栅极。
所描述的用于形成隧穿场效应晶体管的方法包括在半导体衬底中形成掺杂区域。沉积与掺杂区域重叠的外延区域以形成重叠区域。栅极形成为与重叠区域相邻。掺杂区域用作隧穿场效应晶体管的漏极且外延区域用作源极。
优选地，在用于形成隧穿场效应晶体管的方法中，通过向所述衬底中注入离子来形成所述掺杂区域。
优选地，用于形成隧穿场效应晶体管的方法还包括：在形成所述栅极之前，在所述外延区域上形成栅极绝缘体。
优选地，在用于形成隧穿场效应晶体管的方法中，所述栅极绝缘体包括高K介电材料。
优选地，在用于形成隧穿场效应晶体管的方法中，控制所述掺杂区域的掺杂轮廓和所述外延区域的组成，以在所述掺杂区域和所述外延区域之间提供异质结。
优选地，用于形成隧穿场效应晶体管的方法还包括在所述衬底中形成鳍形结构，其中，在所述鳍形结构中形成所述掺杂区域；在所述鳍形结构的顶部和侧部上形成所述外延区域，并且在所述外延区域的顶部和侧部上形成所述栅极。
优选地，在用于形成隧穿场效应晶体管的方法中，所述衬底包括晶体硅，并且所述外延区域包括硅锗。
优选地，在用于形成隧穿场效应晶体管的方法中，所述掺杂区域与所述栅极的第一端横向隔开，并且所述外延区域与所述栅极的第二端横向隔开。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种隧穿场效应晶体管，包括：
掺杂区域，形成在半导体衬底中；
外延区域，形成为在重叠区域中与所述掺杂区域重叠；以及
栅极，形成为与所述重叠区域相邻；
其中，所述掺杂区域用作所述隧穿场效应晶体管的源极和漏极中的一个，且所述外延区域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。
2.根据权利要求1所述的隧穿场效应晶体管，其中，所述外延区域是化合物半导体。
3.根据权利要求1所述的隧穿场效应晶体管，还包括夹置在所述栅极和所述重叠区域之间的栅极绝缘体。
4.根据权利要求1所述的隧穿场效应晶体管，其中，所述栅极位于所述外延区域上方，并且所述掺杂区域位于所述外延区域下方。
5.根据权利要求1所述的隧穿场效应晶体管，其中，在从所述衬底的表面蚀刻的凹陷中形成所述外延区域。
6.根据权利要求1所述的隧穿场效应晶体管，其中，在所述衬底的表面上的鳍形结构中形成所述掺杂区域，在所述鳍形结构的顶部和侧部上方形成所述外延区域，并且在所述外延区域的顶部和侧部上方形成所述栅极。
7.一种隧穿场效应晶体管，包括：
掺杂区域，形成在晶体硅衬底中；
硅锗外延区域，形成为在重叠区域中与所述掺杂区域重叠；以及
栅极，形成为与所述重叠区域相邻；
其中，所述掺杂区域用作所述隧穿场效应晶体管的源极和漏极中的一个且所述外延区域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。
8.根据权利要求7所述的隧穿场效应晶体管，其中，所述掺杂区域和所述外延区域之间的界面是异质结。
9.根据权利要求7所述的隧穿场效应晶体管，还包括夹置在所述栅极和所述重叠区域之间的栅极绝缘体。
10.一种用于形成隧穿场效应晶体管的方法，包括：
在半导体衬底中形成掺杂区域；
沉积与所述掺杂区域重叠的外延区域以形成重叠区域；以及
形成与所述重叠区域相邻的栅极；
其中，所述掺杂区域用作所述隧穿场效应晶体管的源极和漏极中的一个且所述外延区域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。
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