CN106068538A - 非易失性逻辑和安全电路 - Google Patents

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Abstract

在一些示例中，非易失性存储元件可被配置成在电路的低电力或断电时间段期间存储状态或值。例如，非易失性存储元件可包括电阻性元件的桥，该桥具有可通过向多个驱动路径施加电压而配置的电阻状态。感测放大器可连接到桥，以将与桥关联的电压差分解析到电源或地，从而确定与非易失性存储元件关联的状态。

Description

非易失性逻辑和安全电路
相关申请的交叉引用
本申请要求2014年9月24日提交的Thomas Andre的、标题为“Novolatile LogicAnd Security Circuits”的美国专利申请序列号14/495678的权益，美国专利申请序列号14/495678要求2014年3月11日提交的Thomas Andre的、标题为“MRAM Novolatile LogicAnd Security Circuits and Methods of Operation”的美国临时专利申请号61/951002的权益，美国专利申请序列号14/495678和美国临时专利申请号61/951002的全部内容以引用方式并入本文中。
背景技术
电路通常在由于泄漏而导致当施加电力时有静态电流消耗(current draw)。然而，在电路在不长期通电(power up)或没有初始化序列的情况下不能够保持通电时的电流状态时，电路断电(power down)可能带来问题，因为锁存元件通常是易失性存储元件并且禁用电力将造成存储在锁存器上的状态丢失。
附图说明
参照附图描述具体说明。在附图中，附图标记的最左边的数字标识首先出现附图标记的图。在不同图中使用相同的附图标记指示类似或相同的部件或特征。
图1例示根据一些实现方式示出用于保持断电时间段的状态的电路的选择部件的部分逻辑示图和部分电路示图。
图2例示根据一些实现方式示出图1的桥的选择部件的物理示图。
图3例示根据一些实现方式示出图1的感测放大器的选择部件的部分逻辑示图和部分电路示图。
图4例示根据一些实现方式示出用于保持断电时间段的状态的电路的选择部件的部分逻辑示图和部分电路示图。
图5例示根据一些实现方式示出图2的桥的选择部件的物理示图。
图6例示根据一些实现方式示出图4的感测放大器的选择部件的部分逻辑示图和部分电路示图。
图7例示根据一些实现方式示出用于物理不可克隆(unclonable)功能(PUF)的电路的选择部件的部分逻辑示图和部分电路示图。
图8例示根据一些实现方式的利用PUF作为解锁密钥的一部分的装置的框图。
图9例示根据一些实现方式示出用于保持断电时间段的与非易失性存储元件关联的状态的例示性处理的示例流程图。
图10例示根据一些实现方式示出利用非易失性存储元件作为PUF的例示性处理的示例流程图。
具体实施方式
本公开包括用于实现非易失性存储元件的技术和实现方式。在一些示例中，可利用磁性随机存取存储器(MRAM)或自旋转矩MRAM(ST-MRAM)元件来生成用于在装置或装置的一部分被断电时保持与电路关联的状态的非易失性存储元件，诸如，非易失性触发器、逻辑门或其他电路部件。例如，在一些实现方式中，本文中描述的非易失性存储元件可利用与电荷状态相对的磁取向来保持值。
在一个实现方式中，非易失性存储元件可包括多个电阻性元件或磁隧道结(MTJ)，这些电阻性元件或磁隧道结(MTJ)被布置为具有一对中点使成对MTJ既处于各中点上方又处于其下方的桥。在一些实现方式中，在各中点上方和各中点下方的成对MTJ的数量相等。非易失性触发器还包括读偏置/写驱动器电路，读偏置/写驱动器电路连接到桥并且被配置成生成驱动信号以使成对MTJ被驱动为高或低，使得值或状态可被存储在桥上。
例如，在一个特定实现方式中，桥包括中点上方的两对(或四个)MTJ和中点下方的两对(或四个)MTJ。在这个实现方式中，读偏置/写驱动器电路连接到桥并且被配置成生成四个驱动信号(例如，中点上方两个和中点下方两个)以使成对MTJ被驱动为高和/或低，使得可存储与桥中点关联的特定电压差分(voltage differential)，进而可存储与特定电压差分关联的状态。
在本文中描述的一些实现方式中，非易失性存储元件连接到感测放大器，该感测放大器被配置成接收与MTJ关联的输出值并且基于与输出值关联的差分确定桥的状态，进而确定存储在桥上的值。例如，桥可包括与桥的第一列关联的第一中点电压和与桥的第二列关联的第二中点电压，并且感测放大器可基于第一中点电压和第二中点电压之间的比较来确定桥的值。
在另一个特定实现方式中，桥包括中点上方的四对(或八个)MTJ和中点下方的四对(或八个)MTJ。在这个实现方式中，读偏置/写驱动器电路连接到桥并且被配置成生成八个驱动信号(例如，中点上方四个和中点下方四个)以使成对MTJ被驱动为高和/或低，使得第一电压差分可与桥的下半部关联并且第二电压差分可与桥的上半部关联。
在这个实现方式中，感测放大器能够基于第一电压差分和第二电压差分确定与桥关联的状态和存储在非易失性存储元件上的值。例如，可部分基于与第一列的上半部、第一列的下半部、第二列的上半部和第二列的下半部关联的电压来确定状态。
在一些实现方式中，由于所存储的与非易失性存储元件关联的磁性取向难以检测的事实，可利用非易失性存储元件来生成用于装置的一个或多个安全码或密钥，诸如，装置专用指纹。例如，在一些实现方式中，可使用多个非易失性存储元件来形成可用作各装置特有的签名或指纹的物理不可克隆功能(PUF)的单个数字。由于PUF签名的各数字是基于与非易失性存储元件关联的磁性存储元件(例如，MTJ)的每个状态的电阻的自然变化，因此不容易识别或复制签名。在一些特定实现方式中，可将误差校正码(ECC)电路结合PUF电路使用，以改进输出响应的一致性，从而提高PUF电路的整体可靠性。
图1例示根据一些实现方式示出用于保持断电时间段的状态的电路100的选择部件的框图。在图示示例中，电路100包括易失性存储元件102和非易失性存储元件104。通常，可在电路100通电时，采用易失性存储元件102存储与电路100关联的状态或数据。然而，在一些实现方式中，易失性存储元件102响应于电路100断电而不能够保持数据或状态。因此，在对电路100的供电减少的情况下，诸如，当电路100从启用状态转变成低电力状态或断电状态时，非易失性存储元件104能够读取与易失性存储元件102关联的值或状态并且保持该值和/或状态，直到重新建立对电路100的供电。
非易失性存储元件104可包括桥(一般用106指示)，该桥包括桥顶部108和桥底部110。桥106可由布置成两列的多个电阻性元件(诸如，隧道结或MTJ)形成。例如，在图示示例中，桥106包括第一列MTJ 112-118和第二列MTJ 120-126。在图示示例中，MTJ 112-126被布置成使得四个MTJ 112、114、120和122被布置在与桥106关联的一对中点上方并且使得四个MTJ 116、118、124和126被布置在中点下方。通过以这种方式布置MTJ 112-126，可通过与桥中点关联的电压差分来确定值(例如，1或0)。
MTJ 112-126中的每个可被驱动成高状态或低状态并且各个MTJ 112-126中的每个的状态可以是基于与MTJ 112-126的磁性层关联的相对的磁性自旋(magnetic spin)。在一些实现方式中，可通过向桥106的MTJ 112-126施加电压或驱动信号128-134来设置与MTJ112-126关联的磁性自旋。在一些情况下，MTJ 112-126的状态可被设置成产生桥106上的一个或多个特定布置。这些特定布置中的每个导致与桥106的中点关联的特定电压差分。例如，在一个特定布置中，与桥106的第一列的中点关联的电压可大于与桥106的第二列的中点关联的电压。在另一个特定布置中，与桥106的第一列的中点关联的电压可小于与桥106的第二列的中点关联的电压。
一般地，易失性存储元件102具有电路100通电时的状态或值(例如，0或1)。响应于电路100断电或被置于低电力状态(例如，用以在电路不被电子装置使用时保存电力)，读偏置/写驱动器136可接收存储信号148和易失性存储元件102的状态。根据该状态，读偏置/写驱动器136向桥106提供驱动信号128-130，以设置MTJ 112-126的状态。
例如，当非易失性存储元件104将存储的值是0时，读偏置/写驱动器136可使驱动信号128沿着驱动路径152为高、使驱动信号130沿着驱动路径154为低、使驱动信号132沿着驱动路径156为低以及使驱动信号134沿着驱动路径158为高。在这个示例中，驱动信号128和130使MTJ 112成为高状态并且使MTJ 120成为低状态，驱动信号130和134使MTJ 122成为低状态并且使MTJ 124成为高状态，驱动信号132和134使MTJ 118成为低状态并且使MTJ126成为高状态，并且驱动信号128和132使MTJ 114成为高状态并且使MTJ 116成为低状态。可供选择地，当非易失性存储元件104将存储的值是1时，读偏置/写驱动器136可使驱动信号128沿着驱动路径152为低、使驱动信号130沿着驱动路径154为高、使驱动信号132沿着驱动路径156为高以及使驱动信号134沿着驱动路径158为低。在这个示例中，驱动信号128和130使MTJ 112成为低状态并且使MTJ 120成为高状态，驱动信号130和134使MTJ 122成为高状态并且使MTJ 124成为低状态，驱动信号132和134使MTJ 118成为高状态并且使MTJ 126成为低状态，并且驱动信号128和132使MTJ 114成为低状态并且使MTJ 116成为高状态。
在这个示例中，通过将MTJ 112-126设置成上述布置，可通过读取与桥106的各列的中点(一般用140和142指示)关联的值来检测值(例如，对应于1或0的高或低)。例如，在图示示例中，桥106具有与第一列的中点140关联的第一外输路径(out path)P 160和与第二列的中点142关联的第二外输路径N 162。一般地，感测放大器138可接收与第一列关联的外输P信号144和与第二列关联的外输N信号146。
当恢复对易失性存储元件102的供电时，感测放大器138和读偏置/写驱动器136接收召回(recall)信号150，并且作为响应，读偏置/写驱动器136将桥顶部108和桥底部100偏置。一旦桥顶部108和桥底部100被偏置，感测放大器138就能够检测与外输信号144和146关联的差分电压。然后，感测放大器138能够基于该差分电压确定与非易失性存储元件104关联的状态。例如，当读取存储在桥106上的值时，读偏置/写驱动器136通过生成顶部信号160来偏置桥顶部108并且通过生成底部信号162来偏置桥底部110。作为响应，感测放大器138可检测中点140和142的电压作为外输信号144和146的一部分。感测放大器138可部分基于外输信号144或外输信号146中哪个的电压更大来确定该值(例如，0或1)，如以下将参照图3更详细描述的。
例如，感测放大器138包括一对交叉耦接的装置(未例示)，这些装置能够将外输信号144和146之间的电压差分解析(resolve)为电源或地，从而生成可被提供回易失性存储元件102的数字输出。因此，在一个特定示例中，如果MTJ在处于高状态时电阻为2而在处于低状态时电阻为1并且将存储的值是0，则MTJ 112、114、124和126具有电阻2并且MTJ 116、118、120和122具有值1。当桥顶部108和桥底部100被读偏置/写驱动器136偏置成VDD时，中点140具有0.33倍VSS的值并且中点142具有0.66倍VDD的值。可由感测放大器138检测各中点140和142上的值，由于中点142具有比中点140高的电压，因此交叉耦接的装置可使电压向着地解析。响应于识别到电压被向着地解析，感测放大器138能够将值0提供回易失性存储元件102。
同样地，在另一个特定示例中，如果MTJ在处于高状态时电阻为2而在处于低状态时电阻为1并且将存储的值是1，则MTJ 112、114、124和126具有电阻1并且MTJ 116、118、120和122的值为2。当桥顶部108和桥底部100被读偏置/写驱动器136偏置成VDD时，中点140具有0.66倍VSS的值并且中点142具有0.33倍VDD的值。可由感测放大器138检测各中点140和142上的值，并且由于中点140具有比中点142高的电压，因此交叉耦接的装置可使电压向着VDD解析。响应于识别到电压被向着VDD解析，感测放大器138能够将值1提供回易失性存储元件102。
在本示例中，当感测放大器138将电压差分解析到地时，检测到的值为0，并且当感测放大器138将电压差分解析到电源时，检测到的值为1。然而，应该理解，在其他示例中，感测放大器138可将值0分派给向着电源解析的电压差分并且将值1分派到向着地解析的电压差分。
在本示例中，桥106包括八个MTJ 112-126。然而，在一些实现方式中，与桥106关联的电阻性元件或MTJ的数量与在MTJ之间分配与驱动信号128-132关联的电压而不造成存储在MTJ上的值中的一个或多个被反转(flip)或切换所需的MTJ的数量相关。例如，以下参照图4描述包括十六个MTJ的桥。
图2例示根据一些实现方式示出图1的桥106的选择部件的物理示图。在图示示例中，MTJ 112-126被示出是沿着金属层的或被示出为物理布局的部分，包括经由桥顶部108、桥底部110、驱动路径152-158、外输路径P 160和外输路径N 162的互连。例如，MTJ 118和MTJ 116经由驱动路径152连接，MTJ 116和MTJ 114经由外输路径P 160连接，MTJ 114和MTJ112经由驱动路径154连接，MTJ 112和MTJ 120经由桥顶部108连接，MTJ 120和MTJ 122通过驱动路径156连接，MTJ 122和MTJ 124经由外输路径N 162连接，MTJ 124和MTJ 126经由驱动路径158连接，并且MTJ 126和MTJ 118经由桥底部110连接。
一般地，当桥106将存储的值为0时，写驱动器(诸如，图1的读偏置/写驱动器136)使驱动路径152被驱动成低并且使驱动路径154被驱动成高从而导致MTJ 116被置于低状态并且MTJ 114被置于高状态，使驱动路径156被驱动成低并且使驱动路径154被驱动成高从而导致MTJ 120被置于低状态并且MTJ 112被置于高状态，使驱动路径158被驱动成高并且使驱动路径156被驱动成低从而导致MTJ 124被置于高状态并且MTJ 122被置于低状态，并且使驱动路径158被驱动成高并且使驱动路径152被驱动成低从而导致MTJ 126被置于高状态并且MTJ 118被置于低状态。换句话讲，当桥106将存储的值为0时，驱动路径152和驱动路径156被驱动成低，驱动路径154和驱动路径158被驱动成高，从而沿着MTJ 116、118、120和122施加下电流(down current)并且沿着MTJ 112、114、124和126施加上电流(upcurrent)。
同样地，当桥106将存储的值为1时，写驱动器使驱动路径152被驱动成高并且使驱动路径154被驱动成高从而导致MTJ 116被置于高状态并且MTJ 114被置于低状态，使驱动路径156被驱动成高并且使驱动路径154被驱动成低从而导致MTJ 120被置于高状态并且MTJ 112被置于低状态，使驱动路径158被驱动成低并且使驱动路径156被驱动成高从而导致MTJ 124被置于低状态并且MTJ 122被置于高状态，并且使驱动路径158被驱动成低并且使驱动路径152被驱动成高从而导致MTJ 126被置于低状态并且MTJ 118被置于高状态。以此方式，写驱动器能够将与桥106关联的MTJ 112-126配置成当与电路关联的电力被断开时保持值0或1。换句话讲，当桥106将存储的值为0时，驱动路径152和驱动路径156被驱动成高，驱动路径154和驱动路径158被驱动成低，从而沿着MTJ 116、118、120和122施加上电流并且沿着MTJ 112、114、124和126施加下电流。
在一些实现方式中，通过设置以上述方式向驱动路径152-158施加电压来配置MTJ112-126的电阻状态，桥106可被配置成，当桥顶部108和桥底部100被读偏置部件(诸如，图1的读偏置/写驱动器136)偏置时，存储感测放大器(诸如，以下参照图3描述的感测放大器)能够检测到的值(例如，1或0)。
例如，在图示示例中，读偏置部件可将桥顶部108驱动成高并且将桥底部110驱动成低，从而基于MTJ 112-126的电阻状态(如响应于写驱动器向驱动路径152-158施加各种电压而配置的)，将第一电压与外输路径P 160关联并且将第二电压与外输路径N 162关联。在这种情形下，通过一个或多个感测放大器，可在外输路径P 160上检测第一电压并且在外输路径PN 162上检测第二电压。感测放大器可至少部分基于第一电压和第二电压之间的差分来确定存储在桥106上的值。例如，感测放大器可包括一个或多个交叉耦接的装置，这些装置被配置成使第一电压和第二电压之间的电压差分解析到电源或地，由此感测放大器可输出对应于电源或地的数字值(诸如，0或1)。
图3例示根据一些实现方式示出图1的感测放大器138的选择部件的部分逻辑示图和部分电路示图。一般地，感测放大器138响应于接收到使能(enable)信号302(诸如，图1的召回信号150)而被配置成至少部分基于与图1的外输路径P 144和外输路径N 146关联的电压之间的电压差分，来确定或检测当桥顶部和桥底部被读偏置部件偏置时与图1和图2的非易失性存储元件关联的桥上存储的值。例如，在图示示例中，感测放大器138在阻抗路径304处接收与外输路径P 160上的电压关联的外输P信号144并且在阻抗路径306处接收与外输路径N 162上的电压关联的外输N信号146，并且如以下更详细描述的，基于外输P信号144和外输N信号146之间的差分确定与非易失性存储元件102关联的数字值(例如，0或1)。
在图示示例中，感测放大器138包括耦接到阻抗路径304和306的两个交叉耦接的装置308和310。两个交叉耦接的装置308和310被布置成，使得基于外输P信号144和外输N信号146之间的电压差分，阻抗路径304和306解析到地或电源(例如，0或1)。以此方式，在将电子装置通电时，感测放大器138可将数据输出信号312作为数字信号1或0输出到易失性存储元件102。
在一个示例中，假定外输P信号144高于外输N信号146。在这个示例中，在控制阻抗路径304的晶体管处接收的电压大于在控制阻抗路径306的晶体管处接收的电压，从而使与阻抗路径304关联的电压比起阻抗路径306处的电压被进一步下拉。因此，与阻抗路径304关联的电压低于与阻抗路径306关联的电压。当发生这个情况时，与交叉耦接的装置308和310关联的反馈回路使与阻抗路径304关联的电压趋向地并且与阻抗路径306关联的电压趋向电源，感测放大器138将此与阻抗路径306关联的电压检测为可作为数据输出信号312的一部分输出的高信号或1。
在替代示例中，假定外输P信号144低于外输N信号146。在这个示例中，在控制阻抗路径304的晶体管处接收的电压低于在控制阻抗路径306的晶体管处接收的电压，从而使与阻抗路径306关联的电压比起阻抗路径304处的电压被进一步下拉。因此，与阻抗路径304关联的电压高于与阻抗路径306关联的电压。当发生这个情况时，与交叉耦接的装置308和310关联的反馈回路使与阻抗路径304关联的电压趋向电源并且与阻抗路径306关联的电压趋向地，感测放大器138将此与阻抗路径306关联的电压检测为可作为数据输出信号312的一部分输出的低信号或0。因此，以此方式，当恢复对电路供电时，感测放大器138能够将与非易失性存储元件关联的桥的MTJ上存储的高信号和低信号转换(translate)成可被提供到易失性存储元件102的数字信号。
在图示示例中的感测放大器138提供被配置成感测图1和图2的非易失性存储元件上存储的值(0或1)的感测放大器的一个可能的实现方式。然而，应该理解，可利用其他实现方式的感测放大器来感测或检测桥(例如，以下参照图6描述的感测放大器)上存储的值。
图4例示根据一些实现方式示出用于保持断电时间段的状态的电路400的选择部件的部分逻辑示图和部分电路示图。如上所述，在图示示例中，电路400包括易失性存储元件402和非易失性存储元件404。一般地，在电路400通电时，可采用易失性存储元件402存储与电路400关联的状态或值。然而，在一些实现方式中，易失性存储元件402响应于电路100断电而不能够保持数据或状态。因此，在对电路400的供电减少的情况下，诸如，当电路400从启用状态转变成低电力状态或断电状态时，非易失性存储元件404能够从易失性存储元件402读取数据或状态并且保持该数据和/或状态，直到重新建立对电路400的供电。
非易失性存储元件404可包括桥(一般用406指示)，该桥包括桥顶部408和桥底部410。桥406可由布置成两列的多个电阻性元件(诸如，隧道结MTJ 412-442)形成。例如，在图示示例中，桥406包括第一列MTJ 412-426和第二列MTJ 428-442。在图示示例中，MTJ 412-442被布置成，使得MTJ 412-418和MTJ 428-434这八个布置在与桥406关联的中点(一般用440和442指示)上方并且MTJ 420-426和MTJ 436-442这八个布置在中点440和442下方。
图示示例可包括十六个MTJ 412-442而非与图1的桥106关联的八个MTJ 112-126，如在一些电子装置中一样，偏置电压当分配到八个MTJ之间时可足以干扰与八个MTJ中的一个或多个关联的电阻状态。因此，在一些实现方式中，另外的MTJ可与桥关联，如当前示例中例示的。
在图示示例中，桥406被布置成，使得可用与桥406的上半部关联的第一差分电压和与桥46的下半部关联的第二差分电压来确定状态或值。例如，非易失性存储元件404包括与桥406的上半部关联的外输路径P1 446和外输路径N1 448以及与桥406的下半部关联的外输路径P2 450和外输路径N2 452。在一些情况下，感测放大器454被配置成检测与外输路径446-452关联的电压并且基于差分值将电压解析到地或电源(例如，值0或1)，如以下参照图6更详细描述的。
在一些示例中，MTJ 412-442中的每个被驱动成高状态或低状态。在一些实现方式中，可通过驱动驱动路径454-470上的电压(高或低)来设置与MTJ 412-442关联的磁性自旋。在一些情况下，MTJ 412-442的状态可被设置或布置成产生桥406上的一个或多个特定布置。特定布置中的每个导致感测放大器454可检测的特定电压差分。
在一种情形下，读偏置/写驱动器472可接收存储信号476，存储信号476可例如使读偏置/写驱动器472驱动驱动路径456、462、464和470上的高电压和驱动路径458、460、466和468上的低电压，以存储值0。在这个示例中，与驱动路径456、462、464和470关联的高电压和与驱动路径458、460、466和468关联的低电压将MTJ 412、414、420、422、432、434、440和442置于高状态并且将MTJ 416、418、424、426、428、430、436和438置于低状态。
可供选择地，读偏置/写驱动器472可接收存储信号476，存储信号476可使例如读偏置/写驱动器472驱动驱动路径456、462、464和470上的低电压和驱动路径458、460、466和468上的高电压，以存储值1。在这个示例中，与驱动路径456、462、464和470关联的低电压和与驱动路径458、460、466和468关联的高电压将MTJ 412、414、420、422、432、434、440和442置于低状态并且将MTJ 416、418、424、426、428、430、436和438置于高状态。
在这个示例中，通过将MTJ 412-442设置成上述布置，可通过当向桥顶部408和桥底部410施加偏置时感测与外输路径446-452关联的电压来检测值。例如，当恢复对易失性存储元件402的供电时，感测放大器454和读偏置/写驱动器472可以接收召回信号474，并且作为响应，读偏置/写驱动器472将桥顶部408和桥底部410偏置。一旦桥顶部408和桥底部410被偏置，感测放大器454就能够检测与输出信号446-452关联的电压，并且基于电压，确定存储在非易失性存储元件404上的值。
例如，感测放大器454可包括一对交叉耦接的装置(未例示)，这些装置能够解析与外输路径446-452关联的电压差分，从而生成可被提供回易失性存储元件402的数字输出。例如，在一种特定情形下，如果MTJ在处于高状态时的电阻为2而在处于低状态时的电阻为1并且将存储的值是0，则MTJ 412、414、420、422、432、434、440和442具有电阻2并且MTJ 416、418、424、426、428、430、436和438具有值1。当桥顶部408和桥底部410被读偏置/写驱动器472偏置时，外输路径P1 446具有0.66的电压，外输路径N1 448具有0.83的电压，外输路径P2 450具有0.16的电压，外输路径N2 452具有0.33的电压。可由感测放大器454检测与外输路径446-452中的每个关联的电压并且交叉耦接的装置可使电压向着地解析。响应于识别到电压被向着地解析，感测放大器454能够将值0提供回易失性存储元件402。
同样地，在另一种特定情形下，如果MTJ在处于高状态时具有电阻2而在处于低状态时具有电阻1并且将存储的值是1，则MTJ 412、414、420、422、432、434、440和442具有电阻1并且MTJ 416、418、424、426、428、430、436和438具有值2。当桥顶部408和桥底部410被读偏置/写驱动器472偏置时，外输路径P1 446具有0.83的电压，外输路径N1 448具有0.66的电压，外输路径P2 450具有0.33的电压，外输路径N2 452具有0.16的电压。可由感测放大器454检测与外输路径446-452中的每个关联的电压并且交叉耦接的装置可使电压向着电源解析。响应于识别到电压被向着电源解析，感测放大器454能够将值1提供回易失性存储元件402。
在本示例中，桥406包括十六个MTJ 412-442。然而，在一些实现方式中，与桥406关联的电阻性元件或MTJ的数量与在MTJ之间分配偏置电压而不造成存储在MTJ上的值中的一个或多个被反转或切换所需的MTJ的数量相关。因此，应该理解，在其他实现方式中，桥406可具有另外的MTJ，当易失性存储元件402断电时，可利用这些MTJ存储易失性存储元件402的状态。
图5例示根据一些实现方式示出图2的桥406的选择部件的物理示图。在图示示例中，MTJ 412-442被示出是沿着金属层的或被示出为物理布局的一部分，包括经由桥顶部408、桥底部410、驱动路径456-470、外输路径P1 446、外输路径N1 448、外输路径P2 450、外输路径N2 452、中点路径P 444和中点路径442的互连。
例如，MTJ 426和MTJ 424经由驱动路径468连接，MTJ 424和MTJ 422经由外输路径P2 450连接，MTJ 422和MTJ 420经由驱动路径464连接，MTJ 420和MTJ 418经由中点路径440连接，MTJ 418和MTJ 416经由驱动路径460连接，MTJ 416和MTJ 414经由外输路径P1446连接，MTJ 414和MTJ 412经由驱动路径456连接，MTJ 412和MTJ 428经由桥顶部408连接，MTJ 428和MTJ 430经由驱动路径458连接，MTJ 430和MTJ 432经由外输路径N1 448连接，MTJ 432和MTJ 434经由驱动路径462连接，MTJ 434和MTJ 436经由中点路径442连接，MTJ 436和MTJ 438经由驱动路径466连接，MTJ 438和MTJ 440经由外输路径N2 452连接，MTJ 440和MTJ 442经由驱动路径470连接，并且MTJ 442和MTJ 426经由桥底部410连接。
一般地，当桥406将存储的值为0时，写驱动器(诸如，图4的读偏置/写驱动器472)使驱动路径456、462、464、470被驱动成高并且使驱动路径458、460、466和468被驱动成低从而导致MTJ 412、414、420、422、432、434、440和442被置于高状态并且MTJ 416、418、426、424、428、430、436、438被置于低状态。换句话讲，当桥406将存储的值为0时，驱动路径456、462、464、470被驱动成高并且驱动路径458、460、466和468被驱动成低，从而沿着MTJ 416、418、426、424、428、430、436、438施加下电流并且沿着MTJ 412、414、420、422、432、434、440和442施加上电流。
同样地，当桥406将存储的值为1时，写驱动器使驱动路径456、462、464、470被驱动成低并且使驱动路径458、460、466和468被驱动成高从而导致MTJ 412、414、420、422、432、434、440和442被置于低状态并且MTJ 416、418、426、424、428、430、436、438被置于高状态。换句话讲，当桥406将存储的值为1时，驱动路径456、462、464、470被驱动成低并且驱动路径458、460、466和468被驱动成高，从而沿着MTJ 416、418、426、424、428、430、436、438施加上电流并且沿着MTJ 412、414、420、422、432、434、440和442施加下电流。
在一些实现方式中，通过配置以上述方式向驱动路径152-158施加电压来配置MTJ412-442的电阻状态，桥406可被配置成，当桥顶部408和桥底部410被读偏置部件(诸如，图4的读偏置/写驱动器472)偏置时，存储感测放大器(诸如，以下参照图6描述的感测放大器)能够检测的值(例如，1或0)。
例如，在图示示例中，读偏置部件可将桥顶部408驱动成高并且将桥底部410驱动成低，从而基于MTJ 412-442的电阻状态(如响应于写驱动器向驱动路径456-470施加各种电压而配置的)，将第一电压与外输路径P1 446关联，将第二电压与外输路径N1 448关联，将第三电压与外输路径P2 450关联，并且将第四电压与外输路径N2 452关联。在这种情形下，通过一个或多个感测放大器，可检测第一电压、第二电压、第三电压和第四电压。感测放大器可至少部分基于第一电压、第二电压、第三电压和第四电压之间的差分来确定存储在桥406上的值。例如，感测放大器可包括一个或多个交叉耦接的装置，这些装置被配置成使基于与外输路径446-452中的每个关联的电压将检测到的电压解析到电源或地，由此感测放大器可输出对应于电源或地的数字值(诸如，0或1)。
图6例示根据一些实现方式示出图4的感测放大器454的选择部件的部分逻辑示图和部分电路示图。一般地，感测放大器454响应于接收到使能路径602上的使能信号(诸如，图4的召回信号474)被配置成确定或检测当桥顶部和桥底部被读偏置部件偏置时与图4和图5的非易失性存储元件关联的桥上存储的电压差分。感测放大器454至少部分基于与外输路径446-452关联的电压来识别存储在桥上的值。例如，在图示示例中，感测放大器454在阻抗路径604上接收与外输路径P1 446关联的第一电压和与外输路径P2 450关联的第二电压并且在阻抗路径606上接收与外输路径N1 448关联的第三电压和与外输路径N2 452关联的第四电压。感测放大器454能够将电压解析成电源或地，由此确定与非易失性存储元件402关联的数字值(例如，0或1)。
在图示示例中，感测放大器454包括耦接到阻抗路径604和606的两个交叉耦接的装置608和610。交叉耦接的装置608和610被布置成，使得基于与路径446-452关联的电压，组合电压解析到地或电源(例如，0或1)。以此方式，在将电子装置通电时，感测放大器454可沿着数据外输路径612将作为数字信号1或0的值输出到易失性存储元件402。
在一个示例中，假定与外输路径P1 446和外输路径P2 450关联的电压分别高于与外输路径N1 448和外输路径N2 452关联的电压。在这个示例中，在控制阻抗路径604的晶体管处接收的电压大于在控制阻抗路径606的晶体管处接收的电压，从而使与阻抗路径604关联的电压比起阻抗路径606处的电压被进一步下拉。当发生这个情况时，与交叉耦接的装置608和610关联的反馈回路使与阻抗路径604关联的电压趋向地并且与阻抗路径606关联的电压趋向电源，感测放大器454将与阻抗路径606关联的电压检测为可被输出到易失性存储元件402的高信号或1。
在替代示例中，假定与外输路径P1 446和外输路径P2 450关联的电压分别低于与外输路径N1 448和外输路径N2 452关联的电压。在这个示例中，在控制阻抗路径604的晶体管处接收的电压小于在控制阻抗路径606的晶体管处接收的电压，从而使与阻抗路径606关联的电压比起阻抗路径604处的电压被进一步下拉。当发生这个情况时，与交叉耦接的装置608和610关联的反馈回路使与阻抗路径604关联的电压趋向电源并且与阻抗路径606关联的电压趋向地，感测放大器454将与阻抗路径606关联的电压检测为可被输出到易失性存储元件402的低信号或0。因此，以此方式，当恢复对电路供电时，感测放大器454能够将与非易失性存储元件关联的桥的MTJ上存储的高信号和低信号转换成可被提供到易失性存储元件402的数字信号。
图7例示根据一些实现方式示出用于物理不可克隆功能(PUF)的电路700的选择部件的部分逻辑示图和部分电路示图。在一些情况下，由于与非易失性触发器、逻辑门和/或其他电路关联存储的磁性取向难以检测的事实，可利用非易失性触发器、逻辑门、和/或其他电路作为装置的一个或多个安全特征件(诸如，装置专用指纹)。例如，在一些实现方式中，可使用以上参照图1至图6描述的非易失性触发器、逻辑门、和/或其他电路来形成可用作并入触发器、逻辑门、和/或其他电路的各装置特有的签名或指纹的PUF。
例如，在图示示例中，电路700包括非易失性存储元件702，非易失性存储元件702包括连接到感测放大器706的桥704。一般地，桥704具有桥顶部708和桥底部710。桥704可由布置成两列(如以上参照图4描述的)的多个电阻性元件(诸如，隧道结或MTJ 712-742)形成。桥包括与第一列关联的中点路径P 744和与第二列关联的中点路径N 746。中点路径P744被布置成，使得四个MTJ 712-718设置在中点路径P 744上方并且四个MTJ 720-726设置在中点路径P 744下方。同样地，中点路径P 746被布置成，使得四个MTJ 728-734设置在中点路径N 744上方并且四个MTJ 736-742设置在中点路径N 746下方。
感测放大器706连接到桥704的这两列。例如，感测放大器706经由中点路径P 744连接到第一列并且经由中点路径N 746连接到第二列。以此方式，感测放大器706能够检测与中点路径P 744和中点路径N 746关联的电压之间的电压差分，例如，如以上参照图3描述的。在一些情况下，与感测放大器706关联的晶体管可被确定大小，以随着温度和电压波动补偿感测放大器706和MTJ 712-742的晶体管的操作变化。例如，在一个特定的示例中，感测放大器706的晶体管可以比MTJ 712-742大。
一般地，MTJ 712-742可通过如以上参照图4讨论的在桥上施加驱动电压来设置或配置。如以上讨论的，当通过写驱动器施加驱动电压时，MTJ被配置成使得在各列中，一半MTJ是高而一半MTJ是低。例如，在第一配置中，第一列中的MTJ 712、714、720、722可以是高，而MTJ 716、718、724和726可以是低。同样地，在第一配置中，第二列中的MTJ 732、734、740和742可以是高，而MTJ 728、730、736和738可以是低。可供选择地，在第二配置中，第一列中的MTJ 712、714、720、722可以是低，而MTJ 716、718、724和726可以是高。同样地，在第二配置中，第二列中的MTJ 732、734、740和742可以是低，而MTJ 728、730、736和738可以是高。在任一个配置中，如果处于高状态的MTJ中的每个的电阻状态具有相同电阻并且处于低状态的MTJ中的每个具有相同电阻，则与中点路径P 744和中点路径N 746关联的电压之间将没有电压差分，由此感测放大器706检测不到差分。
然而，由于MTJ隧道势垒厚度和MR的自然变化而导致的MTJ 712-746的每个状态的电阻的自然变化，在与中点路径P 744关联的电压和与中点路径N 746关联的电压之间将出现电压差分。然后，感测放大器706可以将电压差分解析成高状态或低状态(如以上参照图3描述的)，以生成唯一输出值(例如，0或1)。以此方式，可使用桥704生成除非已知否则会难以检测的随机值。
在一些特定示例中，与中点路径P 744关联的电压和与中点路径N 746关联的电压可以十分类似或等同，以至于感测放大器706不能够可靠地检测或识别电压差分，从而不能够可靠地解析与桥704关联的电压差分。由于桥704具有两种状态或布置，因此当在第一状态下电压差分不可靠时，写驱动可切换状态，因为在大多数情况下感测放大器706能够在这两种状态中的至少一个状态下可靠地检测与中点路径P 744和中点路径N 746关联的电压之间的电压差分。
在一些情况下，通过将多个电路700并入装置中，可基于与电路700中的每个关联的高信号和低信号的自然输出来生成PUF签名。例如，随机一系列位具有值1或0。另外，由于PUF签名是基于MTJ 712-742的每个状态的电阻的自然变化，因此PUF签名是不容易识别或复制的。
图8例示根据一些实现方式的利用PUF作为解锁密钥的一部分的装置800的框图。一般地，装置800包括如以上参照图7描述的被配置成生成随机值(例如，0或1)的多个PUF电路802-808。例如，PUF电路802可生成用于解锁装置800的解锁密钥的第一数字810，PUF电路804可生成解锁密钥的第二数字812，第三PUF电路806可生成解锁密钥的第三数字814等等，直到第n个PUF电路808生成解锁密钥的第n个数字816。通过以此方式生成解锁密钥，装置800此时具有不能被编程也不能被改变的标识符，因此难以被入侵。
装置800还可包括解锁电路818，解锁电路818被配置成从装置800的用户或与装置800关联的外部源接收解锁码820作为输入。在一些情况下，解锁电路818被配置成将解锁码820与基于数字810-816生成的解锁密钥进行比较。在其他情况下，例如，在PUF电路802-808中的MTJ的电阻状态随着温度波动而显著变化并且使MTJ中的一些上的读取错误的情况下，当解锁码的预定百分比的数字匹配数字810-816时，解锁电路818可解锁。
由于PUF电路802-808中的每个包括具有两种状态(例如，高和低)的MTJ的桥，因此在一些特定示例中，由数字810-816形成的解锁密钥可以是变化的。例如，写驱动可在输入每个成功的码820之后反转与所选择的PUF电路802-808关联的桥的状态，使得由数字810-816形成的解锁密钥以装置的拥有者在每次使用装置之后已知的图案来改变。在其他示例中，写驱动器可基于时间长度、若干正确密钥的输入、天数以及其他反转与所选择的PUF电路802-808关联的桥的状态。在这些示例中，用户可被提供以密钥计时器，密钥计时器在关联的时间段期间为他们提供正确的解锁码820。
在一些情形(诸如图示示例)下，PUF电路802-808中的每个可与ECC电路822关联，以提高PUF电路802-808的整体可靠性。例如，在一些情况下，与PUF电路802-808关联的MTJ中的一个或多个的状态会受到干扰。当发生这个情况时，PUF电路802-808中的一个或多个输出的数字810-816可能是错误的，然而，通过利用ECC电路，可在将解锁密钥与解锁码820进行比较之前校正一些错误读取，从而提高PUF电路802-808的可靠性。ECC电路822可接收存储在另外的非易失性元件(未示出)(诸如，图1的非易失性存储元件104或图4的非易失性存储元件404)中的校验位信息。替代地，校验位信息可被存储为与PUF电路802-808中的一个或多个关联的状态。
图9和图10是例示用于存储状态和/或用作PUF电路的非易失性逻辑门的示例处理的流程图。这些处理被例示为逻辑流程图中的框的集合，这些框代表操作的顺序，框中的一些或全部可用硬件、软件或其组合来实现。在软件的背景下，框代表存储在一个或多个计算机可读介质上的计算机可执行指令，这些指令当由一个或多个处理器执行时，执行所述操作。通常，计算机可执行指令包括执行特定功能或实现特定抽象数据类型的例程、程序、对象、部件、数据结构等。
描述操作的次序不应该被理解为是一种限制。所描述的任何数量的框可按任何次序和/或并行地组合以实现处理或替代处理，并非需要执行所有框。出于讨论的目的，参照本文的示例中描述的框架、架构和环境来描述本文的处理，尽管可用各种其他框架、架构或环境来实现处理。
图9例示根据一些实现方式示出用于保持断电时间段的与非易失性存储元件(诸如，图1和图4的非易失性存储元件104和404)关联的状态的例示性处理900的示例流程图。例如，可利用MRAM或ST-MRAM元件来生成用于在装置或装置的一部分被断电时保持状态的非易失性触发器、非易失性逻辑门、和/或其他非易失性电路，如以上参照图1至图6描述的。
在902中，与非易失性存储元件关联的写驱动器接收存储信号和值(例如，0或1)，以在断电时间段进行保持。例如，写驱动器可从电压存储元件和/或与并入非易失性存储元件和易失性存储元件的电路关联的另一个元件接收存储信号和值。
在904中，写驱动器将第一多个驱动路径驱动成高并且将第二多个驱动路径驱动成低，以将与非易失性存储元件关联的MTJ的桥布置为存储与值关联的状态。在一些情况下，写驱动器至少部分基于将存储的值选择将驱动路径驱动成高并且将驱动路径驱动成低。例如，如上所述，如果桥包括两列的四个MTJ并且将存储的值是0，则写驱动器可将路径驱动成高和低，以将第一列MTJ从桥顶部到桥底部布置为高、高、低、低、高、高、低、低并且将第二列MTJ从桥顶部到桥底部布置为低、低、高、高、低、低、高、高。可供选择地，如果将存储的值是1，则写驱动器可将路径驱动成高和低，以将第一列MTJ从桥顶部到桥底部布置为低、低、高、高、低、低、高、高并且将第二列MTJ从桥顶部到桥底部布置为高、高、低、低、高、高、低、低。
在906中，感测放大器和读偏置部件接收召回信号。例如，可响应于检测到再次带电的易失性存储元件来触发召回信号。在其他情形下，可从并入非易失性存储元件和易失性存储元件的电路的各种其他元件接收召回信号。
在908中，读偏置部件可偏置桥的顶部和桥的底部。例如，偏置电路可将桥顶部驱动成高并且将桥底部驱动成低，以形成沿着桥的一个或多个电压差分。
在910中，感测放大器检测与桥的第一列关联的至少一个外输路径和与桥的第二列关联的至少一个外输路径之间的一个或多个电压差分。例如，感测放大器可具有一个或多个交叉耦接的装置，所述交叉耦接的装置使与外输路径关联的电压解析到电源或地(例如，1或0)。
在912中，感测放大器将值输出到易失性存储元件。例如，如果电压已经解析到电源，则感测放大器可输出诸如1的数字值。同样地，如果电压已经解析到地，则感测放大器可输出诸如0的数字值。因此，通过利用包括桥的非易失性存储元件，可在低电力或断电时间段存储状态或值，所述桥由可以由写驱动器配置的MTJ形成。
图10例示根据一些实现方式示出利用非易失性存储元件作为PUF的例示性处理1000的示例流程图。例如，由于所存储的与非易失性存储元件关联的磁性取向难以检测的事实，导致在一些实现方式中，可利用非易失性存储元件作为一个或多个安全特征件。例如，可使用非易失性存储元件来形成PUF电路，PUF电路可组合起来用以生成难以检测、难以改变并且各装置特有的装置签名、指纹或解锁码。在一些特定实现方式中，可将误差校正码(ECC)电路与PUF电路结合使用，以改进输出响应的一致性，从而改进PUF电路的整体可靠性。
在1002中，解锁电路(诸如，图8的解锁电路818)从另一个电路或与装置关联的用户接收解锁码。例如，装置的用户可在装置允许用户触及至少一部分与装置关联的特征件之前输入解锁码。
在1004中，解锁电路从多个PUF电路接收解锁密钥的单个数字。例如，以上参照图8描述的每个PUF电路能够生成可被感测放大器检测到并且解读为0或1的高电压或低电压。由于高或低的电压是取决于形成PUF电路的MTJ内的自然变化，因此值0或1是任意的，难以改变，并且难以检测。在这个示例中，解锁电路从每个PUF电路接收解锁密钥的不同数字，进而接收装置特有的随机密钥。
在1006中，解锁电路将解锁码与解锁密钥进行比较，并且在1008中，解锁电路允许在超过阈值数量的解锁码和解锁密钥的数字匹配时访问装置。在一些情况下，阈值可以是解锁密钥和解锁码之间百分之百的数字匹配或者精确匹配。在其他示例中，在解锁电路允许访问装置之前需要的匹配百分比可能较小(诸如，百分之九十五)，因为在一些情况下，温度和/或电压的变化会造成PUF电路中的一个或多个生成不期望的值。在一些特定情形下，解锁电路可接收来自外部源的解锁码和来自PUF电路的多种形式的解锁密钥，并且如果解锁码匹配超过第二阈值数量的解锁密钥，则进行解锁。
尽管已经用针对结构特征的语言描述了主题，但应理解，所附权利要求书中限定的主题不必限于所描述的特定特征。确切地，特定特征作为实现权利要求的例示形式被公开。

Claims (20)

1.一种存储元件，包括：
第一列电阻性元件；
第二列电阻性元件，所述第二列电阻性元件与所述第一列电阻性元件的电阻性元件数量相同；
桥顶部，其耦接到所述第一列电阻性元件的顶部电阻性元件和所述第二列电阻性元件的顶部电阻性元件，所述桥顶部被配置成从读偏置部件接收第一偏置电压；
桥底部，其耦接到所述第一列电阻性元件的底部电阻性元件和所述第二列电阻性元件的底部电阻性元件，所述桥底部被配置成从所述读偏置部件接收第二偏置电压；
第一外输路径，其耦接到所述第一列电阻性元件；
第二外输路径，其耦接到所述第二列电阻性元件；
与所述第一列电阻性元件关联的第一驱动路径和第二驱动路径，所述第一驱动路径被配置成从写驱动器接收第一驱动电压，并且所述第二驱动路径被配置成从所述写驱动器接收第二驱动电压；以及
与所述第二列电阻性元件关联的第三驱动路径和第四驱动路径，所述第三驱动路径被配置成从写驱动器接收第三驱动电压，并且所述第四驱动路径被配置成从所述写驱动器接收第四驱动电压，其中，所述第一驱动电压、所述第二驱动电压、所述第三驱动电压和所述第四驱动电压配置所述第一列电阻性元件中的电阻性元件和所述第二列电阻性元件中的电阻性元件的状态，以当所述桥顶部和所述桥底部被偏置时将第一输出电压与所述第一外输路径关联并且将第二输出电压与所述第二外输路径关联。
2.根据权利要求1所述的存储元件，其中：
所述存储元件至少部分基于所述第一驱动路径、所述第二驱动路径、所述第三驱动路径和所述第四驱动路径上的所述第一驱动电压、所述第二驱动电压、所述第三驱动电压和所述第四驱动电压被置于第一状态和第二状态中所选择的一个；
所述第一状态与所述第一输出电压大于所述第二输出电压关联；以及
所述第二状态与所述第二输出电压大于所述第一输出电压关联。
3.根据权利要求2所述的存储元件，其中：
在所述第一状态下：
所述第一列电阻性元件的顶部起一半电阻性元件被置于低电阻状态并且所述第一列电阻性元件的底部起一半电阻性元件被置于高电阻状态；以及
所述第二列电阻性元件的顶部起一半电阻性元件被置于高状态并且所述第二列电阻性元件的底部起一半电阻性元件被置于低电阻状态；以及
在所述第二状态下：
所述第一列电阻性元件的顶部起一半电阻性元件被置于高电阻状态并且所述第一列电阻性元件的底部起一半电阻性元件被置于低电阻状态；以及
所述第二列电阻性元件的顶部起一半电阻性元件被置于低状态并且所述第二列电阻性元件的底部起一半电阻性元件被置于高电阻状态。
4.根据权利要求1所述的存储元件，其中，所述电阻性元件是磁性隧道结。
5.根据权利要求1所述的存储元件，其中，感测放大器被配置成至少部分基于与所述第一外输路径关联的电压和与所述第二外输路径关联的电压来确定所述存储元件的状态。
6.一种电路，包括：
易失性存储元件，其被配置成当所述电路处于第一模式时存储与所述电路关联的状态；
非易失性存储元件，其具有第一电阻模式和第二电阻模式并且被配置成当所述电路处于第二模式时，将与所述电路关联的状态存储为第一电阻状态或第二电阻状态中的一个；
写驱动器，其被配置成检测所述易失性存储元件的状态并且通过响应于接收到存储信号向所述非易失性存储元件施加多个驱动电压来配置与所述非易失性存储元件关联的当前电阻状态，所述存储信号指示所述电路正从所述第一模式转变成所述第二模式；以及
感测放大器，其被配置成至少部分基于所述非易失性存储元件的所述当前电阻状态来确定状态并且响应于接收到召回信号将该状态输出到所述易失性存储元件，所述召回信号指示所述电路正从所述第二模式转变成所述第一模式。
7.根据权利要求6所述的电路，其中，所述第一模式是通电模式并且所述第二模式是休眠模式、低电力模式或断电模式中的至少一个。
8.根据权利要求6所述的电路，还包括响应于接收到所述召回信号偏置所述非易失性存储元件的读偏置部件，所述偏置使所述非易失性存储元件上的电压差分能被所述感测放大器检测到。
9.根据权利要求8所述的电路，其中，所述读偏置部件和所述写驱动器是所述电路的同一部件。
10.根据权利要求8所述的电路，其中，所述非易失性存储元件包括：
第一列电阻性元件；
第二列电阻性元件，所述第二列电阻性元件与所述第一列电阻性元件的电阻性元件数量相同；
桥顶部，其耦接到所述第一列电阻性元件的顶部电阻性元件和所述第二列电阻性元件的顶部电阻性元件，所述桥顶部被配置成从读偏置部件接收第一偏置电压；
桥底部，其耦接到所述第一列电阻性元件的底部电阻性元件和所述第二列电阻性元件的底部电阻性元件，所述桥底部被配置成从所述读偏置部件接收第二偏置电压；
第一外输路径，其耦接到所述第一列电阻性元件；
第二外输路径，其耦接到所述第二列电阻性元件；
与所述第一列电阻性元件关联的第一驱动路径和第二驱动路径，所述第一驱动路径被配置成从写驱动器接收第一驱动电压并且所述第二驱动路径被配置成从所述写驱动器接收第二驱动电压；以及
与所述第二列电阻性元件关联的第三驱动路径和第四驱动路径，所述第三驱动路径被配置成从写驱动器接收第三驱动电压并且所述第四驱动路径被配置成从所述写驱动器接收第四驱动电压，其中，所述第一驱动电压、所述第二驱动电压、所述第三驱动电压和所述第四驱动电压配置所述第一列电阻性元件中的电阻性元件和所述第二列电阻性元件中的电阻性元件的状态，以当所述桥顶部和所述桥底部被偏置时将第一输出电压与所述第一外输路径关联并且将第二输出电压与所述第二外输路径关联，并且所述感测放大器至少部分基于所述第一输出电压和所述第二输出电压来确定所述状态。
11.根据权利要求10所述的电路，其中，所述非易失性存储元件具有能由所述写驱动器配置的第一电阻模式和第二电阻模式，在所述第一电阻模式下，所述第一输出电压大于所述第二输出电压，并且在所述第二电阻模式下，所述第二输出电压大于所述第一输出电压。
12.根据权利要求10所述的存储元件，其中：
在所述第一电阻模式下：
所述第一列电阻性元件的顶部起一半电阻性元件被置于低电阻状态并且所述第一列电阻性元件的底部起一半电阻性元件被置于高电阻状态；以及
所述第二列电阻性元件的顶部起一半电阻性元件被置于高状态并且所述第二列电阻性元件的底部起一半电阻性元件被置于低电阻状态；以及
在所述第二电阻模式下：
所述第一列电阻性元件的顶部起一半电阻性元件被置于高电阻状态并且所述第一列电阻性元件的底部起一半电阻性元件被置于低电阻状态；以及
所述第二列电阻性元件的顶部起一半电阻性元件被置于低状态并且所述第二列电阻性元件的底部起一半电阻性元件被置于高电阻状态。
13.根据权利要求10所述的电路，其中，所述电阻性元件是磁性隧道结。
14.一种存储元件，所述存储元件包括：
第一列电阻性元件；
第二列电阻性元件，所述第二列电阻性元件与所述第一列电阻性元件的电阻性元件数量相同；
桥顶部，其耦接到所述第一列电阻性元件的顶部电阻性元件和所述第二列电阻性元件的顶部电阻性元件，所述桥顶部被配置成从读偏置部件接收第一偏置电压；
桥底部，其耦接到所述第一列电阻性元件的底部电阻性元件和所述第二列电阻性元件的底部电阻性元件，所述桥底部被配置成从所述读偏置部件接收第二偏置电压；
第一外输路径，其耦接到所述第一列电阻性元件的顶部部分；
第二外输路径，其耦接到所述第一列电阻性元件的底部部分；
第三外输路径，其耦接到所述第二列电阻性元件的顶部部分；
第四外输路径，其耦接到所述第二列电阻性元件的底部部分；
与所述第一列电阻性元件的顶部部分关联的第一驱动路径和第二驱动路径，所述第一驱动路径被配置成从写驱动器接收第一驱动电压并且所述第二驱动路径被配置成从所述写驱动器接收第二驱动电压；以及
与所述第一列电阻性元件的底部部分关联的第三驱动路径和第四驱动路径，所述第三驱动路径被配置成从所述写驱动器接收第三驱动电压并且所述第四驱动路径被配置成从所述写驱动器接收第四驱动电压；
与所述第二列电阻性元件的顶部部分关联的第五驱动路径和第六驱动路径，所述第五驱动路径被配置成从所述写驱动器接收第五驱动电压并且所述第六驱动路径被配置成从所述写驱动器接收第六驱动电压；
与所述第二列电阻性元件的底部部分关联的第七驱动路径和第八驱动路径，所述第七驱动路径被配置成从所述写驱动器接收第七驱动电压并且所述第八驱动路径被配置成从所述写驱动器接收第八驱动电压，其中，所述第一驱动电压、所述第二驱动电压、所述第三驱动电压、所述第四驱动电压、所述第五驱动电压、所述第六驱动电压、所述第七驱动电压和所述第八驱动电压配置所述第一列电阻性元件中的电阻性元件和所述第二列电阻性元件中的电阻性元件的状态，以当所述桥顶部和所述桥底部被偏置时将所述第一驱动电压与所述第一外输路径关联、将所述第二驱动电压与所述第二外输路径关联、将第三驱动电压与所述第三外输路径关联并且将第四驱动电压与所述第四外输路径关联。
15.根据权利要求14所述的存储元件，还包括：
与所述第一列电阻性元件关联的第一中点路径，所述第一中点路径使所述第一列电阻性元件的第一半设置在所述第一中点路径上方并且使所述第一列电阻性元件的第二半设置在所述第一中点路径下方；以及
与所述第二列电阻性元件关联的第二中点路径，所述第二中点路径使所述第二列电阻性元件的第一半设置在所述第二中点路径上方并且使所述第二列电阻性元件的第二半设置在所述第二中点路径下方。
16.根据权利要求15所述的存储元件，其中，与所述存储元件关联的状态是通过感测放大器至少部分基于与所述第一中点路径关联的第五电压和与所述第二中点路径关联的第六电压来检测的。
17.根据权利要求16所述的存储元件，其中，所述状态能被利用以生成与物理不可克隆功能关联的值。
18.根据权利要求14所述的存储元件，其中，与所述存储元件关联的状态是通过感测放大器至少部分基于与所述第一外输路径关联的所述第一输出电压、与所述第二外输路径关联的所述第二驱动电压、与所述第三外输路径关联的所述第三输出电压和与所述第四外输路径关联的所述第四驱动电压来检测的。
19.根据权利要求18所述的存储元件，其中，所述感测放大器响应于确定所述状态来输出信号值。
20.根据权利要求14所述的存储元件，其中，所述电阻性元件是磁性隧道结。
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