CN106067459A - 具有电熔丝的半导体器件及制造其的方法 - Google Patents

具有电熔丝的半导体器件及制造其的方法 Download PDF

Info

Publication number
CN106067459A
CN106067459A CN201510883590.1A CN201510883590A CN106067459A CN 106067459 A CN106067459 A CN 106067459A CN 201510883590 A CN201510883590 A CN 201510883590A CN 106067459 A CN106067459 A CN 106067459A
Authority
CN
China
Prior art keywords
grid
doped region
programming
electric fuse
active area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510883590.1A
Other languages
English (en)
Other versions
CN106067459B (zh
Inventor
成旼哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mimi Ip Co ltd
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106067459A publication Critical patent/CN106067459A/zh
Application granted granted Critical
Publication of CN106067459B publication Critical patent/CN106067459B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)

Abstract

一种电熔丝，包括：衬底，包括被隔离区彼此间隔开的第一有源区和第二有源区；第一编程栅极和第二编程栅极，彼此平行地安置在第一有源区之上；单个选择栅极，安置在第二有源区之上；共享掺杂区，形成在第一编程栅极与第二编程栅极之间的第一有源区中；第一掺杂区和第二掺杂区，形成在选择栅极两侧的第二有源区中；第一金属线，适用于将共享掺杂区电耦接至第一掺杂区；以及第二金属线，连接至第二掺杂区。

Description

具有电熔丝的半导体器件及制造其的方法
相关申请的交叉引用
本申请要求2015年4月21日提交的申请号为10-2015-0055863的韩国专利申请的优先权，该韩国专利申请通过引用整体合并于此。
技术领域
本公开的各种实施例涉及一种半导体器件，更具体地，涉及一种具有电熔丝的半导体器件及制造其的方法。
背景技术
电熔丝(e-fuse)用于执行修复或储存特定信息。由于电熔丝具有在封装级编程的优点，因此其已经广泛地用在半导体器件中，例如，诸如DRAM的半导体存储器件。
电熔丝由晶体管构成，并且电熔丝的状态通过击穿(break down)晶体管的栅极电介质层来感测。
电熔丝可以以矩阵来布置而形成阵列。例如，单位电熔丝可以包括选择晶体管和编程晶体管，并且可以以矩阵式排布来安置而形成阵列。电熔丝阵列包括用于编程晶体管的编程操作/读取操作的选择晶体管。
因为单位电熔丝包括编程晶体管和选择晶体管，所以电熔丝的总面积必然增大。
发明内容
本发明的实施例针对一种占用更少的总空间的电熔丝和电熔丝阵列。
本发明的另一个实施例针对一种能够防止在编程晶体管的操作期间对选择晶体管的损坏的电熔丝和电熔丝阵列。
根据本发明的实施例，一种电熔丝可以包括：衬底，包括被隔离区彼此间隔开的第一有源区和第二有源区；第一编程栅极和第二编程栅极，彼此平行地安置在第一有源区之上；单个选择栅极，安置在第二有源区之上；共享掺杂区，形成在第一编程栅极与第二编程栅极之间的第一有源区中；第一掺杂区和第二掺杂区，形成在选择栅极两侧的第二有源区中；第一金属线，被配置为将共享掺杂区电耦接至第一掺杂区；以及第二金属线，连接至第二掺杂区。
根据本发明的另一个实施例，一种电熔丝阵列可以包括：多个选择字线、多个编程字线、多个位线和多个电熔丝，其中，多个电熔丝中的每个可以包括：衬底，包括被隔离区彼此间隔开的第一有源区和第二有源区；第一编程栅极和第二编程栅极，彼此平行地安置在第一有源区之上；单个选择栅极，安置在第二有源区之上；共享掺杂区，形成在第一编程栅极与第二编程栅极之间的第一有源区中；第一掺杂区和第二掺杂区，形成在选择栅极两侧的第二有源区中；第一金属线，被配置为将共享掺杂区电耦接至第一掺杂区；以及第二金属线，连接至第二掺杂区。
根据本发明的又一个实施例，一种电熔丝可以包括：第一有源区；第二有源区，从第一有源区的中心部分开始延伸；第一编程栅极和第二编程栅极的对，彼此平行地安置在第一有源区之上；第一电介质层，在第一有源区与第一编程栅极之间；第二电介质层，在第一有源区与第二编程栅极之间；以及单个选择栅极，与第一编程栅极和第二编程栅极间隔开，并且延伸以覆盖第一编程栅极与第二编程栅极之间的第一有源区的中心部分以及覆盖第二有源区的一部分，以及其中，操作电压被施加至第一编程栅极和第二编程栅极中的一个，而第一编程栅极和第二编程栅极中的另一个浮置，使得第一电介质层和第二电介质层中的一个选择性地断裂。电熔丝还可以包括：第一共享掺杂区，形成在第一编程栅极与选择栅极的相对侧表面之间的第一有源区中；第二共享掺杂区，形成在第二编程栅极与选择栅极的相对侧表面之间的第一有源区中；以及第三共享掺杂区，形成在选择栅极的侧表面之下的第二有源区中。电熔丝还可以包括：第一金属线，连接至第三共享掺杂区；以及第二金属线，连接至选择栅极，其中，第一金属线与第二金属线彼此平行地安置，且第一金属线和第二金属线在与第一编程栅极和第二编程栅极交叉的方向上。电熔丝还可以包括：第一接触插塞，设置在第三共享掺杂区与第一金属线之间；以及第二接触插塞，设置在选择栅极与第二金属线之间。第一电介质层和第二电介质层具有相同的厚度，而第三电介质层比第一电介质层和第二电介质层厚。
根据本发明的又一个实施例，一种电熔丝阵列可以包括：多个选择字线、多个编程字线、多个位线和多个电熔丝，其中，多个电熔丝中的每个可以包括：第一有源区；第二有源区，从第一有源区的中心部分开始延伸；第一编程栅极和第二编程栅极的对，彼此平行地安置在第一有源区之上；第一电介质层，在第一有源区与第一编程栅极之间；第二电介质层，在第一有源区与第二编程栅极之间；以及单个选择栅极，与第一编程栅极和第二编程栅极间隔开，并且延伸以覆盖第一编程栅极与第二编程栅极之间的第一有源区的中心部分以及覆盖第二有源区的一部分，其中，操作电压被施加至第一编程栅极和第二编程栅极中的一个，而第一编程栅极和第二编程栅极中的另一个浮置，使得第一电介质层和第二电介质层中的一个选择性地断裂。电熔丝阵列还可以包括：第一共享掺杂区，形成在第一编程栅极与选择栅极的相对侧表面之间的第一有源区中；第二共享掺杂区，形成在第二编程栅极与选择栅极的相对侧表面之间的第一有源区中；以及第三共享掺杂区，形成在选择栅极的侧表面之下的第二有源区中。位线连接至第三共享掺杂区，其中，选择字线连接至选择栅极，其中，编程字线分别连接至第一编程栅极和第二编程栅极，以及其中，位线和选择字线彼此平行地安置。电熔丝阵列还可以包括:第一接触插塞，设置在第三共享掺杂区与位线之间；以及第二接触插塞，设置在选择栅极与选择字线之间。第一电介质层与第二电介质层具有相同的厚度，而第三电介质层比第一电介质层和第二电介质层厚。
根据本发明的又一个实施例，一种用于编程电熔丝的方法，所述电熔丝包括：共享掺杂区；第一掺杂区，连接至共享掺杂区；单个选择晶体管，包括连接至位线和选择栅极的第二掺杂区；第一编程晶体管和第二编程晶体管，共享共享掺杂区并且分别包括第一栅极电介质层和第二栅极电介质层，其中，在第一操作电压和第二操作电压分别被施加至选择栅极和位线期间，第三操作电压同时被施加至第一编程晶体管的栅极和第二编程晶体管的栅极，使得第一电介质层和第二电介质层同时地断裂。
根据本发明的又一个实施例，一种用于编程电熔丝的方法，所述电熔丝包括第一编程栅极；第一电介质层，在第一编程栅极之下；第二编程栅极；第二电介质层，在第二编程栅极之下；单个选择栅极，安置在第一编程栅极与第二编程栅极之间；第一共享掺杂区，在第一编程栅极与选择栅极之间；第二共享掺杂区，在第二编程栅极与选择栅极之间，第三共享掺杂区，安置在选择栅极的一个侧表面之下；位线，连接至第三共享掺杂区；以及选择字线，连接至选择栅极，其中，当第一操作电压和第二操作电压分别被施加至选择栅极与位线时，第三操作电压被选择性地施加至第一编程栅极和第二编程栅极中的一个，使得第一电介质层和第二电介质层中的被施加了第三操作电压的一个电介质层(其位于编程栅极之下)断裂。
附图说明
图1是图示根据第一实施例的电熔丝的电路图。
图2A是图示根据第一实施例的电熔丝的平面图。
图2B是沿图2A的A-A’线截取的剖面图。
图2C是图示根据第一实施例的第一变型的电熔丝的剖面图。
图2D是图示根据第一实施例的第二变型的电熔丝的剖面图。
图3是在编程操作期间沿图1的A-A’线截取的剖面图。
图4是在读取操作期间沿图1的A-A’线截取的剖面图。
图5是图示根据第一实施例的电熔丝阵列的视图。
图6是描述用于编程根据第一实施例的电熔丝阵列的方法的视图。
图7是描述用于读取根据第一实施例的电熔丝阵列的方法的视图。
图8A至8F是图示用于制造根据第一实施例的电熔丝的方法的视图。
图9是描述根据第一实施例的电熔丝阵列的面积减少效果的视图。
图10是图示根据第二实施例的电熔丝的电路图。
图11A是图示根据第二实施例的电熔丝的平面图。
图11B是沿图11A的A-A’线截取的剖面图。
图11C是沿图11A的B-B’线截取的剖面图。
图12是图示根据第二实施例的电熔丝阵列的视图。
图13是图示图12的电熔丝阵列的一部分的平面图。
图14是描述用于编程电熔丝阵列的方法的视图。
图15是描述用于读取电熔丝阵列的方法的视图。
图16是描述根据第二实施例的电熔丝阵列的面积减小效果的视图。
具体实施方式
以下将参照附图来更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式体现并且不应当被解释为局限于本文中所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底且完整的，并且将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
附图不一定成比例，且在某些情况下，可能已放大比例以清楚地说明实施例的特征。当第一层被称为在第二层“上”或衬底“上”时，其不仅指其中第一层直接形成在第二层或衬底上的情况，还指其中在第一层与第二层或衬底之间存在第三层的情况。
为了在电熔丝中减小在编程晶体管的断裂(rupture)期间施加至选择晶体管的应力，编程晶体管的有源区与选择晶体管的有源区可以被隔离并且由金属接触和金属线来连接以增加互连电阻率。然而，在这种情况下，需要额外的连接有源区与接触和金属线的空间，使得熔丝阵列的总面积增加。根据本发明的示例性实施例，熔丝阵列的总面积可以减小并且施加至选择晶体管的应力可以减小。根据本发明的示例性实施例，选择晶体管可以被合并在单个选择晶体管中，然后由编程晶体管来共享，使得熔丝阵列的总面积可以减小并且施加至选择晶体管的应力可以减小。
虽然示例性地公开了用于将两个选择晶体管合并在单个选择晶体管中的方法，但是要合并的选择晶体管的数量或共享合并的单个选择晶体管的编程晶体管的数量可以根据电性能而改变。
图1是图示根据第一实施例的电熔丝的电路图。图2A是图示根据第一实施例的电熔丝的平面图。图2B是沿图1的A-A线截取的剖面图。
参照图1、图2A和图2B，电熔丝100可以包括选择栅极111、第一编程栅极112和第二编程栅极113。
选择栅极111、第一编程栅极112和第二编程栅极113可以分别形成在衬底101之上。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合和其叠层中的一种或更多种。衬底101可以包括另一种半导体材料，诸如锗。衬底101可以包括III-V族半导体，例如，化合物半导体衬底(诸如GaAs)。衬底101可以包括绝缘体上硅(SOI)衬底。
隔离区102可以形成在衬底101中，而第一有源区103和第二有源区104可以由隔离区102来限定。第一有源区103和第二有源区104可以是岛形。隔离区102可以是通过沟槽刻蚀形成的浅沟槽隔离(STI)区。隔离区102可以通过将电介质材料填充在隔离沟槽(未编号)中而形成。隔离区102可以包括氧化硅、氮化硅和其组合中的一种或更多种。第一编程栅极112和第二编程栅极113可以形成在第一有源区103上。选择栅极111可以形成在第二有源区104上。第一编程栅极112和第二编程栅极113可以跨越第一有源区103。选择栅极111可以跨越第二有源区104。选择栅极111、第一编程栅极112和第二编程栅极113可以彼此平行。第一编程栅极112、第二编程栅极113和选择栅极111可以包括导电材料。例如，第一编程栅极112、第二编程栅极113和选择栅极111可以包括多晶硅、金属和其组合中的一种或更多种。
第一电介质层105可以形成在第一有源区103与第一编程栅极112之间。第二电介质层106可以形成在第一有源区103与第二编程栅极113之间。第三电介质层107可以形成在第二有源区104与选择栅极111之间。第一电介质层105、第二电介质层106和第三电介质层107分别可以包括氧化硅、氮化硅、氮氧化硅、高-k材料和其组合中的一种或更多种。高-k材料可以包括具有比氧化硅的介电常数高的介电常数的材料。例如，高-k材料可以包括具有高于3.9的介电常数的材料。再例如，高-k材料可以包括具有高于10的介电常数的材料。在又一个示例中，高-k材料可以包括具有10至30的介电常数的材料，高-k材料可以包括一种或更多种金属元素。高-k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪和其组合中的一种或更多种。在另一个实施例中，高-k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝和其组合中的一种或更多种。此外，可以选择性地使用本领域中已知的其他高-k材料。第一电介质层105和第二电介质层106可以以薄的厚度来形成使得有助于断裂。
共享掺杂区108可以形成在第一编程栅极112与第二编程栅极113的相对侧表面之间的第一有源区103中。第一掺杂区109可以形成在选择栅极111的一个侧表面之下的第二有源区104中。第二掺杂区110可以形成在选择栅极111的另一个侧表面之下的第二有源区104中。第三掺杂区108F1可以形成在第一编程栅极112的一个侧表面之下的第一有源区103中。第四掺杂区108F2可以形成在第二编程栅极113的一个侧表面之下的第一有源区103中。共享掺杂区108、第一掺杂区109、第二掺杂区110、第三掺杂区108F1和第四掺杂区108F2可以用相同的导电杂质来掺杂。例如，它们可以用N型杂质来掺杂，诸如磷(P)或砷(As)。在另一个示例中，共享掺杂区108、第一掺杂区109、第二掺杂区110、第三掺杂区108F1和第四掺杂区108F2可以包括低浓度掺杂部分和高浓度掺杂部分。低浓度掺杂部分可以被称为LDD结构。
第一接触插塞114可以形成在共享掺杂区108上。第二接触插塞115可以形成在第一掺杂区109上。第三接触插塞116可以形成在第二掺杂区110上。第一接触插塞114、第二接触插塞115和第三接触插塞116可以处于同一水平。可以形成用于将第一接触插塞114电耦接至第二接触插塞115的第一金属线117。第二金属线118可以形成在第三接触插塞116上。第一金属线117与第二金属线118可以处于同一水平并且可以独立地形成。通过第一接触插塞114、第二接触插塞115和第一金属线117，共享掺杂区108和第一掺杂区109可以彼此连接。第三掺杂区108F1和第四掺杂区108F2可以浮置。第一接触插塞114、第二接触插塞115和第三接触插塞116可以由含金属材料形成。例如，它们可以由钨形成。第一金属线117和第二金属线118可以由含金属材料形成。例如，它们可以由铝、钨和其他金属材料中的一种或更多种形成。
第一编程栅极112、第一电介质层105、共享掺杂区108和第三掺杂区108F1可以形成第一编程晶体管PGM Tr1。第二编程栅极113、第二电介质层106、共享掺杂区108和第四掺杂区108F2可以形成第二编程晶体管PGM Tr2。选择栅极111、第三电介质层107、第一掺杂区109和第二掺杂区110可以形成选择晶体管SEL Tr。第一编程晶体管PGM Tr1、第二编程晶体管PGM Tr2和选择晶体管SEL Tr可以是金属氧化物半导体场效应晶体管(MOSFET)。例如，第一编程晶体管PGM Tr1、第二编程晶体管PGM Tr2和选择晶体管SEL Tr可以是N沟道MOSFET。第一编程晶体管PGM Tr1和第二编程晶体管PGM Tr2可以共享共享掺杂区108。
图2C是图示第一实施例的第一变型的剖面图。除第三电介质层107以外，根据第一变型的电熔丝可以包括与图2B的元件相同的元件。
参照图2C，选择栅极111之下的第三电介质层107可以比第一电介质层105和第二电介质层106厚。第一电介质层105和第二电介质层106可以形成得薄使得有助于断裂。
因此，因为第三电介质层107形成得厚，所以形成在第三电介质层107中的电场可以减小。结果，有可能抑制泄漏电流，诸如，栅极诱导漏极泄漏(GIDL，gate-induced drainleakage)电流。
图2D是图示根据第一实施例的第二变型的电熔丝的剖面图。除第三电介质层107和第二掺杂区110以外，根据第二变型的电熔丝可以包括与图2B的元件相同的元件。
参照图2D，选择栅极之下的第三电介质层107可以比第一电介质层105和第二电介质层106厚。
选择晶体管SEL Tr可以具有在其中第一掺杂区109的杂质浓度比第二掺杂区110的杂质浓度低的非对称结(asymmetric junction)结构。即，第一掺杂区109可以通过掺杂具有低浓度的杂质来形成，而第二掺杂区110可以通过掺杂具有高浓度的杂质来形成。因此，即使第一掺杂区109的电势变得高于选择栅极111的电势，由于第一掺杂区109具有低浓度的杂质，因而也可以防止第一掺杂区109中的栅极诱导漏极泄漏(GIDL)电流。
作为第三变型，为了在第一掺杂区109与第二掺杂区110之间具有杂质浓度的差异，第一掺杂区109可以通过掺杂具有低浓度的杂质而形成为低浓度掺杂部分，而第二掺杂区110可以形成为包括低浓度掺杂部分和高浓度掺杂部分。
作为第一变型和第二变型，有可能通过增加选择栅极111之下的第三电介质层107的厚度或者以非对称结结构形成第一掺杂区109和第二掺杂区110来改善选择晶体管的可靠性。
根据以上的第一实施例及其变型，第一编程晶体管PGM Tr1与第二编程晶体管PGM Tr2可以共享单个选择晶体管SEL Tr。即，第一编程晶体管PGM Tr1与第二编程晶体管PGM Tr2可以通过共享掺杂区108、第一接触插塞114、第二接触插塞115和第一金属线117来共享单个选择晶体管SEL Tr。
图3是在编程操作期间沿图1的A-A’线截取的剖面图。
参照图3，在编程操作期间，可以将第一操作电压V1施加至选择栅极111，且可以通过第二金属线118将第二操作电压V2施加至第二掺杂区110。因此，可以在选择栅极111之下形成沟道区，且第二操作电压V2可以连接至第一掺杂区109。第一掺杂区109中共享的共享掺杂区108可以变得接近第二操作电压V2。
在以上的编程操作期间，可以将编程电压(即，第三操作电压V3)同时地施加至第一编程栅极112和第二编程栅极113。第一编程栅极112与第一有源区103之间的第一电介质层105可以通过第一编程栅极112与共享掺杂区108之间的电压差而断裂。与第一电介质层105的断裂同时，第二编程栅极113与第一有源区103之间的第二电介质层106可以通过第二编程栅极113与共享掺杂区108之间的电压差而断裂(见，参考标记“R”)。以这样的方式，电熔丝可以通过同时使第一电介质层105和第二电介质层106断裂来编程。例如，第二操作电压V2可以是接地电压，而第三操作电压V3可以高于第一操作电压V1。
图4是在读取操作期间沿图1的A-A’线截取的剖面图。
参照图4，可以将第四操作电压V4同时施加至第一编程栅极112和第二编程栅极113，可以通过第二金属线118将第五操作电压V5施加至第二掺杂区110，以及可以将第六操作电压V6施加至选择栅极111。这样，可以在第一编程栅极112和第二编程栅极113之下形成沟道区。因此，可以通过沟道区来读取电流Ir。电流Ir可以经由第一接触插塞114、第一金属线117和第二接触插塞115而从共享掺杂区108流向第一掺杂区109。在第五操作电压V5是接地电压的情况下，第四操作电压V4可以与第六操作电压V6相同。第三操作电压V3可以大于第四操作电压V4。这样，当第四操作电压V4被同时施加至第一编程栅极112和第二编程栅极113时，有可能同时读取电熔丝的状态。
根据以上的描述，第一编程晶体管PGM Tr1和第二编程晶体管PGM Tr2可以通过隔离区102而与选择晶体管SEL Tr隔离，使得在第一编程晶体管PGM Tr1和第二编程晶体管PGM Tr2的编程操作期间施加至选择晶体管SEL Tr的应力可以被释放。
此外，由于第一编程晶体管PGM Tr1和第二编程晶体管PGM Tr2两个共享单个选择晶体管SEL Tr，因此可以同时编程第一编程晶体管PGM Tr1和第二编程晶体管PGMTr2。因此，可以不需要两个选择晶体管来驱动第一编程晶体管PGM Tr1和第二编程晶体管PGM Tr2。因此，电熔丝100的总面积可以减小。
图5是图示包括根据第一实施例的电熔丝的电熔丝阵列的视图。
参照图5，电熔丝阵列200可以包括多个选择字线SWL1至SWLa、多个编程字线PWL1至PWLn、多个位线BL1至BLm和多个单位电熔丝M。多个单位电熔丝M可以以n×m(n和m是正整数)矩阵型来布置并且形成阵列。X方向可以被称为行方向，而Y方向可以被称为列方向。
多个单位电熔丝M中的每个可以包括两个编程晶体管P1和P2以及单个选择晶体管S。每个单位电熔丝M可以具有参照图1至图2D而描述的结构。
多个选择字线SWL1至SWLa可以彼此并行地安置。多个选择字线SWL1至SWLa可以沿列方向(Y方向)延伸。多个选择字线SWL1至SWLa可以连接至单位电熔丝M1的选择栅极中的每个。例如，选择字线SWL1至SWLa中的每个可以连接至参照图1至图2D而描述的选择栅极111。
多个编程字线PWL1至PWLn可以彼此并行地安置。编程字线PWL1至PWLn可以沿列方向(Y方向)延伸。编程字线PWL1至PWLn可以连接至单位电熔丝M的编程栅极中的每个。例如，编程字线PWL1和编程字线PWL2中的每个可以分别连接至参照图1至图2D而描述的第一编程栅极112和第二编程栅极113。
多个位线BL1至BLm可以彼此并行地安置。多个位线可以沿行方向(X方向)延伸。位线BL1至BLm可以连接至每个单位电熔丝M的任意一个掺杂区。例如，位线BL1至BLm可以连接至参照图1至图2D而描述的第二掺杂区110。图1至图2D中的第二金属线118可以对应于位线BL1至BLm。
如图5中所示，在电熔丝阵列200中的每个单位电熔丝M中，由于单个选择晶体管S由两个编程晶体管P1和P2共享，因此可以不需要两个选择晶体管，使得电熔丝阵列200的总面积可以减小。
在下文中，将描述用于操作根据第一实施例的电熔丝阵列的方法。为了解释的方便起见，电熔丝阵列可以被示例为2×2电熔丝。
图6是用于描述用于编程电熔丝阵列的方法的视图，而图7是用于描述用于读取电熔丝阵列的方法的视图。
参照图6和图7，电熔丝阵列可以包括多个电熔丝M1至M4、多个选择字线SWL1和SWL2、多个编程字线PWL1至PWL4以及多个位线BL1至BL2。
电熔丝M1至M4中的每个可以具有参照图1至图2D而描述的结构。
用于操作电熔丝阵列的方法可以包括编程方法和读取方法。在下文中，将关于例如电熔丝M1来描述操作方法。
编程操作
表1
电熔丝 Vs Vg Vd
PGM目标 0V 5.5V 0V
选中SWL/未选中BL 浮置 5.5V 浮置
未选中SWL/选中BL 浮置 0V 0V
未选中SWL/未选中BL 浮置 0V 浮置
参照图1和图6，可以施加多个编程电压Vp1、Vp2和Vp3以执行对电熔丝M1的编程操作。例如，可以将电压Vp1施加至选择字线SWL1以选择电熔丝M1。电压Vp1可以足以使选择晶体管S的沟道导通。可以将电压Vp2施加至位线BL1，以及可以将电压Vp3施加至编程字线PWL1和PWL2。电压Vp2与电压Vp3之间的电压差可以足以使选中电熔丝M1的编程晶体管P1和P2的栅极电介质层断裂。
当编程选中电熔丝M1时，施加至选中字线SWL1的电压Vp1可以使选择晶体管S的沟道导通。因此，施加至位线BL1的电压Vp2可以通过选择晶体管S的沟道和共享掺杂区SD而到达编程晶体管P1和P2的沟道。这里，施加至编程字线PWL1和PWL2的Vp3与施加至位线BL1的Vp2之间的电压差可以导致编程晶体管P1和P2的栅极电介质层的断裂。这样，选中电熔丝M1可以被编程。
例如，施加至选择字线SWL1的电压Vp1可以是3V，施加至位线BL1的电压Vp2可以是0V以及施加至编程字线PWL1和PWL2的电压Vp3可以是5.5V。
通过将同一电平的电压Vp3同时施加至编程字线PWL1和PWL2，有可能同时使选中电熔丝M1中的编程晶体管P1和P2的栅极电介质层断裂。
当执行对选中电熔丝M1的编程操作时，未选中电熔丝M3也可以被选择字线SWL1以及编程字线PWL1和PWL2共享。然而，连接至未选中电熔丝M3的位线BL2可以浮置，因此未选中电熔丝M3的编程可以被抑制。
当执行对选中电熔丝M1的编程操作时，未选中电熔丝M2也可以被位线BL1共享。电压Vp2可以被施加到连接至未选中电熔丝M2的位线BL1。然而，施加至选择字线SWL2以及编程字线PWL3和PWL4的电压是接地电压(0V)，从而未选中电熔丝M2的选择晶体管S可以处于关断状态。因此，未选中电熔丝M2的编程晶体管的栅极电介质层不会断裂。即，未选中电熔丝M2不会被编程。
当执行对选中电熔丝M1的编程操作时，连接至未选中电熔丝M4的位线BL2处于浮置状态，且施加至选择字线SWL2以及编程字线PWL3和PWL4的电压是接地电压(0V)，从而未选中电熔丝M4的选择晶体管可以处于关断状态。因此，未选中电熔丝M4的编程晶体管的栅极电介质层不会断裂。即，未选中电熔丝M4不会被编程。
读取操作
表2
参照表2和图7，将描述读取操作。
为了执行对电熔丝M1的读取操作，可以施加多个读取电压。例如，为了选择电熔丝M1，可以将电压Vr1施加到连接至电熔丝M1的选择字线SWL1。可以将电压Vr2施加至电熔丝M1的编程字线PWL1和PWL2，可以将电压0V施加到连接至电熔丝M1的位线BL1。未选中字线BL2可以浮置。电压Vr1可以足以使选择晶体管S的沟道导通。储存在电熔丝M1中的信息可以通过检测经由选择晶体管S的沟道和共享掺杂区SD而流向位线BL1的电流来确定。
例如，电压Vr2可以是2.5V，而电压Vr1可以是1.55V。当编程晶体管P1和P2断裂时，编程晶体管P1和P2的栅极、共享掺杂区SD和选择晶体管S的漏极可以被短路，使得2.5V的电压可以被施加至位线BL1。
图8A至图8F是图示用于制造根据第一实施例的电熔丝的方法的视图。
如图8A中所示，可以准备衬底11。衬底11可以包括适用于半导体处理的材料。衬底11可以包括半导体衬底。衬底11可以由含硅材料形成。衬底11可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合和其叠层中的一种或更多种。衬底11可以包括另一种半导体材料，诸如锗。衬底11可以包括III-V族半导体材料，例如，化合物半导体衬底(诸如GaAs)。衬底11可以包括绝缘体上硅(SOI)衬底。
可以对衬底11执行浅沟槽隔离(STI)处理。例如，可以在衬底11上形成硬掩模层12。可以在硬掩模层12中形成多个开口12A。为了形成多个开口12A，可以使用掩模(未示出)来刻蚀硬掩模层12。硬掩模层12可以由具有对衬底11的刻蚀选择性的材料形成。例如，硬掩模层12可以包括氮化硅。虽然未示出，但是还可以在硬掩模层12与衬底11之间形成缓冲层或焊盘层。缓冲层可以由氧化硅形成。
可以形成隔离沟槽13。可以使用具有开口12A的硬掩模层12作为刻蚀掩模来刻蚀衬底11。因此，可以形成隔离沟槽13。可以通过隔离沟槽13来在衬底11中限定第一有源区14P和第二有源区14S。第一有源区14P与第二有源区14S之间的空间可以变成隔离沟槽13。在第一有源区14P中，安置有一对编程晶体管。在第二有源区14S中，安置有选择晶体管。
如图8B中所示，可以在隔离沟槽13中形成隔离区15。隔离区15可以包括氧化硅、氮化硅和其组合中的一种或更多种。可以使用化学气相沉积(CVD)工艺或另一种沉积工艺来用电介质材料填充隔离沟槽13。随后，可以通过化学机械抛光(CMP)工艺来使电介质材料平坦化。隔离区15可以包括旋涂电介质(SOD)。
可以去除硬掩模层12。可以在衬底11上形成预备栅极电介质层16A。预备栅极电介质层16A可以包括氧化硅、氮化硅、氮氧化硅、高-k材料和其组合中的一种或更多种。高-k材料可以包括具有比氧化硅的介电常数高的介电常数的材料。例如，高-k材料可以包括具有高于3.9的介电常数的材料。再例如，高-k材料可以包括具有高于10的介电常数的材料。在又一个示例中，高-k材料可以包括具有10至30的介电常数的材料。高-k材料可以包括一种或更多种金属元素。高-k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪和其组合中的一种或更多种。在另一个实施例中，高-k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝和其组合中的一种或更多种。在另一个实施例中，可以使用本领域中已知的其他高-k材料。
可以在预备栅极电介质层16A上形成预备栅极导电层17A。预备栅极导电层17A可以包括多晶硅、金属和其组合中的一种或更多种。例如，预备栅极导电层17A可以由多晶硅和金属的层叠形成。
如图8C中所示，可以执行栅极图案化工艺。例如，可以刻蚀预备栅极导电层17A和预备栅极电介质层16A。这样，第一栅极电介质层16P1、第二栅极电介质层16P2和第三栅极电介质层16S可以形成。可以通过刻蚀预备栅极电介质层16A来形成第一栅极电介质层16P1、第二栅极电介质层16P2和第三栅极电介质层16S。第一栅极电介质层16P1、第二栅极电介质层16P2和第三栅极电介质层16S可以具有相同的厚度。可以分别在第一栅极电介质层16P1、第二栅极电介质层16P2和第三栅极电介质层16S上形成第一编程栅极PG1、第二编程栅极PG2和选择栅极SG。第一编程栅极PG1、第二编程栅极PG2和选择栅极SG可以具有相同的厚度。在另一个示例中，第三栅极电介质层16S的厚度可以与第一栅极电介质层16P1的厚度和第二栅极电介质层16P2的厚度不同。例如，第三栅极电介质层16S可以比第一栅极电介质层16P1和第二栅极电介质层16P2厚。在增大第三栅极电介质层16S的厚度的情况下，形成在第三栅极电介质层16S中的电场可以减小，且还可以抑制栅极诱导漏极泄漏(GIDL)电流的发生。为了增大第三栅极电介质层16S的厚度，还可以形成用于第三栅极电介质层16S的预备栅极电介质层。
如图8D中所示，可以形成多个掺杂区。多个掺杂区可以包括共享掺杂区18、第一掺杂区19、第二掺杂区20、第三掺杂区18F1和第四掺杂区18F2。
可以在第一编程栅极PG1与第二编程栅极PG2的相对侧表面之间的第一有源区14P中形成共享掺杂区18。可以在选择栅极SG的一个侧表面之下的第二有源区14S中形成第一掺杂区19。可以在选择栅极SG的另个一侧表面之下的第二有源区14S中形成第二掺杂区20。可以在第一编程栅极PG1的一个侧表面之下的第一有源区14P中形成第三掺杂区18F1。可以在第二编程栅极PG2的一个侧表面之下的第一有源区14P中形成第四掺杂区18F2。共享掺杂区18、第一掺杂区19、第二掺杂区20、第三掺杂区18F1和第四掺杂区18F2可以用相同的导电杂质来掺杂。例如，它们可以用N型杂质来掺杂，诸如，磷(P)或砷(As)。为了抑制GIDL电流的发生，如图2D中所示，第一掺杂区19的杂质浓度可以与第二掺杂区20的杂质浓度不同。
为了形成以上的掺杂区，可以执行注入或其他掺杂技术。
虽然未示出，但是可以分别在第一编程栅极PG1、第二编程栅极PG2和选择栅极SG的两个侧壁上形成栅极间隔物。因此，共享掺杂区18、第一掺杂区19、第二掺杂区20、第三掺杂区18F1和第四掺杂区18F2可以包括低浓度掺杂部分和高浓度掺杂部分。低浓度掺杂部分可以被称作LDD结构。
根据以上工艺，可以形成第一编程晶体管、第二编程晶体管和选择晶体管。第一编程晶体管可以包括第一编程栅极PG1、共享掺杂区18和第三掺杂区18F1。第二编程晶体管可以包括第二编程栅极PG2、共享掺杂区18和第四掺杂区18F2。选择晶体管可以包括选择栅极SG、第一掺杂区19和第二掺杂区20。选择晶体管可以通过隔离区15而与第一编程晶体管和第二编程晶体管间隔。因此，在编程操作期间，可以阻止施加至选择晶体管的应力。
第一编程晶体管与第二编程晶体管可以共享共享掺杂区18。
如图8E中所示，可以形成层间电介质层21。层间电介质层21可以包括氧化硅、氮化硅和其组合中的一种或更多种。
可以通过选择性地刻蚀层间电介质层21来形成第一接触孔22、第二接触孔23和第三接触孔24。共享掺杂区18的表面可以被第一接触孔22暴露。选择晶体管的第一掺杂区19的表面可以被第二接触孔23暴露。选择晶体管的第二掺杂区20的表面可以被第三接触孔24暴露。
如图8F中所示，可以分别在第一接触孔22、第二接触孔23和第三接触孔24中形成接触插塞。可以在第一接触孔22中形成第一接触插塞25，可以在第二接触孔23中形成第二接触插塞26。可以在第三接触孔24中形成第三接触插塞27。第一接触插塞25、第二接触插塞26和第三接触插塞27可以由金属材料形成。例如，第一接触插塞25、第二接触插塞26和第三接触插塞27可以包括钛、氮化钛、钨和其组合中的一种或更多种。在当前实施例中，第一接触插塞25、第二接触插塞26和第三接触插塞27可以是按钛、氮化钛和钨的顺序的层叠。
然后，可以形成第一金属线28和第二金属线29。第一接触插塞25和第二接触插塞26可以通过第一金属线28彼此电耦接。因此，选择晶体管可以通过共享掺杂区18而被第一编程晶体管和第二编程晶体管共享。第二金属线29可以电耦接至第三接触插塞27。第一金属线28和第二金属线29可以由金属材料形成。第一金属线28和第二金属线29可以处于同一水平。第一金属线28可以电气地独立于第二金属线29。
图9是描述根据第一实施例的电熔丝阵列的面积减小效果的视图。在图9中，对比实施例示出对每个编程晶体管设置各自的选择晶体管以选择编程晶体管的情况。
参照图9，由于仅单个选择栅极被布置在根据第一实施例的电熔丝阵列中，因此与对比实施例相比，有可能减小面积。例如，有可能将面积减小大约10％。
图10是根据第二实施例的电熔丝的电路图。图11A是图示根据第二实施例的电熔丝的平面图。图11B是沿图11A的A-A’线截取的剖面图。图11C是沿图11A的B-B’线截取的剖面图。
参照图10、图11A、图11B和图11C，电熔丝300可以包括选择栅极311、第一编程栅极312和第二编程栅极313。
选择栅极311、第一编程栅极312和第二编程栅极313可以分别形成在衬底301上。隔离区302可以形成在衬底301上，且第一有源区303和第二有源区304可以由隔离区302来限定。第一有源区303可以是岛型。第二有源区304可以是从第一有源区303的中心部分沿一个方向延伸的形状。即，第一有源区303可以电耦接至第二有源区304。隔离区302可以是通过沟槽刻蚀形成的浅沟槽隔离(STI)区。第一编程栅极312和第二编程栅极313可以形成在有源区303上。选择栅极311可以形成在第一编程栅极312与第二编程栅极313之间的有源区303上。第一编程栅极312和第二编程栅极313可以形成为跨越有源区303。选择栅极311可以覆盖第一有源区303的中心部分，且选择栅极311的一端可以延伸以覆盖第二有源区304的一部分。选择栅极311、第一编程栅极312和第二编程栅极313可以彼此平行。第一编程栅极312、第二编程栅极313和选择栅极311可以包括导电材料。例如，第一编程栅极312、第二编程栅极313和选择栅极311可以包括多晶硅、金属和其组合中的一种或更多种。
第一电介质层305可以形成在第一有源区303与第一编程栅极312之间。第二电介质层306可以形成在第一有源区303与第二编程栅极313之间。第三电介质层307可以形成在第一有源区303与选择栅极311之间。第三电介质层307的一端可以延伸以覆盖第二有源区304的一部分。第一电介质层305、第二电介质层306和第三电介质层307可以分别包括氧化硅、氮化硅、氮氧化硅、高-k材料和其组合中的一种或更多种。第一电介质层305和第二电介质层306可以以薄的厚度来形成使得有助于断裂。第三电介质层307可以厚厚地形成，使得可以防止选择栅极311可靠性的劣化。
第一共享掺杂区308S1可以形成在第一编程栅极312与第二编程栅极311的相对侧表面之间的第一有源区303中。第二共享掺杂区308S2可以形成在第二编程栅极313与选择栅极311的相对侧表面之间的第一有源区303中。第一浮置掺杂区309F1可以形成在第一编程栅极312的一个侧表面之下的第一有源区303中。第二浮置掺杂区309F2可以形成在第二编程栅极313的一个侧表面之下的第一有源区303中。第三共享掺杂区308S3可以形成在选择栅极311的一个侧表面之下的第二有源区304中。第一共享掺杂区308S1、第二共享掺杂区308S2和第三共享掺杂区308S3可以用与第一浮置掺杂区309F1和第二浮置掺杂区309F2的导电杂质相同的导电杂质来掺杂。例如，它们可以用N型杂质来掺杂，诸如磷(P)或砷(As)。在另一个示例中，第一共享掺杂区308S1、第二共享掺杂区308S2和第三共享掺杂区308S3以及第一浮置掺杂区309F1和第二浮置掺杂区309F2可以包括低浓度掺杂部分和高浓度掺杂部分。低浓度掺杂部分可以被称为LDD结构。为了抑制GIDL电流的发生，第一共享掺杂区308S1和第二共享掺杂区208S2可以具有比第三共享掺杂区208S3的杂质浓度低的杂质浓度。因此，第一共享掺杂区308S1、第二共享掺杂区308S2和第三共享掺杂区308S3可以以非对称结结构来形成。结果，可以改善选择晶体管SEL Tr的可靠性。
第一接触插塞314可以形成在第三共享掺杂区308S3上。第二接触插塞315可以形成在选择栅极311上。第一接触插塞314和第二接触插塞315可以处于同一水平。第一金属线317可以形成在第一接触插塞314上。第二金属线318可以形成在第二接触插塞315上。第一金属线317和第二金属线318可以处于同一水平并且彼此独立地形成。第一浮置掺杂区309F1和第二浮置掺杂区309F2可以浮置。第一接触插塞314和第二接触插塞315可以由含金属材料形成。例如，它们可以由钨形成。第一金属线317和第二金属线318可以由含金属材料形成。例如，它们可以由铝、钨和其它含金属材料中的一种或更多种形成。第一金属线317与第二金属线318可以彼此平行。即，第一金属线317与第二金属线318可以沿彼此平行的同一方向延伸。
第一编程栅极312、第一电介质层305、第一共享掺杂区308S1和第一浮置掺杂区309F1可以形成第一编程晶体管PGM Tr1。第二编程栅极313、第二电介质层306、第二共享掺杂区308S2和第二浮置掺杂区309F2可以形成第二编程晶体管PGM Tr2。选择栅极311、第三电介质层307、第一共享掺杂区308S1和第二共享掺杂区308S2可以形成选择晶体管SEL Tr。第一编程晶体管PGM Tr1、第二编程晶体管PGM Tr2和选择晶体管SEL Tr可以是MOSFET。例如，第一编程晶体管PGM Tr1、第二编程晶体管PGM Tr2和选择晶体管SEL Tr可以是N沟道MOSFET。
如上，第一编程晶体管PGM Tr1和第二编程晶体管PGM Tr2可以共享单个选择晶体管SEL Tr。即，选择晶体管SEL Tr可以通过第一共享掺杂区308S1而被第一编程晶体管PGM Tr1共享，且选择晶体管SEL Tr可以通过第二共享掺杂区308S2而被第二编程晶体管PGM Tr2共享。
参照图11A，虽然示出了单个选择栅极311，但是如图10中所示，单个选择栅极311可以用作第一子选择晶体管S1、第二子选择晶体管S2和第三子选择晶体管S3各自的选择栅极。即，第一子选择晶体管S1、第二子选择晶体管S2和第三子选择晶体管S3的选择栅极可以合并在单个选择栅极311中。第二子选择晶体管S2和第三子选择晶体管S3可以共享第三共享掺杂区308S3。第一子选择晶体管S1、第二子选择晶体管S2和第三子选择晶体管S3的选择栅极可以连接至第二金属线318。因此，第一子选择晶体管S1、第二子选择晶体管S2和第三子选择晶体管S3可以响应于施加至第二金属线318的操作电压而同时导通。结果，第一子选择晶体管S1、第二子选择晶体管S2和第三子选择晶体管S3可以以与第一实施例的单个选择晶体管相同的方式来驱动。
如上，由于单个选择栅极可以被第一编程晶体管PGM Tr1和第二编程晶体管PGMTr2共享，因此可以不需要安置两个选择栅极以驱动第一编程晶体管PGM Tr1和第二编程晶体管PGM Tr2，从而可以减小电熔丝300的总面积。
用于根据第二实施例的编程操作和读取操作的方法与根据第一实施例的方法不同。即，根据第二实施例的电熔丝300可以选择性地编程或读取第一编程晶体管PGM Tr1和第二编程晶体管PGM Tr2。这可以被称为以下的电熔丝阵列的操作方法。
图12是图示包括根据第二实施例的电熔丝的电熔丝阵列的视图。
参照图12，电熔丝阵列400可以包括多个选择字线SWL1至SWLa、多个编程字线PWL1至PWLn、多个位线BL1至BLm和多个电熔丝。多个电熔丝可以以n×m(n和m是正整数)矩阵型来布置并且形成阵列。
多个电熔丝中的每个可以包括两个编程晶体管P1和P2以及单个选择晶体管S。每个电熔丝可以具有参照图10和图11A而描述的结构。
选择字线SWL1至SWLa可以定位在衬底上，且相邻的选择字线可以彼此并行地安置。选择字线可以沿行方向延伸。选择字线SWL1至SWLa可以分别连接至电熔丝的选择栅极。例如，选择字线可以连接至参照图10和图11A而描述的选择栅极311。
编程字线PWL1至PWLn可以定位在衬底上，且相邻的编程字线可以彼此并行地安置。编程字线可以沿列方向延伸。编程字线PWL1至PWLn可以分别连接至电熔丝的编程栅极。例如，编程字线可以连接至参照图10和图11A而描述的第一编程栅极312或第二编程栅极313。
位线BL1至BLm可以定位在衬底上，且相邻的位线可以彼此并行地安置。位线可以沿行方向延伸。位线BL1至BLm可以连接至每个电熔丝的任意一个掺杂区。例如，位线可以连接至参照图10和图11A而描述的第三共享掺杂区308S3。
图13是图示图12的电熔丝阵列的一部分的平面图。
参照图13，单个位线BL1可以由相邻电熔丝M1和M2共享。
如图12和图13中所示，由于在电熔丝阵列400中，每个电熔丝的单个选择栅极由两个编程晶体管共享，因此可以不需要两个选择栅极，使得电熔丝阵列400的总面积可以减小。此外，由于单个位线由两个电熔丝共享，因此电熔丝阵列400的总面积可以进一步减小。
在下文中，将描述用于操作根据第二实施例的电熔丝阵列的方法。为了方便起见，电熔丝阵列可以被示例为2×2电熔丝。
图14是描述用于编程电熔丝阵列的方法的视图，以及图15是描述用于读取电熔丝阵列的方法的视图。
在图14和图15中，电熔丝阵列可以包括多个电熔丝M1至M4、多个选择字线SWL1至SWL2、多个编程字线PWL1至PWL4和位线BL1。
电熔丝M1至M4中的每个可以具有参照图10和图11A而描述的结构。
用于操作电熔丝阵列的方法可以包括用于编程的方法和用于读取的方法。在下文中，将关于例如电熔丝M1来描述用于操作电熔丝的方法。
编程操作
参照表1和图14，可以施加多个编程电压以执行对电熔丝M1的编程操作。例如，可以将电压Vp1施加至选择字线SWL1以选择电熔丝M1。电压Vp1可以足以使子选择晶体管S1、S2和S3的沟道导通。可以将电压Vp2施加至位线BL1，以及可以将电压Vp3施加至编程字线PWL1。电压Vp2与电压Vp3之间的电压差可以足以使选中电熔丝M1的编程晶体管P1的栅极电介质层断裂。
在对选中电熔丝M1的编程操作期间，施加至选择字线SWL1的电压Vp1可以使子选择晶体管S1、S2和S3的沟道导通。因此，施加至位线BL1的电压Vp2可以通过子选择晶体管S1、S2和S3以及第一共享掺杂区SD1而到达编程晶体管P1的沟道。这里，施加至编程字线PWL1的Vp3与施加至位线BL1的Vp2之间的电压差可以使编程晶体管P1的栅极电介质层断裂。因此，选中电熔丝M1可以被编程。
例如，施加至选择字线SWL1的电压Vp1可以是3V，施加至位线BL1的电压Vp2可以是0V，以及施加至编程字线PWL1的电压Vp3可以是5.5V。编程字线PWL2可以具有0V的电压或者可以浮置。
由于电压Vp3被施加至编程字线PWL1且编程字线PWL2浮置，因此选中电熔丝M1中的编程晶体管P1的栅极电介质层可以选择性地断裂。
在对作为电熔丝M1的选中电熔丝M1的编程操作期间，未选中电熔丝M2可以由位线BL1和编程字线PWL1共享。电压Vp2可以被施加到连接至未选中电熔丝M2的位线BL1。即使在这种情况下，由于被施加至选择字线SWL2的电压是接地电压(0V)，因此未选中电熔丝M2的选择晶体管也可以处于关断状态。因此，未选中电熔丝M2的编程晶体管的栅极电介质层不会断裂。即，未选中电熔丝M2不会被编程。
在对选中电熔丝M1的编程操作期间，未选中电熔丝M3和M4也可以由选择字线SWL1和位线BL1共享。然而，由于施加至编程字线PWL3和PWL4的电压是接地电压(0V)，因此未选中电熔丝M3的编程晶体管的栅极电介质层不会断裂。即，未选中电熔丝M3不会被编程。此外，由于施加至选择字线SWL2的电压是接地电压(0V)，因此未选中电熔丝M4的选择晶体管可以处于关断状态。因此，未选中电熔丝M4的编程晶体管的栅极电介质层不会断裂。即，未选中电熔丝M4不会被编程。
读取操作
参照表2和图15，将描述读取操作。
可以施加多个读取电压以执行对电熔丝M1的读取操作。例如，可以将电压Vr1施加到连接至电熔丝M1的选择字线SWL1以选择电熔丝M1。可以将电压Vr2施加到连接至电熔丝M1的编程字线PWL1，可以将0V的电压施加到连接至电熔丝M1的位线BL1。电压Vr1可以足以使子选择晶体管S1、S2和S3的沟道导通。储存在电熔丝M1中的信息可以通过检测经由子选择晶体管S1、S2和S3的沟道以及第三共享掺杂区SD1和SD3而流向位线BL1的电流Ir来确定。
例如，电压Vr2可以是2.5V，而电压Vr1可以是1.55V。当第一编程晶体管PGM Tr1断裂时，由于第一编程晶体管PGM Tr1的栅极、共享掺杂区和选择晶体管的漏极被短路，因此2.5V的电压可以被施加至位线BL1。
图16是描述根据第二实施例的电熔丝阵列的面积减小效果的视图。作为对比示例，图16示出被设置以选择编程晶体管的选择晶体管。
参照图16，由于唯一的选择栅极被布置在根据第二实施例的电熔丝阵列中，因此与对比示例相比，总面积可以减小。例如，有可能将面积减小大约10％。
根据实施例，由于两个编程晶体管共享单个选择晶体管，因此电熔丝的面积和电熔丝阵列的面积可以减小。
此外，根据实施例，由于编程晶体管通过隔离区与选择晶体管隔离，因此可以缓解施加至选择晶体管的应力以实现可靠的熔丝和熔丝阵列。
此外，根据实施例，由于两个编程晶体管共享单个选择晶体管且两个相邻电熔丝共享单个位线，因此电熔丝阵列的面积可以减小。
虽然已经关于特定实施例描述了本发明，但是对于本领域技术人员将明显的是，在不脱离如所附权利要求书中限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
从以上的实施例可以看出，本申请提供了以下的技术方案：
技术方案1.一种电熔丝，包括：
衬底，包括被隔离区彼此间隔开的第一有源区和第二有源区；
第一编程栅极和第二编程栅极，彼此平行地安置在第一有源区之上；
单个选择栅极，安置在第二有源区之上；
共享掺杂区，形成在第一编程栅极与第二编程栅极之间的第一有源区中；
第一掺杂区和第二掺杂区，形成在选择栅极两侧的第二有源区中；
第一金属线，被配置为将共享掺杂区电耦接至第一掺杂区；以及
第二金属线，连接至第二掺杂区。
技术方案2.根据技术方案1所述的电熔丝，还包括：
第一电介质层，在第一有源区与第一编程栅极之间；
第二电介质层，在第一有源区与第二编程栅极之间；以及
第三电介质层，在选择栅极与第二有源区之间。
技术方案3.根据技术方案2所述的电熔丝，
其中，相同电平的编程电压被施加至第一编程栅极和第二编程栅极，以及
其中，第一电介质层和第二电介质层同时断裂。
技术方案4.根据技术方案2所述的电熔丝，其中，第一电介质层与第二电介质层具有相同的厚度，而第三电介质层比第一电介质层和第二电介质层厚。
技术方案5.根据技术方案1所述的电熔丝，还包括：
第一接触插塞，设置在共享掺杂区与第一金属线之间；以及
第二接触插塞，设置在第一掺杂区与第一金属线之间。
技术方案6.根据技术方案1所述的电熔丝，其中，第一掺杂区具有比第二掺杂区的杂质浓度低的杂质浓度。
技术方案7.根据技术方案1所述的电熔丝，其中，隔离区是浅沟槽隔离STI区。
技术方案8.一种电熔丝阵列，包括：
多个选择字线、多个编程字线、多个位线和多个电熔丝，
其中，所述多个电熔丝中的每个电熔丝包括：
衬底，包括被隔离区彼此间隔开的第一有源区和第二有源区；
第一编程栅极和第二编程栅极，彼此平行地安置在第一有源区之上；
单个选择栅极，安置在第二有源区之上；
共享掺杂区，形成在第一编程栅极与第二编程栅极之间的第一有源区中；
第一掺杂区和第二掺杂区，形成在选择栅极两侧的第二有源区中；
第一金属线，被配置为将共享掺杂区电耦接至第一掺杂区；以及
第二金属线，连接至第二掺杂区。
技术方案9.根据技术方案8所述的电熔丝阵列，
其中，第二掺杂区电耦接至位线，
其中，第一编程栅极和第二编程栅极分别电耦接至编程字线，以及
其中，选择栅极电耦接至选择字线。
技术方案10.根据技术方案8所述的电熔丝阵列，还包括：
第一电介质层，在第一有源区与第一编程栅极之间；
第二电介质层，在第一有源区与第二编程栅极之间；以及
第三电介质层，在选择栅极与第二有源区之间。
技术方案11.根据技术方案10所述的电熔丝阵列，
其中，相同电平的编程电压被施加至第一编程栅极和第二编程栅极，以及
其中，第一电介质层和第二电介质层同时断裂。
技术方案12.根据技术方案10所述的电熔丝阵列，其中，第一电介质层与第二电介质层具有相同的厚度，而第三电介质层比第一电介质层和第二电介质层厚。
技术方案13.根据技术方案8所述的电熔丝阵列，还包括：
第一接触插塞，设置在共享掺杂区与第一金属线之间；以及
第二接触插塞，设置在第一掺杂区与第一金属线之间。
技术方案14.根据技术方案8所述的电熔丝阵列，其中，第一掺杂区具有比第二掺杂区的杂质浓度低的杂质浓度。
技术方案15.根据技术方案8所述的电熔丝阵列，其中，隔离区是浅沟槽隔离STI区。

Claims (10)

1.一种电熔丝，包括：
衬底，包括被隔离区彼此间隔开的第一有源区和第二有源区；
第一编程栅极和第二编程栅极，彼此平行地安置在第一有源区之上；
单个选择栅极，安置在第二有源区之上；
共享掺杂区，形成在第一编程栅极与第二编程栅极之间的第一有源区中；
第一掺杂区和第二掺杂区，形成在选择栅极两侧的第二有源区中；
第一金属线，被配置为将共享掺杂区电耦接至第一掺杂区；以及
第二金属线，连接至第二掺杂区。
2.根据权利要求1所述的电熔丝，还包括：
第一电介质层，在第一有源区与第一编程栅极之间；
第二电介质层，在第一有源区与第二编程栅极之间；以及
第三电介质层，在选择栅极与第二有源区之间。
3.根据权利要求2所述的电熔丝，
其中，相同电平的编程电压被施加至第一编程栅极和第二编程栅极，以及
其中，第一电介质层和第二电介质层同时断裂。
4.根据权利要求2所述的电熔丝，其中，第一电介质层与第二电介质层具有相同的厚度，而第三电介质层比第一电介质层和第二电介质层厚。
5.根据权利要求1所述的电熔丝，还包括：
第一接触插塞，设置在共享掺杂区与第一金属线之间；以及
第二接触插塞，设置在第一掺杂区与第一金属线之间。
6.根据权利要求1所述的电熔丝，其中，第一掺杂区具有比第二掺杂区的杂质浓度低的杂质浓度。
7.根据权利要求1所述的电熔丝，其中，隔离区是浅沟槽隔离STI区。
8.一种电熔丝阵列，包括：
多个选择字线、多个编程字线、多个位线和多个电熔丝，
其中，所述多个电熔丝中的每个电熔丝包括：
衬底，包括被隔离区彼此间隔开的第一有源区和第二有源区；
第一编程栅极和第二编程栅极，彼此平行地安置在第一有源区之上；
单个选择栅极，安置在第二有源区之上；
共享掺杂区，形成在第一编程栅极与第二编程栅极之间的第一有源区中；
第一掺杂区和第二掺杂区，形成在选择栅极两侧的第二有源区中；
第一金属线，被配置为将共享掺杂区电耦接至第一掺杂区；以及
第二金属线，连接至第二掺杂区。
9.根据权利要求8所述的电熔丝阵列，
其中，第二掺杂区电耦接至位线，
其中，第一编程栅极和第二编程栅极分别电耦接至编程字线，以及
其中，选择栅极电耦接至选择字线。
10.根据权利要求8所述的电熔丝阵列，还包括：
第一电介质层，在第一有源区与第一编程栅极之间；
第二电介质层，在第一有源区与第二编程栅极之间；以及
第三电介质层，在选择栅极与第二有源区之间。
CN201510883590.1A 2015-04-21 2015-12-04 具有电熔丝的半导体器件及制造其的方法 Active CN106067459B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150055863A KR20160125114A (ko) 2015-04-21 2015-04-21 이-퓨즈를 구비하는 반도체장치 및 그 제조 방법
KR10-2015-0055863 2015-04-21

Publications (2)

Publication Number Publication Date
CN106067459A true CN106067459A (zh) 2016-11-02
CN106067459B CN106067459B (zh) 2019-11-05

Family

ID=56880860

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510883590.1A Active CN106067459B (zh) 2015-04-21 2015-12-04 具有电熔丝的半导体器件及制造其的方法

Country Status (4)

Country Link
US (1) US9443860B1 (zh)
KR (1) KR20160125114A (zh)
CN (1) CN106067459B (zh)
TW (1) TWI664635B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108336058A (zh) * 2017-01-17 2018-07-27 三星电子株式会社 半导体存储器装置
CN112992243A (zh) * 2019-12-13 2021-06-18 台湾积体电路制造股份有限公司 半导体器件及其形成方法
WO2024000664A1 (zh) * 2022-06-27 2024-01-04 长鑫存储技术有限公司 一种反熔丝结构、反熔丝阵列及其制备方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017111847A (ja) * 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
KR102633049B1 (ko) * 2016-01-08 2024-02-06 삼성전자주식회사 반도체 소자
US9773792B1 (en) * 2016-03-25 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programming cell
CN110277369B (zh) * 2018-03-14 2021-02-09 联华电子股份有限公司 一种动态随机存取存储器元件的熔丝结构
JP2019169525A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
KR102606814B1 (ko) * 2018-12-28 2023-11-29 에스케이하이닉스 주식회사 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법
US10903217B2 (en) * 2019-01-18 2021-01-26 Globalfoundries Singapore Pte. Ltd. Anti-fuse memory cell and a method for forming the anti-fuse memory cell
US11257827B2 (en) * 2019-12-30 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Layout structure including anti-fuse cell
US11239160B2 (en) * 2020-06-16 2022-02-01 International Business Machines Corporation E-fuse with dielectric zipping
US11984397B2 (en) * 2021-11-24 2024-05-14 Nanya Technology Corporation Semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102308338A (zh) * 2009-02-06 2012-01-04 赛鼎矽公司 高可靠性的otp存储器
TW201248631A (en) * 2010-12-22 2012-12-01 Intel Corp Memory cell using BTI effects in high-k metal gate MOS
CN102856325A (zh) * 2011-06-29 2013-01-02 力旺电子股份有限公司 具有双功能的非挥发性半导体记忆单元
TW201340110A (zh) * 2012-03-29 2013-10-01 Ememory Technology Inc 記憶體單元的操作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US8933492B2 (en) 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US9013910B2 (en) 2009-07-30 2015-04-21 Ememory Technology Inc. Antifuse OTP memory cell with performance improvement prevention and operating method of memory
US9224496B2 (en) * 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
KR101699230B1 (ko) 2010-08-30 2017-01-25 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치
KR20130135626A (ko) 2012-06-01 2013-12-11 삼성전자주식회사 프로그램가능한 안티퓨즈 셀 어레이를 포함하는 메모리 장치
US8767434B2 (en) * 2012-09-11 2014-07-01 SK Hynix Inc. E-fuse array circuit
US9007802B2 (en) * 2012-09-11 2015-04-14 SK Hynix Inc. E-fuse array circuit
KR102166748B1 (ko) * 2014-03-28 2020-10-19 에스케이하이닉스 주식회사 퓨즈 어레이

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102308338A (zh) * 2009-02-06 2012-01-04 赛鼎矽公司 高可靠性的otp存储器
TW201248631A (en) * 2010-12-22 2012-12-01 Intel Corp Memory cell using BTI effects in high-k metal gate MOS
CN102856325A (zh) * 2011-06-29 2013-01-02 力旺电子股份有限公司 具有双功能的非挥发性半导体记忆单元
TW201340110A (zh) * 2012-03-29 2013-10-01 Ememory Technology Inc 記憶體單元的操作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108336058A (zh) * 2017-01-17 2018-07-27 三星电子株式会社 半导体存储器装置
CN112992243A (zh) * 2019-12-13 2021-06-18 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN112992243B (zh) * 2019-12-13 2024-03-26 台湾积体电路制造股份有限公司 半导体器件及其形成方法
WO2024000664A1 (zh) * 2022-06-27 2024-01-04 长鑫存储技术有限公司 一种反熔丝结构、反熔丝阵列及其制备方法

Also Published As

Publication number Publication date
KR20160125114A (ko) 2016-10-31
CN106067459B (zh) 2019-11-05
TWI664635B (zh) 2019-07-01
US9443860B1 (en) 2016-09-13
TW201638963A (zh) 2016-11-01

Similar Documents

Publication Publication Date Title
CN106067459A (zh) 具有电熔丝的半导体器件及制造其的方法
CN109427804B (zh) 三维半导体器件
US8278699B2 (en) Nonvolatile semiconductor memory device
US9893076B2 (en) Access transistor of a nonvolatile memory device and method for fabricating same
US9385138B2 (en) Memory devices including vertical pillars and methods of manufacturing and operating the same
US10103156B2 (en) Strap layout for non-volatile memory device
KR100926595B1 (ko) 비휘발성 반도체 메모리
US20160056210A1 (en) Word line connection for memory device and method of making thereof
CN103258826A (zh) 非易失性存储器件及其操作方法和制造方法
CN106449631B (zh) 半导体装置
CN106558591A (zh) 三维半导体器件
KR102342550B1 (ko) 반도체 장치
CN104064565A (zh) 存储器装置
CN102569205A (zh) 非易失性存储器件及其制造方法
CN111326521B (zh) 三维半导体存储器件
CN101764134A (zh) 三维半导体存储装置及其操作方法
US11683934B2 (en) Nonvolatile memory device and method for fabricating the same
CN110391245A (zh) 竖直型存储器件
CN102655153A (zh) 非易失性存储器件及其制造方法
US20240213339A1 (en) Semiconductor memory device
US7915665B2 (en) Non-volatile two-transistor programmable logic cell and array layout
CN114334836A (zh) 用于垂直三维(3d)存储器的单晶水平存取装置
WO2015132851A1 (ja) 半導体装置
CN107492553A (zh) 三晶体管otp存储器单元
US20200294554A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240613

Address after: American Texas

Patentee after: Mimi IP Co.,Ltd.

Country or region after: U.S.A.

Address before: Gyeonggi Do, South Korea

Patentee before: Sk Hynix Inc.

Country or region before: Republic of Korea