TW201638963A - 具有電熔絲的半導體裝置和用於製造其之方法 - Google Patents

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Abstract

一種電熔絲，包括：基板，包括被隔離區彼此間隔開的第一主動區和第二主動區；第一編程閘極和第二編程閘極，彼此平行地安置在第一主動區之上；單一選擇閘極，安置在第二主動區之上；共用摻雜區，形成在第一編程閘極與第二編程閘極之間的第一主動區中；第一摻雜區和第二摻雜區，形成在選擇閘極兩側的第二主動區中；第一金屬線，適用於將共用摻雜區電耦接至第一摻雜區；以及第二金屬線，連接至第二摻雜區。

Description

具有電熔絲的半導體裝置和用於製造其之方法
本公開的各種實施例涉及一種半導體裝置，更具體地，涉及一種具有電熔絲的半導體裝置及製造其的方法。
相關申請的交叉引用
本申請要求2015年4月21日提交的申請號為10-2015-0055863的韓國專利申請的優先權，該韓國專利申請通過引用整體合併於此。
電熔絲(e-fuse)用於執行修復或儲存特定資訊。由於電熔絲具有在封裝級編程的優點，因此其已經廣泛地用在半導體裝置中，例如，諸如DRAM的半導體記憶體裝置。
電熔絲由電晶體構成，並且電熔絲的狀態通過崩潰(break down)電晶體的閘極介電質層來感測。
電熔絲可以以矩陣來佈置而形成陣列。例如，單位電熔絲可以包括選擇電晶體和編程電晶體，並且可以以矩陣式排列來安置而形成陣列。電熔絲陣列包括用於編程電晶體的編程操作/讀取操作的選擇電晶體。
因為單位電熔絲包括編程電晶體和選擇電晶體，所以電熔絲 的總面積必然增大。
本發明的實施例針對一種佔用更少的總空間的電熔絲和電熔絲陣列。
本發明的另一個實施例針對一種電熔絲和一種電熔絲陣列，其能夠在編程電晶體的操作期間防止選擇電晶體的損壞。
根據本發明的實施例，一種電熔絲可以包括：基板，包括被隔離區彼此間隔開的第一主動區和第二主動區；第一編程閘極和第二編程閘極，彼此平行地安置在第一主動區之上；單一選擇閘極，安置在第二主動區之上；共用摻雜區，形成在第一編程閘極與第二編程閘極之間的第一主動區中；第一摻雜區和第二摻雜區，形成在選擇閘極兩側的第二主動區中；第一金屬線，被配置以電耦接共用摻雜區至第一摻雜區；以及第二金屬線，連接至第二摻雜區。
根據本發明的另一個實施例，一種電熔絲陣列可以包括：多個選擇字元線、多個編程字元線、多個位元線和多個電熔絲，其中，多個電熔絲中的每個可以包括：基板，包括被隔離區彼此間隔開的第一主動區和第二主動區；第一編程閘極和第二編程閘極，彼此平行地安置在該第一主動區之上；單一選擇閘極，安置在該第二主動區之上；共用摻雜區，形成在該第一編程閘極與該第二編程閘極之間的該第一主動區中；第一摻雜區和第二摻雜區，形成在該選擇閘極兩側的該第二主動區中；第一金屬線，被配置為電耦接該共用摻雜區至該第一摻雜區；以及第二金屬線，連接至該第二摻雜區。
根據本發明的又一個實施例，一種電熔絲可以包括：第一主動區；第二主動區，從該第一主動區的中心部分開始延伸；第一編程閘極和第二編程閘極的對，彼此平行地安置在該第一主動區之上；第一介電質層，在該第一主動區與該第一編程閘極之間；第二介電質層，在該第一主動區與該第二編程閘極之間；以及單一選擇閘極，與該第一編程閘極和該第二編程閘極間隔開，並且延伸以覆蓋該第一編程閘極與該第二編程閘極之間的該第一主動區的中心部分以及覆蓋該第二主動區的一部分，以及其中，操作電壓被施加至該第一編程閘極和該第二編程閘極中的一個，而該第一編程閘極和該第二編程閘極中的另一個浮接，使得該第一介電質層和該第二介電質層中的一個選擇性地斷裂。電熔絲還可以包括：第一共用摻雜區，形成在該第一編程閘極與該選擇閘極的相對側表面之間的該第一主動區中；第二共用摻雜區，形成在第二編程閘極與選擇閘極的相對側表面之間的第一主動區中；以及第三共用摻雜區，形成在選擇閘極的側表面之下的第二主動區中。電熔絲還可以包括：第一金屬線，連接至第三共用摻雜區；以及第二金屬線，連接至選擇閘極，其中，第一金屬線與第二金屬線彼此平行地安置，且該第一金屬線和該第二金屬線在與該第一編程閘極和該第二編程閘極交叉的方向上。電熔絲還可以包括：第一接觸插塞，設置在第三共用摻雜區與第一金屬線之間；以及第二接觸插塞，設置在該選擇閘極與該第二金屬線之間。該第一介電質層和該第二介電質層具有相同的厚度，而第三介電質層比第一介電質層和第二介電質層厚。
根據本發明的又一個實施例，一種電熔絲陣列可以包括：多個選擇字元線、多個編程字元線、多個位元線和多個電熔絲，其中，多個 電熔絲中的每個可以包括：第一主動區；第二主動區，從該第一主動區的中心部分開始延伸；第一編程閘極和第二編程閘極的對，彼此平行地安置在該第一主動區之上；第一介電質層，在該第一主動區與該第一編程閘極之間；第二介電質層，在該第一主動區與該第二編程閘極之間；以及單一選擇閘極，與該第一編程閘極和該第二編程閘極間隔開，並且延伸以覆蓋該第一編程閘極與該第二編程閘極之間的該第一主動區的中心部分以及覆蓋該第二主動區的一部分，其中，操作電壓被施加至該第一編程閘極和該第二編程閘極中的一個，而該第一編程閘極和該第二編程閘極中的另一個浮接，使得該第一介電質層和該第二介電質層中的一個選擇性地斷裂。電熔絲陣列還可以包括：第一共用摻雜區，形成在該第一編程閘極與該選擇閘極的相對側表面之間的該第一主動區中；第二共用摻雜區，形成在該第二編程閘極與該選擇閘極的相對側表面之間的該第一主動區中；以及第三共用摻雜區，形成在該選擇閘極的側表面之下的該第二主動區中。位元線連接至第三共用摻雜區，其中，選擇字元線被連接至選擇閘極，其中，編程字元線被分別連接至該第一編程閘極和該第二編程閘極，以及其中，位元線和選擇字元線彼此平行地安置。電熔絲陣列還可以包括：第一接觸插塞，設置在該第三共用摻雜區與該位元線之間；以及第二接觸插塞，設置在該選擇閘極與該選擇字元線之間。該第一介電質層與該第二介電質層具有相同的厚度，而該第三介電質層比該第一介電質層和該第二介電質層厚。
根據本發明的又一個實施例，一種用於編程電熔絲的方法，所述電熔絲包括：共用摻雜區；第一摻雜區，連接至共用摻雜區；單一選擇電晶體，包括連接至位元線和選擇閘極的第二摻雜區；第一編程電晶體 和第二編程電晶體，它們共用該共用摻雜區並且分別包括第一閘極介電質層和第二閘極介電質層，其中，在第一操作電壓和第二操作電壓分別被施加至選擇閘極和位元線期間，第三操作電壓同時被施加至第一編程電晶體的閘極和第二編程電晶體的閘極，使得第一介電質層和第二介電質層同時地斷裂。
根據本發明的又一個實施例，一種用於編程電熔絲的方法，所述電熔絲包括第一編程閘極；第一介電質層，在該第一編程閘極之下；第二編程閘極；第二介電質層，在該第二編程閘極之下；單一選擇閘極，安置在該第一編程閘極與該第二編程閘極之間；第一共用摻雜區，在該第一編程閘極與該選擇閘極之間；第二共用摻雜區，在該第二編程閘極與該選擇閘極之間，第三共用摻雜區，安置在該選擇閘極的一個側表面之下；位元線，連接至該第三共用摻雜區；以及選擇字元線，連接至該選擇閘極，其中，當第一操作電壓和第二操作電壓分別被施加至該選擇閘極與該位元線時，第三操作電壓被選擇性地施加至該第一編程閘極和該第二編程閘極中的一個，使得該第一介電質層和該第二介電質層中的被施加了第三操作電壓的一個介電質層(其位於編程閘極之下)斷裂。
11‧‧‧基板
12‧‧‧硬遮罩層
12A‧‧‧開口
13‧‧‧隔離溝渠
14P‧‧‧第一主動區
14S‧‧‧第二主動區
15‧‧‧隔離區
16A‧‧‧預備閘極介電質層
16P1‧‧‧第一閘極介電質層
16P2‧‧‧第二閘極介電質層
16S‧‧‧第三閘極介電質層
17A‧‧‧預備閘極導電層
18‧‧‧共用摻雜區
18F1‧‧‧第三摻雜區
18F2‧‧‧第四摻雜區
19‧‧‧第一摻雜區
20‧‧‧第二摻雜區
21‧‧‧層間介電質層
22‧‧‧第一接觸孔
23‧‧‧第二接觸孔
24‧‧‧第三接觸孔
25‧‧‧第一接觸插塞
26‧‧‧第二接觸插塞
27‧‧‧第三接觸插塞
28‧‧‧第一金屬線
29‧‧‧第二金屬線
100‧‧‧電熔絲
101‧‧‧基板
102‧‧‧可以由隔離區
103‧‧‧第一主動區
104‧‧‧第二主動區
105‧‧‧第一介電質層
106‧‧‧第二介電質層
107‧‧‧第三介電質層
108‧‧‧共用摻雜區
108F1‧‧‧第三摻雜區
108F2‧‧‧第四摻雜區
109‧‧‧第一摻雜區
110‧‧‧第二摻雜區
111‧‧‧閘極
112‧‧‧第一編程閘極
113‧‧‧第二編程閘極
114‧‧‧第一接觸插塞
115‧‧‧第二接觸插塞
116‧‧‧第三接觸插塞
117‧‧‧第一金屬線
118‧‧‧二金屬線
200‧‧‧電熔絲陣列
300‧‧‧電熔絲
301‧‧‧基板
302‧‧‧隔離區
303‧‧‧第一主動區
304‧‧‧第二主動區
305‧‧‧第一介電質層
306‧‧‧第二介電質層
307‧‧‧第三介電質層
308S1‧‧‧第一共用摻雜區
308S2‧‧‧第二共用摻雜區
308S3‧‧‧第三共用摻雜區
309F1‧‧‧第一浮接摻雜區
309F2‧‧‧第二浮接摻雜區
311‧‧‧選擇閘極
312‧‧‧第一編程閘極
313‧‧‧第二編程閘極
314‧‧‧第一接觸插塞
315‧‧‧第二接觸插塞
317‧‧‧第一金屬線
318‧‧‧第二金屬線
400‧‧‧電熔絲陣列
圖1是圖示根據第一實施例的電熔絲的電路圖。
圖2A是圖示根據第一實施例的電熔絲的平面圖。
圖2B是沿圖2A的線A-A’所截取的剖面圖。
圖2C是圖示根據第一實施例的第一修改的電熔絲的剖面圖。
圖2D是圖示根據第一實施例的第二修改的電熔絲的剖面圖。
圖3是在編程操作期間沿圖1的線A-A’所截取的剖面圖。
圖4是在讀取操作期間沿圖1的線A-A’所截取的剖面圖。
圖5是圖示根據第一實施例的電熔絲陣列的視圖。
圖6是描述用於編程根據第一實施例的電熔絲陣列的方法的視圖。
圖7是描述用於讀取根據第一實施例的電熔絲陣列的方法的視圖。
圖8A至8F是圖示用於製造根據第一實施例的電熔絲的方法的視圖。
圖9是描述根據第一實施例的電熔絲陣列的面積減少效果的視圖。
圖10是圖示根據第二實施例的電熔絲的電路圖。
圖11A是圖示根據第二實施例的電熔絲的平面圖。
圖11B是沿圖11A的線A-A’所截取的剖面圖。
圖11C是沿圖11A的線B-B’所截取的剖面圖。
圖12是圖示根據第二實施例的電熔絲陣列的視圖。
圖13是圖示圖12的電熔絲陣列的一部分的平面圖。
圖14是描述用於編程電熔絲陣列的方法的視圖。
圖15是描述用於讀取電熔絲陣列的方法的視圖。
圖16是描述根據第二實施例的電熔絲陣列的面積減小效果 的視圖。
以下將參照附圖來更詳細地描述本發明的示例性實施例。然而，本發明可以以不同的形式體現並且不應當被解釋為局限於本文中所闡述的實施例。更確切地說，這些實施例被提供使得本公開將是徹底且完整的，並且將把本發明的範圍充分地傳達給所屬技術領域中具有通常知識者。貫穿本公開，相同的附圖標記在本發明的各種附圖和實施例中始終代表相同的部分。
附圖不一定成比例，且在某些情況下，可能已放大比例以清楚地說明實施例的特徵。當第一層被稱為在第二層“上”或基板“上”時，其不僅指其中第一層直接形成在第二層或基板上的情況，還指其中在第一層與第二層或基板之間存在第三層的情況。
為了在電熔絲中減小在編程電晶體的斷裂(rupture)期間施加至選擇電晶體的應力，編程電晶體的主動區與選擇電晶體的主動區可以被隔離並且由金屬接觸和金屬線來連接以增加互連電阻率。然而，在這種情況下，需要額外的連接主動區與接觸和金屬線的空間，使得熔絲陣列的總面積增加。根據本發明的示例性實施例，熔絲陣列的總面積可以減小並且施加至選擇電晶體的應力可以減小。根據本發明的示例性實施例，選擇電晶體可以被合併在單一選擇電晶體中，然後由編程電晶體來共用，使得熔絲陣列的總面積可以減小並且施加至選擇電晶體的應力可以減小。
雖然示例性地公開了用於將兩個選擇電晶體合併在單一選擇電晶體中的方法，但是要合併的選擇電晶體的數量或共用合併的單一選 擇電晶體的編程電晶體的數量可以根據電性能而改變。
圖1是圖示根據第一實施例的電熔絲的電路圖。圖2A是圖示根據第一實施例的電熔絲的平面圖。圖2B是沿圖1的線A-A所截取的剖面圖。
參照圖1、圖2A和圖2B，電熔絲100可以包括選擇閘極111、第一編程閘極112和第二編程閘極113。
選擇閘極111、第一編程閘極112和第二編程閘極113可以分別形成在基板101之上。基板101可以包括半導體基板。基板101可以由含矽材料形成。基板101可以包括矽、單晶矽、多晶矽、非晶矽、矽鍺、單晶矽鍺、多晶矽鍺、碳摻雜矽、其之組合和其之疊層中的一種或更多種。基板101可以包括另一種半導體材料，諸如鍺。基板101可以包括III-V族半導體，例如，化合物半導體基板(諸如GaAs)。基板101可以包括絕緣體上矽(SOI)基板。
隔離區102可以形成在基板101中，而第一主動區103和第二主動區104可以由隔離區102來界定。第一主動區103和第二主動區104可以是島形。隔離區102可以是通過溝渠蝕刻形成的淺溝渠隔離(STI)區。隔離區102可以通過將介電質材料填充在隔離溝渠(未編號)中而形成。隔離區102可以包括氧化矽、氮化矽和其之組合中的一種或更多種。第一編程閘極112和第二編程閘極113可以形成在第一主動區103上。選擇閘極111可以被形成在第二主動區104上。第一編程閘極112和第二編程閘極113可以跨越第一主動區103。選擇閘極111可以跨越第二主動區104。選擇閘極111、第一編程閘極112和第二編程閘極113可以彼此平行。第一編程閘 極112、第二編程閘極113和選擇閘極111可以包括導電材料。例如，第一編程閘極112、第二編程閘極113和選擇閘極111可以包括多晶矽、金屬和其之組合中的一種或更多種。
第一介電質層105可以形成在第一主動區103與第一編程閘極112之間。第二介電質層106可以形成在第一主動區103與第二編程閘極113之間。第三介電質層107可以形成在第二主動區104與選擇閘極111之間。第一介電質層105、第二介電質層106和第三介電質層107分別可以包括氧化矽、氮化矽、氮氧化矽、高-k材料和其之組合中的一種或更多種。高-k材料可以包括一材料，其具有的介電常數比氧化矽的介電常數高。例如，高-k材料可以包括具有高於3.9的介電常數的材料。再例如，高-k材料可以包括具有高於10的介電常數的材料。在又一個示例中，高-k材料可以包括具有10至30的介電常數的材料，高-k材料可以包括一種或更多種金屬元素。高-k材料可以包括含鉿材料。含鉿材料可以包括氧化鉿、氧化矽鉿、氮氧化矽鉿和其組合中的一種或更多種。在另一個實施例中，高-k材料可以包括氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鋁和其之組合中的一種或更多種。此外，可以選擇性地使用本領域中已知的其他高-k材料。第一介電質層105和第二介電質層106可以以薄的厚度來形成使得有助於斷裂。
共用摻雜區108可以形成在第一編程閘極112與第二編程閘極113的相對側表面之間的第一主動區103中。第一摻雜區109可以形成在選擇閘極111的一個側表面之下的第二主動區104中。第二摻雜區110可以形成在選擇閘極111的另一個側表面之下的第二主動區104中。第三摻雜區 108F1可以形成在第一編程閘極112的一個側表面之下的第一主動區103中。第四摻雜區108F2可以形成在第二編程閘極113的一個側表面之下的第一主動區103中。共用摻雜區108、第一摻雜區109、第二摻雜區110、第三摻雜區108F1和第四摻雜區108F2可以用相同的導電雜質來摻雜。例如，它們可以用N型雜質來摻雜，諸如磷(P)或砷(As)。在另一個示例中，共用摻雜區108、第一摻雜區109、第二摻雜區110、第三摻雜區108F1和第四摻雜區108F2可以包括低濃度摻雜部分和高濃度摻雜部分。低濃度摻雜部分可以被稱為LDD結構。
第一接觸插塞114可以形成在共用摻雜區108上。第二接觸插塞115可以形成在第一摻雜區109上。第三接觸插塞116可以形成在第二摻雜區110上。第一接觸插塞114、第二接觸插塞115和第三接觸插塞116可以處於同一水平。可以形成用於將第一接觸插塞114電耦接至第二接觸插塞115的第一金屬線117。第二金屬線118可以形成在第三接觸插塞116上。第一金屬線117與第二金屬線118可以處於同一水平並且可以獨立地形成。通過第一接觸插塞114、第二接觸插塞115和第一金屬線117，共用摻雜區108和第一摻雜區109可以彼此連接。第三摻雜區108F1和第四摻雜區108F2可以浮接。第一接觸插塞114、第二接觸插塞115和第三接觸插塞116可以由含金屬材料形成。例如，它們可以由鎢形成。第一金屬線117和第二金屬線118可以由含金屬材料形成。例如，它們可以由鋁、鎢和其他金屬材料中的一種或更多種形成。
第一編程閘極112、第一介電質層105、共用摻雜區108和第三摻雜區108F1可以形成第一編程電晶體PGM Tr1。第二編程閘極113、 第二介電質層106、共用摻雜區108和第四摻雜區108F2可以形成第二編程電晶體PGM Tr2。選擇閘極111、第三介電質層107、第一摻雜區109和第二摻雜區110可以形成選擇電晶體SEL Tr。第一編程電晶體PGM Tr1、第二編程電晶體PGM Tr2和選擇電晶體SEL Tr可以是金屬氧化物半導體場效應電晶體(MOSFET)。例如，第一編程電晶體PGM Tr1、第二編程電晶體PGM Tr2和選擇電晶體SEL Tr可以是N通道MOSFET。第一編程電晶體PGM Tr1和第二編程電晶體PGM Tr2可以共用該共用摻雜區108。
圖2C是圖示第一實施例的第一修改的剖面圖。除第三介電質層107以外，根據第一修改的電熔絲可以包括與圖2B的元件相同的元件。
參照圖2C，選擇閘極111之下的第三介電質層107可以比第一介電質層105和第二介電質層106厚。第一介電質層105和第二介電質層106可以形成得薄使得有助於斷裂。
因此，因為第三介電質層107形成得厚，所以形成在第三介電質層107中的電場可以減小。結果，有可能抑制洩漏電流，諸如，閘極誘導汲極洩漏(GIDL，gate-induced drain leakage)電流。
圖2D是圖示根據第一實施例的第二修改的電熔絲的剖面圖。除第三介電質層107和第二摻雜區110以外，根據第二修改的電熔絲可以包括與圖2B的元件相同的元件。
參照圖2D，選擇閘極之下的第三介電質層107可以比第一介電質層105和第二介電質層106厚。
選擇電晶體SEL Tr可以具有在其中第一摻雜區109的雜質濃度比第二摻雜區110的雜質濃度低的非對稱接面(asymmetric junction)結 構。也就是，第一摻雜區109可以通過摻雜具有低濃度的雜質來形成，而第二摻雜區110可以通過摻雜具有高濃度的雜質來形成。因此，即使第一摻雜區109的電位變得高於選擇閘極111的電位，由於第一摻雜區109具有低濃度的雜質，因而可以防止第一摻雜區109中的閘極誘導汲極洩漏(GIDL)電流。
作為第三修改，為了在第一摻雜區109與第二摻雜區110之間具有雜質濃度的差異，第一摻雜區109可以通過摻雜具有低濃度的雜質而形成為低濃度摻雜部分，而第二摻雜區110可以形成為包括低濃度摻雜部分和高濃度摻雜部分。
作為第一修改和第二修改，有可能通過增加選擇閘極111之下的第三介電質層107的厚度或者以非對稱接面結構形成第一摻雜區109和第二摻雜區110來改善選擇電晶體的可靠度。
根據以上的第一實施例及其修改，第一編程電晶體PGM Tr1與第二編程電晶體PGM Tr2可以共用單一選擇電晶體SEL Tr。也就是，第一編程電晶體PGM Tr1與第二編程電晶體PGM Tr2可以通過共用摻雜區108、第一接觸插塞114、第二接觸插塞115和第一金屬線117來共用單一選擇電晶體SEL Tr。
圖3是在編程操作期間沿圖1的線A-A’所截取的剖面圖。
參照圖3，在編程操作期間，可以將第一操作電壓V1施加至選擇閘極111，且可以通過第二金屬線118將第二操作電壓V2施加至第二摻雜區110。因此，可以在選擇閘極111之下形成通道區，且第二操作電壓V2可以連接至第一摻雜區109。第一摻雜區109中所共用的共用摻雜區 108可以變得接近第二操作電壓V2。
在以上的編程操作期間，可以將編程電壓(即，第三操作電壓V3)同時地施加至第一編程閘極112和第二編程閘極113。第一編程閘極112與第一主動區103之間的第一介電質層105可以通過第一編程閘極112與共用摻雜區108之間的電壓差而斷裂。與第一介電質層105的斷裂同時，第二編程閘極113與第一主動區103之間的第二介電質層106可以通過第二編程閘極113與共用摻雜區108之間的電壓差而斷裂(見，參考符號“R”)。以這樣的方式，電熔絲可以通過同時使第一介電質層105和第二介電質層106斷裂來編程。例如，第二操作電壓V2可以是接地電壓，而第三操作電壓V3可以高於第一操作電壓V1。
圖4是在讀取操作期間沿圖1的線A-A’所截取的剖面圖。
參照圖4，可以將第四操作電壓V4同時施加至第一編程閘極112和第二編程閘極113，可以通過第二金屬線118將第五操作電壓V5施加至第二摻雜區110，以及可以將第六操作電壓V6施加至選擇閘極111。這樣，可以在第一編程閘極112和第二編程閘極113之下形成通道區。因此，可以通過通道區來讀取電流Ir。電流Ir可以經由第一接觸插塞114、第一金屬線117和第二接觸插塞115而從共用摻雜區108流向第一摻雜區109。在第五操作電壓V5是接地電壓的情況下，第四操作電壓V4可以與第六操作電壓V6相同。第三操作電壓V3可以大於第四操作電壓V4。如此一來，當第四操作電壓V4被同時施加至第一編程閘極112和第二編程閘極113時，有可能同時讀取電熔絲的狀態。
根據以上的描述，第一編程電晶體PGM Tr1和第二編程電 晶體PGM Tr2可以通過隔離區102而與選擇電晶體SEL Tr隔離，使得在第一編程電晶體PGM Tr1和第二編程電晶體PGM Tr2的編程操作期間施加至選擇電晶體SEL Tr的應力可以被釋放。
此外，由於第一編程電晶體PGM Tr1和第二編程電晶體PGM Tr2兩個共用單一選擇電晶體SEL Tr，所以可以同時編程第一編程電晶體PGM Tr1和第二編程電晶體PGM Tr2。因此，可以不需要兩個選擇電晶體來驅動第一編程電晶體PGM Tr1和第二編程電晶體PGM Tr2。所以，電熔絲100的總面積可以減小。
圖5是圖示包括根據第一實施例的電熔絲的電熔絲陣列的視圖。
參照圖5，電熔絲陣列200可以包括多個選擇字元線SWL1至SWLa、多個編程字元線PWL1至PWLn、多個位元線BL1至BLm和多個單位電熔絲M。多個單位電熔絲M可以以n×m(n和m是正整數)的矩陣方式被排列並且形成陣列。X方向可以被稱為列方向，而Y方向可以被稱為行方向。
多個單位電熔絲M中的每個可以包括兩個編程電晶體P1和P2以及單一選擇電晶體S。每個單位電熔絲M可以具有參照圖1至圖2D而描述的結構。
多個選擇字元線SWL1至SWLa可以彼此並行地安置。多個選擇字元線SWL1至SWLa可以沿行方向(Y方向)延伸。多個選擇字元線SWL1至SWLa可以連接至單位電熔絲M1的選擇閘極中的每個。例如，選擇字元線SWL1至SWLa中的每個可以連接至參照圖1至圖2D所描述的選 擇閘極111。
多個編程字元線PWL1至PWLn可以彼此並行地安置。編程字元線PWL1至PWLn可以沿行方向(Y方向)延伸。編程字元線PWL1至PWLn可以連接至單位電熔絲M的編程閘極中的每個。例如，編程字元線PWL1和編程字元線PWL2中的每個可以分別連接至參照圖1至圖2D所描述的第一編程閘極112和第二編程閘極113。
多個位元線BL1至BLm可以彼此並行地安置。多個位元線可以沿列方向(X方向)延伸。位元線BL1至BLm可以連接至每個單位電熔絲M的任意一個摻雜區。例如，位元線BL1至BLm可以連接至參照圖1至圖2D所描述的第二摻雜區110。圖1至圖2D中的第二金屬線118可以對應於位元線BL1至BLm。
如圖5中所示，在電熔絲陣列200中的每個單位電熔絲M中，由於單一選擇電晶體S由兩個編程電晶體P1和P2共用，因此可以不需要兩個選擇電晶體，使得電熔絲陣列200的總面積可以減小。
在下文中，將描述用於操作根據第一實施例的電熔絲陣列的方法。為了解釋的方便起見，電熔絲陣列可以被示例為2×2電熔絲。
圖6是用於描述用於編程電熔絲陣列的方法的視圖，而圖7是用於描述用於讀取電熔絲陣列的方法的視圖。
參照圖6和圖7，電熔絲陣列可以包括多個電熔絲M1至M4、多個選擇字元線SWL1和SWL2、多個編程字元線PWL1至PWL4以及多個位元線BL1至BL2。
電熔絲M1至M4中的每個可以具有參照圖1至圖2D所描 述的結構。
用於操作電熔絲陣列的方法可以包括編程方法和讀取方法。在下文中，將關於例如電熔絲M1來描述操作方法。
編程操作
參照圖1和圖6，可以施加多個編程電壓Vp1、Vp2和Vp3以執行對電熔絲M1的編程操作。例如，可以將電壓Vp1施加至選擇字元線SWL1以選擇電熔絲M1。電壓Vp1可以足以使選擇電晶體S的通道導通。可以將電壓Vp2施加至位元線BL1，以及可以將電壓Vp3施加至編程字元線PWL1和PWL2。電壓Vp2與電壓Vp3之間的電壓差可以足以使選中電熔絲M1的編程電晶體P1和P2的閘極介電質層斷裂。
當編程選中電熔絲M1時，施加至選中字元線SWL1的電壓Vp1可以使選擇電晶體S的通道導通。因此，施加至位元線BL1的電壓Vp2可以通過選擇電晶體S的通道和共用摻雜區SD而到達編程電晶體P1和P2的通道。在此，施加至編程字元線PWL1和PWL2的Vp3與施加至位元線BL1的Vp2之間的電壓差可以導致編程電晶體P1和P2的閘極介電質層的斷裂。這樣，選中電熔絲M1可以被編程。
例如，施加至選擇字元線SWL1的電壓Vp1可以是3V，施加至位元線BL1的電壓Vp2可以是0V以及施加至編程字元線PWL1和PWL2的電壓Vp3可以是5.5V。
通過將同一位準的電壓Vp3同時施加至編程字元線PWL1和PWL2，有可能同時使選中電熔絲M1中的編程電晶體P1和P2的閘極介電質層斷裂。
當執行對選中電熔絲M1的編程操作時，未選中電熔絲M3也可以被選擇字元線SWL1以及編程字元線PWL1和PWL2共用。然而，連接至未選中電熔絲M3的位元線BL2可以浮接，因此未選中電熔絲M3的編程可以被抑制。
當執行對選中電熔絲M1的編程操作時，未選中電熔絲M2也可以被位元線BL1共用。電壓Vp2可以被施加到連接至未選中電熔絲M2的位元線BL1。然而，施加至選擇字元線SWL2以及編程字元線PWL3和PWL4的電壓是接地電壓(0V)，從而未選中電熔絲M2的選擇電晶體S可以處於關閉狀態。因此，未選中電熔絲M2的編程電晶體的閘極介電質層不會斷裂。也就是，未選中電熔絲M2不會被編程。
當執行對選中電熔絲M1的編程操作時，連接至未選中電熔絲M4的位元線BL2處於浮接狀態，且施加至選擇字元線SWL2以及編程字元線PWL3和PWL4的電壓是接地電壓(0V)，從而未選中電熔絲M4的選擇電晶體可以處於關閉狀態。因此，未選中電熔絲M4的編程電晶體的閘極介電質層不會斷裂。也就是，未選中電熔絲M4不會被編程。
讀取操作
參照表2和圖7，將描述讀取操作。
為了執行對電熔絲M1的讀取操作，可以施加多個讀取電壓。例如，為了選擇電熔絲M1，可以將電壓Vr1施加到連接至電熔絲M1的選擇字元線SWL1。可以將電壓Vr2施加至電熔絲M1的編程字元線PWL1和PWL2，可以將電壓0V施加到連接至電熔絲M1的位元線BL1。未選中字元線BL2可以浮接。電壓Vr1可以足以使選擇電晶體S的通道導通。儲存在電熔絲M1中的資訊可以通過檢測經由選擇電晶體S的通道和共用摻雜區SD而流向位元線BL1的電流來確定。
例如，電壓Vr2可以是2.5V，而電壓Vr1可以是1.55V。當編程電晶體P1和P2斷裂時，編程電晶體P1和P2的閘極、共用摻雜區SD和選擇電晶體S的汲極可以被短路，使得2.5V的電壓可以被施加至位元線BL1。
圖8A至圖8F是圖示用於製造根據第一實施例的電熔絲的方法的視圖。
如圖8A中所示，可以準備基板11。基板11可以包括適用於半導體處理的材料。基板11可以包括半導體基板。基板11可以由含矽材料形成。基板11可以包括矽、單晶矽、多晶矽、非晶矽、矽鍺、單晶矽鍺、多晶矽鍺、碳摻雜矽、其之組合和其疊層中的一種或更多種。基板11可以包括另一種半導體材料，諸如鍺。基板11可以包括III-V族半導體材料，例如，化合物半導體基板(諸如GaAs)。基板11可以包括絕緣體上矽(SOI)基板。
可以對基板11執行淺溝渠隔離(STI)處理。例如，可以在基板11上形成硬遮罩層12。可以在硬遮罩層12中形成多個開口12A。為了形成多個開口12A，可以使用遮罩(未示出)來蝕刻硬遮罩層12。硬遮罩層12可以由具有對基板11的蝕刻選擇性的材料形成。例如，硬遮罩層12可以包括氮化矽。雖然未顯示，但是還可以在硬遮罩層12與基板11之間形成緩衝層或襯墊層。緩衝層可以由氧化矽形成。
可以形成隔離溝渠13。可以使用具有開口12A的硬遮罩層12作為蝕刻遮罩來蝕刻基板11。因此，可以形成隔離溝渠13。可以通過隔離溝渠13來在基板11中界定第一主動區14P和第二主動區14S。第一主動區14P與第二主動區14S之間的空間可以變成隔離溝渠13。在第一主動區14P中，安置有一對編程電晶體。在第二主動區14S中，安置有選擇電晶體。
如圖8B中所示，可以在隔離溝渠13中形成隔離區15。隔離區15可以包括氧化矽、氮化矽和其之組合中的一種或更多種。可以使用化學氣相沉積(CVD)製程或另一種沉積製程來用介電質材料填充隔離溝渠13。隨後，可以通過化學機械拋光(CMP)製程來使介電質材料平坦化。 隔離區15可以包括旋塗介電質(SOD)。
可以去除硬遮罩層12。可以在基板11上形成預備閘極介電質層16A。預備閘極介電質層16A可以包括氧化矽、氮化矽、氮氧化矽、高-k材料和其之組合中的一種或更多種。高-k材料可以包括具有比氧化矽的介電常數高的介電常數的材料。例如，高-k材料可以包括具有高於3.9的介電常數的材料。再例如，高-k材料可以包括具有高於10的介電常數的材料。在又一個示例中，高-k材料可以包括具有10至30的介電常數的材料。高-k材料可以包括一種或更多種金屬元素。高-k材料可以包括含鉿材料。含鉿材料可以包括氧化鉿、氧化矽鉿、氮氧化矽鉿和其組合中的一種或更多種。在另一個實施例中，高-k材料可以包括氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鋁和其組合中的一種或更多種。在另一個實施例中，可以使用本領域中已知的其他高-k材料。
可以在預備閘極介電質層16A上形成預備閘極導電層17A。預備閘極導電層17A可以包括多晶矽、金屬和其之組合中的一種或更多種。例如，預備閘極導電層17A可以由多晶矽和金屬的層疊形成。
如圖8C中所示，可以執行閘極圖案化製程。例如，可以蝕刻預備閘極導電層17A和預備閘極介電質層16A。如此一來，第一閘極介電質層16P1、第二閘極介電質層16P2和第三閘極介電質層16S可以形成。可以通過蝕刻預備閘極介電質層16A來形成第一閘極介電質層16P1、第二閘極介電質層16P2和第三閘極介電質層16S。第一閘極介電質層16P1、第二閘極介電質層16P2和第三閘極介電質層16S可以具有相同的厚度。可以分別在第一閘極介電質層16P1、第二閘極介電質層16P2和第三閘極介電質 層16S上形成第一編程閘極PG1、第二編程閘極PG2和選擇閘極SG。第一編程閘極PG1、第二編程閘極PG2和選擇閘極SG可以具有相同的厚度。在另一個示例中，第三閘極介電質層16S的厚度可以與第一閘極介電質層16P1的厚度和第二閘極介電質層16P2的厚度不同。例如，第三閘極介電質層16S可以比第一閘極介電質層16P1和第二閘極介電質層16P2厚。在增大第三閘極介電質層16S的厚度的情況下，形成在第三閘極介電質層16S中的電場可能減小，且還可能抑制閘極誘導汲極洩漏(GIDL)電流的發生。為了增大第三閘極介電質層16S的厚度，還可以形成用於第三閘極介電質層16S的預備閘極介電質層。
如圖8D中所示，可以形成多個摻雜區。多個摻雜區可以包括共用摻雜區18、第一摻雜區19、第二摻雜區20、第三摻雜區18F1和第四摻雜區18F2。
可以在第一編程閘極PG1與第二編程閘極PG2的相對側表面之間的第一主動區14P中形成共用摻雜區18。可以在選擇閘極SG的一個側表面之下的第二主動區14S中形成第一摻雜區19。可以在選擇閘極SG的另個一側表面之下的第二主動區14S中形成第二摻雜區20。可以在第一編程閘極PG1的一個側表面之下的第一主動區14P中形成第三摻雜區18F1。可以在第二編程閘極PG2的一個側表面之下的第一主動區14P中形成第四摻雜區18F2。共用摻雜區18、第一摻雜區19、第二摻雜區20、第三摻雜區18F1和第四摻雜區18F2可以用相同的導電雜質來摻雜。例如，它們可以用N型雜質來摻雜，諸如，磷(P)或砷(As)。為了抑制GIDL電流的發生，如圖2D中所示，第一摻雜區19的雜質濃度可以與第二摻雜區20的雜質濃 度不同。
為了形成以上的摻雜區，可以執行注入或其他摻雜技術。
雖然未顯示，但是可以分別在第一編程閘極PG1、第二編程閘極PG2和選擇閘極SG的兩個側壁上形成閘極間隔物。因此，共用摻雜區18、第一摻雜區19、第二摻雜區20、第三摻雜區18F1和第四摻雜區18F2可以包括低濃度摻雜部分和高濃度摻雜部分。低濃度摻雜部分可以被稱作LDD結構。
根據以上製程，可以形成第一編程電晶體、第二編程電晶體和選擇電晶體。第一編程電晶體可以包括第一編程閘極PG1、共用摻雜區18和第三摻雜區18F1。第二編程電晶體可以包括第二編程閘極PG2、共用摻雜區18和第四摻雜區18F2。選擇電晶體可以包括選擇閘極SG、第一摻雜區19和第二摻雜區20。選擇電晶體可以通過隔離區15而與第一編程電晶體和第二編程電晶體間隔。因此，在編程操作期間，可以避免施加至選擇電晶體的應力。
第一編程電晶體與第二編程電晶體可以共用該共用摻雜區18。
如圖8E中所示，可以形成層間介電質層21。層間介電質層21可以包括氧化矽、氮化矽和其之組合中的一種或更多種。
可以通過選擇性地蝕刻層間介電質層21來形成第一接觸孔22、第二接觸孔23和第三接觸孔24。共用摻雜區18的表面可以被第一接觸孔22暴露。選擇電晶體的第一摻雜區19的表面可以被第二接觸孔23暴露。選擇電晶體的第二摻雜區20的表面可以被第三接觸孔24暴露。
如圖8F中所示，可以分別在第一接觸孔22、第二接觸孔23和第三接觸孔24中形成接觸插塞。可以在第一接觸孔22中形成第一接觸插塞25，可以在第二接觸孔23中形成第二接觸插塞26。可以在第三接觸孔24中形成第三接觸插塞27。第一接觸插塞25、第二接觸插塞26和第三接觸插塞27可以由金屬材料形成。例如，第一接觸插塞25、第二接觸插塞26和第三接觸插塞27可以包括鈦、氮化鈦、鎢和其之組合中的一種或更多種。在本實施例中，第一接觸插塞25、第二接觸插塞26和第三接觸插塞27可以是按鈦、氮化鈦和鎢的順序的層疊。
然後，可以形成第一金屬線28和第二金屬線29。第一接觸插塞25和第二接觸插塞26可以通過第一金屬線28彼此電耦接。因此，選擇電晶體可以通過共用摻雜區18而被第一編程電晶體和第二編程電晶體共用。第二金屬線29可以電耦接至第三接觸插塞27。第一金屬線28和第二金屬線29可以由金屬材料形成。第一金屬線28和第二金屬線29可以處於同一水平。第一金屬線28可以電性地獨立於第二金屬線29。
圖9是描述根據第一實施例的電熔絲陣列的面積減小效果的視圖。在圖9中，對照範例顯示對每個編程電晶體設置各自的選擇電晶體以選擇編程電晶體的情況。
參照圖9，由於僅單一選擇閘極被佈置在根據第一實施例的電熔絲陣列中，因此與對照範例相比，有可能減小面積。例如，有可能將面積減小大約10%。
圖10是根據第二實施例的電熔絲的電路圖。圖11A是圖示根據第二實施例的電熔絲的平面圖。圖11B是沿圖11A的線A-A’所截取 的剖面圖。圖11C是沿圖11A的線B-B’所截取的剖面圖。
參照圖10、圖11A、圖11B和圖11C，電熔絲300可以包括選擇閘極311、第一編程閘極312和第二編程閘極313。
選擇閘極311、第一編程閘極312和第二編程閘極313可以分別形成在基板301上。隔離區302可以形成在基板301上，且第一主動區303和第二主動區304可以由隔離區302來界定。第一主動區303可以是島型。第二主動區304可以是從第一主動區303的中心部分沿一個方向延伸的形狀。也就是，第一主動區303可以電耦接至第二主動區304。隔離區302可以是通過溝渠蝕刻形成的淺溝渠隔離(STI)區。第一編程閘極312和第二編程閘極313可以形成在主動區303上。選擇閘極311可以形成在第一編程閘極312與第二編程閘極313之間的主動區303上。第一編程閘極312和第二編程閘極313可以形成為跨越主動區303。選擇閘極311可以覆蓋第一主動區303的中心部分，且選擇閘極311的一端可以延伸以覆蓋第二主動區304的一部分。選擇閘極311、第一編程閘極312和第二編程閘極313可以彼此平行。第一編程閘極312、第二編程閘極313和選擇閘極311可以包括導電材料。例如，第一編程閘極312、第二編程閘極313和選擇閘極311可以包括多晶矽、金屬和其之組合中的一種或更多種。
第一介電質層305可以形成在第一主動區303與第一編程閘極312之間。第二介電質層306可以形成在第一主動區303與第二編程閘極313之間。第三介電質層307可以形成在第一主動區303與選擇閘極311之間。第三介電質層307的一端可以延伸以覆蓋第二主動區304的一部分。第一介電質層305、第二介電質層306和第三介電質層307可以分別包括氧化 矽、氮化矽、氮氧化矽、高-k材料和其之組合中的一種或更多種。第一介電質層305和第二介電質層306可以以薄的厚度來形成使得有助於斷裂。第三介電質層307可以厚厚地形成，使得可以防止選擇閘極311可靠度的劣化。
第一共用摻雜區308S1可以形成在第一編程閘極312與第二編程閘極311的相對側表面之間的第一主動區303中。第二共用摻雜區308S2可以形成在第二編程閘極313與選擇閘極311的相對側表面之間的第一主動區303中。第一浮接摻雜區309F1可以形成在第一編程閘極312的一個側表面之下的第一主動區303中。第二浮接摻雜區309F2可以形成在第二編程閘極313的一個側表面之下的第一主動區303中。第三共用摻雜區308S3可以形成在選擇閘極311的一個側表面之下的第二主動區304中。第一共用摻雜區308S1、第二共用摻雜區308S2和第三共用摻雜區308S3可以用與第一浮接摻雜區309F1和第二浮接摻雜區309F2的導電雜質相同的導電雜質來摻雜。例如，它們可以用N型雜質來摻雜，諸如磷(P)或砷(As)。在另一個示例中，第一共用摻雜區308S1、第二共用摻雜區308S2和第三共用摻雜區308S3以及第一浮接摻雜區309F1和第二浮接摻雜區309F2可以包括低濃度摻雜部分和高濃度摻雜部分。低濃度摻雜部分可以被稱為LDD結構。為了抑制GIDL電流的發生，第一共用摻雜區308S1和第二共用摻雜區308S2可以具有比第三共用摻雜區308S3的雜質濃度低的雜質濃度。因此，第一共用摻雜區308S1、第二共用摻雜區308S2和第三共用摻雜區308S3可以以非對稱接面結構來形成。結果，可以改善選擇電晶體SEL Tr的可靠度。
第一接觸插塞314可以形成在第三共用摻雜區308S3上。第二接觸插塞315可以形成在選擇閘極311上。第一接觸插塞314和第二接觸 插塞315可以處於同一水平。第一金屬線317可以形成在第一接觸插塞314上。第二金屬線318可以形成在第二接觸插塞315上。第一金屬線317和第二金屬線318可以處於同一水平並且彼此獨立地形成。第一浮接摻雜區309F1和第二浮接摻雜區309F2可以浮接。第一接觸插塞314和第二接觸插塞315可以由含金屬材料形成。例如，它們可以由鎢形成。第一金屬線317和第二金屬線318可以由含金屬材料形成。例如，它們可以由鋁、鎢和其它含金屬材料中的一種或更多種形成。第一金屬線317與第二金屬線318可以彼此平行。也就是，第一金屬線317與第二金屬線318可以沿彼此平行的同一方向延伸。
第一編程閘極312、第一介電質層305、第一共用摻雜區308S1和第一浮接摻雜區309F1可以形成第一編程電晶體PGM Tr1。第二編程閘極313、第二介電質層306、第二共用摻雜區308S2和第二浮接摻雜區309F2可以形成第二編程電晶體PGM Tr2。選擇閘極311、第三介電質層307、第一共用摻雜區308S1和第二共用摻雜區308S2可以形成選擇電晶體SEL Tr。第一編程電晶體PGM Tr1、第二編程電晶體PGM Tr2和選擇電晶體SEL Tr可以是MOSFET。例如，第一編程電晶體PGM Tr1、第二編程電晶體PGM Tr2和選擇電晶體SEL Tr可以是N通道MOSFET。
如上，第一編程電晶體PGM Tr1和第二編程電晶體PGM Tr2可以共用單一選擇電晶體SEL Tr。即，選擇電晶體SEL Tr可以通過第一共用摻雜區308S1而被第一編程電晶體PGM Tr1共用，且選擇電晶體SEL Tr可以通過第二共用摻雜區308S2而被第二編程電晶體PGM Tr2共用。
參照圖11A，雖然顯示了單一選擇閘極311，但是如圖10 中所示，單一選擇閘極311可以用作第一子選擇電晶體S1、第二子選擇電晶體S2和第三子選擇電晶體S3各自的選擇閘極。即，第一子選擇電晶體S1、第二子選擇電晶體S2和第三子選擇電晶體S3的選擇閘極可以合併在單一選擇閘極311中。第二子選擇電晶體S2和第三子選擇電晶體S3可以共用第三共用摻雜區308S3。第一子選擇電晶體S1、第二子選擇電晶體S2和第三子選擇電晶體S3的選擇閘極可以連接至第二金屬線318。因此，第一子選擇電晶體S1、第二子選擇電晶體S2和第三子選擇電晶體S3可以回應於施加至第二金屬線318的操作電壓而同時導通。結果，第一子選擇電晶體S1、第二子選擇電晶體S2和第三子選擇電晶體S3可以以與第一實施例的單一選擇電晶體相同的方式來驅動。
如上，由於單一選擇閘極可以被第一編程電晶體PGM Tr1和第二編程電晶體PGM Tr2共用，因此可以不需要安置兩個選擇閘極以驅動第一編程電晶體PGM Tr1和第二編程電晶體PGM Tr2，從而可以減小電熔絲300的總面積。
用於根據第二實施例的編程操作和讀取操作的方法與根據第一實施例的方法不同。即，根據第二實施例的電熔絲300可以選擇性地編程或讀取第一編程電晶體PGM Tr1和第二編程電晶體PGM Tr2。這可以參照以下的電熔絲陣列的操作方法。
圖12是圖示包括根據第二實施例的電熔絲的電熔絲陣列的視圖。
參照圖12，電熔絲陣列400可以包括多個選擇字元線SWL1至SWLa、多個編程字元線PWL1至PWLn、多個位元線BL1至BLm和多 個電熔絲。多個電熔絲可以以n×m(n和m是正整數)矩陣方式來排列並且形成陣列。
多個電熔絲中的每個可以包括兩個編程電晶體以及單一選擇電晶體。每個電熔絲可以具有參照圖10和圖11A所描述的結構。
選擇字元線SWL1至SWLa可以放置在基板上，且相鄰的選擇字元線可以彼此並行地安置。選擇字元線可以沿列方向延伸。選擇字元線SWL1至SWLa可以分別連接至電熔絲的選擇閘極。例如，選擇字元線可以連接至參照圖10和圖11A所描述的選擇閘極311。
編程字元線PWL1至PWLn可以放置在基板上，且相鄰的編程字元線可以彼此並行地安置。編程字元線可以沿行方向延伸。編程字元線PWL1至PWLn可以分別連接至電熔絲的編程閘極。例如，編程字元線可以連接至參照圖10和圖11A所描述的第一編程閘極312或第二編程閘極313。
位元線BL1至BLm可以放置在基板上，且相鄰的位元線可以彼此並行地安置。位元線可以沿列方向延伸。位元線BL1至BLm可以連接至每個電熔絲的任意一個摻雜區。例如，位元線可以連接至參照圖10和圖11A所描述的第三共用摻雜區308S3。
圖13是圖示圖12的電熔絲陣列的一部分的平面圖。
參照圖13，單一位元線BL1可以由相鄰電熔絲M1和M2共用。
如圖12和圖13中所示，由於在電熔絲陣列400中，每個電熔絲的單一選擇閘極由兩個編程電晶體共用，因此可以不需要兩個選擇閘 極，使得電熔絲陣列400的總面積可以減小。此外，由於單一位元線由兩個電熔絲共用，因此電熔絲陣列400的總面積可以進一步減小。
在下文中，將描述用於操作根據第二實施例的電熔絲陣列的方法。為了方便起見，電熔絲陣列可以被示例為2×2電熔絲。
圖14是描述用於編程電熔絲陣列的方法的視圖，以及圖15是描述用於讀取電熔絲陣列的方法的視圖。
在圖14和圖15中，電熔絲陣列可以包括多個電熔絲M1至M4、多個選擇字元線SWL1至SWL2、多個編程字元線PWL1至PWL4和位元線BL1。
電熔絲M1至M4中的每個可以具有參照圖10和圖11A所描述的結構。
用於操作電熔絲陣列的方法可以包括用於編程的方法和用於讀取的方法。在下文中，將描述用於操作電熔絲(例如電熔絲M1)的方法。
編程操作
參照表1和圖14，可以施加多個編程電壓以執行對電熔絲M1的編程操作。例如，可以將電壓Vp1施加至選擇字元線SWL1以選擇電熔絲M1。電壓Vp1可以足以使子選擇電晶體S1、S2和S3的通道導通。可以將電壓Vp2施加至位元線BL1，以及可以將電壓Vp3施加至編程字元線PWL1。電壓Vp2與電壓Vp3之間的電壓差可以足以使選中電熔絲M1的編程電晶體P1的閘極介電質層斷裂。
在對選中電熔絲M1的編程操作期間，施加至選擇字元線SWL1的電壓Vp1可以使子選擇電晶體S1、S2和S3的通道導通。因此，施 加至位元線BL1的電壓Vp2可以通過子選擇電晶體S1、S2和S3以及第一共用摻雜區SD1而到達編程電晶體P1的通道。在此，施加至編程字元線PWL1的Vp3與施加至位元線BL1的Vp2之間的電壓差可以使編程電晶體P1的閘極介電質層斷裂。因此，選中電熔絲M1可以被編程。
例如，施加至選擇字元線SWL1的電壓Vp1可以是3V，施加至位元線BL1的電壓Vp2可以是0V，以及施加至編程字元線PWL1的電壓Vp3可以是5.5V。編程字元線PWL2可以具有0V的電壓或者可以浮接。
由於電壓Vp3被施加至編程字元線PWL1且編程字元線PWL2浮接，因此選中電熔絲M1中的編程電晶體P1的閘極介電質層可以選擇性地斷裂。
在對作為電熔絲M1的選中電熔絲M1的編程操作期間，未選中電熔絲M2可以由位元線BL1和編程字元線PWL1共用。電壓Vp2可以被施加到連接至未選中電熔絲M2的位元線BL1。即使在這種情況下，由於被施加至選擇字元線SWL2的電壓是接地電壓(0V)，因此未選中電熔絲M2的選擇電晶體也可以處於關閉狀態。因此，未選中電熔絲M2的編程電晶體的閘極介電質層不會斷裂。即，未選中電熔絲M2不會被編程。
在對選中電熔絲M1的編程操作期間，未選中電熔絲M3和M4也可以由選擇字元線SWL1和位元線BL1共用。然而，由於施加至編程字元線PWL3和PWL4的電壓是接地電壓(0V)，因此未選中電熔絲M3的編程電晶體的閘極介電質層不會斷裂。即，未選中電熔絲M3不會被編程。此外，由於施加至選擇字元線SWL2的電壓是接地電壓(0V)，因此未選中電熔絲M4的選擇電晶體可以處於關閉狀態。因此，未選中電熔絲M4的編 程電晶體的閘極介電質層不會斷裂。即，未選中電熔絲M4不會被編程。
讀取操作
參照表2和圖15，將描述讀取操作。
可以施加多個讀取電壓以執行對電熔絲M1的讀取操作。例如，可以將電壓Vr1施加到連接至電熔絲M1的選擇字元線SWL1以選擇電熔絲M1。可以將電壓Vr2施加到連接至電熔絲M1的編程字元線PWL1，可以將0V的電壓施加到連接至電熔絲M1的位元線BL1。電壓Vr1可以足以使子選擇電晶體S1、S2和S3的通道導通。儲存在電熔絲M1中的資訊可以通過檢測經由子選擇電晶體S1、S2和S3的通道以及第三共用摻雜區SD1和SD3而流向位元線BL1的電流Ir來確定。
例如，電壓Vr2可以是2.5V，而電壓Vr1可以是1.55V。當第一編程電晶體PGM Tr1斷裂時，由於第一編程電晶體PGM Tr1的閘極、共用摻雜區和選擇電晶體的汲極被短路，因此2.5V的電壓可以被施加至位元線BL1。
圖16是描述根據第二實施例的電熔絲陣列的面積減小效果的視圖。作為對照範例，圖1顯示被設置以選擇編程電晶體的選擇電晶體。
參照圖16，由於唯一的選擇閘極被配置在根據第二實施例的電熔絲陣列中，因此與對照範例相比，總面積可以減小。例如，有可能將面積減小大約10%。
根據實施例，由於兩個編程電晶體共用單一選擇電晶體，因此電熔絲的面積和電熔絲陣列的面積可以減小。
此外，根據實施例，由於編程電晶體通過隔離區與選擇電晶 體隔離，因此可以緩解施加至選擇電晶體的應力以實現可靠的電熔絲和電熔絲陣列。
此外，根據實施例，由於兩個編程電晶體共用單一選擇電晶體且兩個相鄰電熔絲共用單一位元線，因此電熔絲陣列的面積可以減小。
雖然已經關於特定實施例描述了本發明，但是對於所述屬技術領域中具有通常知識者將明顯的是，在不脫離如所附申請專利範圍中所限定的本發明的精神和範疇的情況下，可以做出各種改變和修改。
100‧‧‧電熔絲
101‧‧‧基板
102‧‧‧可以由隔離區
103‧‧‧第一主動區
104‧‧‧第二主動區
108‧‧‧共用摻雜區
108F1‧‧‧第三摻雜區
108F2‧‧‧第四摻雜區
109‧‧‧第一摻雜區
110‧‧‧第二摻雜區
111‧‧‧閘極
112‧‧‧第一編程閘極
113‧‧‧第二編程閘極
114‧‧‧第一接觸插塞
115‧‧‧第二接觸插塞
116‧‧‧第三接觸插塞
117‧‧‧第一金屬線
118‧‧‧二金屬線

Claims (15)

  1. 一種電熔絲，包括：基板，包括被隔離區彼此間隔開的第一主動區和第二主動區；第一編程閘極和第二編程閘極，彼此平行地安置在該第一主動區之上；單一選擇閘極，安置在該第二主動區之上；共用摻雜區，形成在該第一編程閘極與該第二編程閘極之間的該第一主動區中；第一摻雜區和第二摻雜區，形成在該選擇閘極兩側上的該第二主動區中；第一金屬線，被配置以電耦接該共用摻雜區至該第一摻雜區；以及第二金屬線，連接至該第二摻雜區。
  2. 根據申請專利範圍第1項所述的電熔絲，還包括：第一介電質層，在該第一主動區與該第一編程閘極之間；第二介電質層，在該第一主動區與該第二編程閘極之間；以及第三介電質層，在該選擇閘極與該第二主動區之間。
  3. 根據申請專利範圍第2項所述的電熔絲，其中，相同位準的編程電壓被施加至該第一編程閘極和該第二編程閘極，以及其中，該第一介電質層和該第二介電質層同時斷裂。
  4. 根據申請專利範圍第2項所述的電熔絲，其中，該第一介電質層與該第二介電質層具有相同的厚度，而該第三介電質層比該第一介電質層和該第二介電質層厚。
  5. 根據申請專利範圍第1項所述的電熔絲，還包括：第一接觸插塞，設置在該共用摻雜區與該第一金屬線之間；以及第二接觸插塞，設置在該第一摻雜區與該第一金屬線之間。
  6. 根據申請專利範圍第1項所述的電熔絲，其中，該第一摻雜區具有比該第二摻雜區的雜質濃度低的雜質濃度。
  7. 根據申請專利範圍第1項所述的電熔絲，其中，該隔離區是淺溝渠隔離(STI)區。
  8. 一種電熔絲陣列，包括：多個選擇字元線、多個編程字元線、多個位元線和多個電熔絲，其中，所述多個電熔絲中的每個電熔絲包括：基板，包括被隔離區彼此間隔開的第一主動區和第二主動區；第一編程閘極和第二編程閘極，彼此平行地安置在該第一主動區之上；單一選擇閘極，安置在該第二主動區之上；共用摻雜區，形成在該第一編程閘極與該第二編程閘極之間的第一主動區中；第一摻雜區和第二摻雜區，形成在該選擇閘極兩側上的該第二主動區中；第一金屬線，被配置以電耦接該共用摻雜區至該第一摻雜區；以及第二金屬線，連接至該第二摻雜區。
  9. 根據申請專利範圍第8項所述的電熔絲陣列，其中，該第二摻雜區電耦接至該些位元線，其中，該第一編程閘極和該第二編程閘極分別電耦接至該些編程字元 線，以及其中，該選擇閘極電耦接至該些選擇字元線。
  10. 根據申請專利範圍第8項所述的電熔絲陣列，還包括：第一介電質層，在該第一主動區與該第一編程閘極之間；第二介電質層，在該第一主動區與該第二編程閘極之間；以及第三介電質層，在該選擇閘極與該第二主動區之間。
  11. 根據申請專利範圍第10項所述的電熔絲陣列，其中，相同位準的編程電壓被施加至該第一編程閘極和該第二編程閘極，以及其中，該第一介電質層和該第二介電質層同時斷裂。
  12. 根據申請專利範圍第10項所述的電熔絲陣列，其中，該第一介電質層與該第二介電質層具有相同的厚度，而該第三介電質層比該第一介電質層和該第二介電質層厚。
  13. 根據申請專利範圍第8項所述的電熔絲陣列，還包括：第一接觸插塞，設置在該共用摻雜區與該第一金屬線之間；以及第二接觸插塞，設置在該第一摻雜區與該第一金屬線之間。
  14. 根據申請專利範圍第8項所述的電熔絲陣列，其中，該第一摻雜區具有比該第二摻雜區的雜質濃度低的雜質濃度。
  15. 根據申請專利範圍第8項所述的電熔絲陣列，其中，該隔離區是淺溝渠隔離(STI)區。
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