CN106057796B - 具有触发器器件的保护器件及其形成方法 - Google Patents

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Abstract

本申请涉及具有触发器器件的保护器件及其形成方法。半导体器件包括具有晶闸管的垂直保护器件和布置在衬底中的横向触发器元件。所述横向触发器元件用于触发所述垂直保护器件。

Description

具有触发器器件的保护器件及其形成方法
相关申请的交叉引用
本发明要求于2015年4月13日提交的美国临时申请62/146,777的权益，其通过引用合并于此。
技术领域
本发明一般地涉及半导体器件，且在具体实施例中涉及具有触发器器件的保护器件及其形成方法。
背景技术
电气过载(EOS)被视作是集成电路(IC)或器件暴露于超过其绝对最大额度的电流或电压中。EOS可以由于电压过冲导致高破坏性电流而发生。
一种类型的EOS是静电放电(ESD)，其被称为是静电电荷在处于不同静电电势的本体或表面之间的转移。ESD可以由于电荷从带电本体的突然放电而发生。在不同带电物体靠近在一起时或者不同带电物体之间的电介质击穿时ESD发生，常产生可见的闪光。ESD通常是在从1ns到200ns的非常短的时段中的在0.1A至30A的范围中的高电流事件。
另一种类型的EOS涉及快速暂态电压浪涌。最强烈的暂态涉及闪电和工业浪涌。暂态过电压事件通常是短的持续时间，从数微秒到几毫秒，但是不长于ESD事件。暂态电压浪涌的波形可以是振荡或脉冲式的。波形通常具有在0.5μs到10μs的量级的上升波前。暂态过电压的范围可以从1kV到50kV。
雪崩二极管通常用于ESD保护，其中针对减少的箝位电压来使用具有回跳(snap-back)(负差分电阻区域)的晶体管结构。硅控整流器(SCR)或晶闸管被用于特殊目的，其中因为在闩锁之后的非常低的保持电压而需要甚至更低的箝位电压。目前为止，SCR由于其在单位面积上的高鲁棒性而被用于片上ESD保护。晶闸管也由于其在接通状态期间的面积效率和低箝位电压而可以被用作用于系统级ESD的分立保护器件。
发明内容
根据本发明的一个实施例，一种半导体器件包括具有晶闸管的垂直保护器件和布置在衬底中的横向触发器元件。所述横向触发器元件用于触发所述垂直保护器件。
根据本发明的一个实施例，一种半导体器件包括垂直保护器件和布置在衬底中的横向触发器元件。垂直保护器件包括在衬底的第一主表面处的阳极/阴极端子、布置在衬底中的触发器输入端子以及阴极/阳极端子。横向触发器元件包括耦合到垂直器件的阳极/阴极端子的第一端子区域和与第一端子区域横向间隔开且耦合到触发器输入端子的第二端子区域。
根据本发明的一个实施例，一种形成半导体器件的方法，所述方法包括：在衬底中形成垂直保护器件；以及，在所述衬底中形成用于触发所述垂直保护器件的横向触发器元件。所述方法还包括在所述衬底中形成电路径，以便将所述横向触发器元件与所述垂直保护器件电耦合。
附图说明
为了更彻底地理解本发明，参考以下内容并结合附图来描述，在附图中：
图1是根据本发明实施例的用来保护电路的ESD器件的示意性图示；
图2A-2E示出了根据本发明实施例的ESD器件；
图3A示出了根据本发明替选实施例的被耦合为触发垂直器件的横向触发器器件的示意性横截面视图，图3B-3D示出了根据本发明替选实施例的、被耦合为触发垂直器件的包括PIN二极管的横向触发器器件的示意性横截面视图；
图4A示出了包括垂直器件和横向触发器元件的ESD保护器件的实施例的横截面视图；其中图4B和图4D示出了根据一个实施例的ESD保护器件的可能的顶部示意性视图，以及其中图4C示出了对应的电路示意图；
图5示出了ESD保护器件的一个替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件，其中横向触发器元件通过衬底互连耦合到背侧金属化部；
图6A和图6B示出了ESD保护器件的替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件，其中修改了掺杂区域的横向位置以改进横向触发器元件；
图7A-7D示出了ESD保护器件的替选实施例，所述ESD保护器件包括垂直器件和横向触发器元件，其中横向触发器元件的基极区域分开地形成，其中图7A-7C示出了横截面视图且图7D示出了顶部视图；
图8A-8C示出了ESD保护器件的替选实施例的横截面图，所述ESD保护器件包括垂直器件和横向触发器元件，其中通过相反掺杂区域形成了多个互连；
图9示出了ESD保护器件的替选实施例的顶视图，所述ESD保护器件包括垂直器件和横向触发器元件，其中互连被形成为过孔；
图10A-10F示出了在根据本发明实施例的在各个制造阶段的包括垂直器件和横向触发器元件的半导体保护器件；
图11示出了ESD保护器件的替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件，其中横向触发器元件通过互连耦合到背侧金属化部，且进一步包括隔离结构；
图12A示出了双向暂态电压抑制器件的替选实施例的横截面视图，其包括两个器件：第一器件，包括垂直器件和横向触发器元件；以及第二器件，包括垂直器件和横向触发器元件，其中第一器件和第二器件相反取向，且衬底通过过孔耦合到前侧；以及，图12B示出了双向暂态电压抑制器件的对应电路；
图13示出了包括垂直器件和横向触发器元件的单向暂态电压抑制器件的替选实施例的横截面视图，且衬底通过互连耦合到前侧；
图14A-14L示出了在根据本发明实施例的在各个制造阶段的包括垂直器件和横向触发器元件的半导体保护器件；
图15示出了ESD保护器件的替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件；
图16示出了一个替选实施例，其包括隔离沟槽以将阻塞二极管与其它组件隔离；
图17示出了根据本发明实施例的包围多个导电互连中的每个导电互连的相反掺杂区域；
图18是包括两个器件的双向暂态电压抑制器件的替选实施例的横截面视图；
图19示出了包括垂直器件和横向触发器元件的单向暂态电压抑制器件的替选实施例的横截面视图，其中衬底通过互连耦合到前侧；
图20A示出了根据本发明实施例的不具有金属沟槽互连的垂直器件的横截面视图；以及
图20B示出了根据本发明实施例的不具有金属沟槽互连而具有同一表面上的全接触的替选器件的横截面视图。
具体实施方式
下面将详细讨论各个实施例的制造和使用。然而，应理解，本发明提供了很多可以应用的创造性构思，其可以在多种具体场景中实施。这里所讨论的具体实施例仅为用以制造和使用本发明的特殊方式的示例，而不限制本发明的范围。
将在具体场景中参考优选实施例来描述本发明，即应用于静电放电保护的硅控整流器(SCR)结构。然而，本发明也可以应用于其它半导体结构以及诸如包括暂态电压保护器件的电涌保护之类的其它应用。
ESD保护器件以及TVS保护器件难以关于ESD目标来进行调节。例如，在没有改变保护器件的其它指标的情况下，改变击穿电压是困难的。本发明的实施例通过使用独立于垂直保护器件的单独的横向触发器器件而克服了这些限制。横向触发器器件被用来触发垂直保护器件且可以被分开地设计成在较低阈值电压下且更快地切换。本发明实施例通过使用布置在衬底内的金属性互连，将横向触发器器件与背侧接触以及垂直保护器件的触发器输入耦合，克服了传统设计中的问题。
将使用图1来描述保护器件的示意图。将使用图2来描述本发明实施例的示意性结构实现，同时将使用图4来描述具体示例性实施例。图5-图9、图11-图13、图15-图20进一步描述结构实施例，而图10和图14将用来描述根据本发明实施例的保护器件的形成方法。
图1是根据本发明实施例的用来保护电路的ESD器件的示意性示图。
如图1所示，ESD器件21并联耦合到要保护的电路11。要保护的电路11可以是任意类型的高速数据接口/电路。示例包括逻辑、模拟、混合信号、存储器、包括内部缓冲器的功率电路、驱动器等。
参见图1，ESD驱动器21在ESD脉冲出现在焊盘5上时被触发。在没有ESD脉冲的情况下，ESD器件21处于关断位置且不传导任何电流。当焊盘5遇到ESD脉冲时，ESD器件21通过ESD应力电压被触发到接通，以将ESD电流从焊盘传导到地(衬底电压VSS)。由此，来自ESD事件的电荷通过用来保护电路11的并联ESD电路而被耗散。
为了有效的ESD保护，ESD器件21必需在比所保护的电路11的击穿电压小的电压处被触发。例如，在MOS晶体管的情况下，号击穿电压通常是栅极氧化物的击穿电压。因此，ESD器件21必需在短时间内在小于击穿电压的电压处接通，以避免破坏电路11。另外，ESD器件21的保持电压和接通电阻将影响保护的鲁棒性。较低的保持电压和较小的电阻提供更鲁棒的保护。然而，在一些常规器件中，保持电压可以高于电路11的操作电压(VDD)，以避免阻碍其在正常工作条件下的操作。
因此，ESD电路必须要与所保护的电路的需求匹配。例如，要保护高压器件的ESD器件21与要保护低压器件的ESD器件相比，具有较高的触发电压和保持电压。
然而，需要用来保护高压电路的高压ESD保护器件通常具有许多缺点。这些大器件的器件行为不能被容易地调节以满足不同功率组件的各自要求。
在各个实施例中，ESD器件21包括耦合到半导体控制的整流器(SCR)器件41的触发器元件31，在一个实施例中触发器元件31可以是晶闸管。当在焊盘5处的电压低于触发器器件的阈值时，SCR 41不导通。在不导通的状态中，SCR 41可以被调制作为双极锁存器，其包括双极结型晶体管(BJT)PNP器件以及BJT NPN器件。
只要焊盘5处的电压超过特定阈值，触发器元件31就引起触发器电流ITRIG流动。即使在焊盘5处的电压小于SCR 41的阈值电压，触发器电流ITRIG的出现也造成SCR 41传导大电流IESD 36。
一旦SCR 41被锁定，SCR 41可以被调制作为前向偏置的PIN二极管。因此，即使不再施加ITRIG，SCR 41也继续保持在接通(IESD将继续流动)，直到前向电流下落到称为保持电流的阈值以下。
在不同实施例中，SCR 41包括垂直器件而触发器元件31包括横向器件，该横向器件具有垂直于SCR 41中流动的电流而流动的横向电流。在不同实施例中，使用布置在ESD器件21的衬底之内的金属性互连来进行触发器元件31和SCR 41之间的连接。有利地，在没有任何附加掩膜的情况下形成触发器元件31。
图2A示出了根据本发明一个实施例的ESD器件。
图2A示出了本发明的包括垂直器件61和横向触发器元件69的一个实施例。在不同实施例中，垂直器件61中的电流流动可以包括沿着Y轴的垂直方向，而横向触发器元件69中的电流流动可以包括沿着X轴的横向方向。
在不同实施例中，横向触发器元件69可以包括任何合适的器件，包括：诸如PN二极管、PIN二极管和齐纳二极管的二极管、双极晶体管、MOS晶体管等。
参见图2A，在一个实施例中，垂直器件61包括SCR器件，其可以包括p型阳极62、n型阴极68、n型n基极SCR区域64和p型p基极SCR区域66。在替选实施例中，垂直器件61可以包括一个或更多个双极晶体管，所述双极晶体管包括绝缘栅双极晶体管IGBT、结场效应晶体管、MOS场效应晶体管和用于ESD、TVS和其它保护器件的其它器件。
在一个实施例中，SCR器件包括硅基器件。在替选实施例中，SCR器件可以被形成在氮化镓(GaN)、碳化硅(SiC)或其它宽带隙半导体材料的一层或多层上。在一个或多个实施例中，SCR器件的一层或多层可以形成在布置在衬底上的GaN或SiC层上。替选地，在其它实施例中，SCR器件的所有层形成在GaN或SiC层之内。在不同实施例中，SCR器件可以形成在异质外延半导体上。在替选实施例中，顶层例如可以包括不同的半导体材料，以改善横向触发器元件69的响应时间。作为示例，横向触发器元件69可以形成在布置在包括垂直器件61的宽带隙半导体衬底中的窄带隙中。
在图2A中，横向触发器元件69包括PNP双极晶体管，所述PNP双极晶体管包括p型阳极62、n型n基极SCR区域64的一部分和p型集电极63。在不同实施例中，p型阳极62和p型集电极63包括高掺杂区域，例如，具有在1019cm-3至1021cm-3之间的掺杂浓度。
横向触发器元件69的阈值电压或触发电压通过n型n基极SCR区域64的掺杂和横向宽度X1以及P/N结的结突变性来控制。因为较低热预算以及使用较低能量注入来形成p型阳极和p型集电极63的可能性，可以与垂直器件61的掺杂无关地控制横向P/N结的结突变性。
参见图2A，在不同实施例中，p型集电极63通过互连65耦合到n型阴极68，所述互连65通过金属连接而形成以短路p型集电极63和n型阴极68之间的P/N结。因此，在将垂直器件61接通之前，横向触发器元件69有助于将ESD脉冲的开始部分或来自焊盘5的TVS电涌放电至地。
如图2A所示，p型集电极63也通过分流电阻器67和互连65耦合到p型p基极SCR区域66。在横向触发器元件69的触发之前，n型n基极SCR区域64和p型p基极SCR区域66之间的P/N结被反向偏置，以防止通过垂直器件61的任何传导。然而，横向触发器元件69由于ESD脉冲或TVS电涌的触发上拉了p型基极SCR区域66的电势。因此，n型n基极SCR区域64和p型p基极SCR区域66之间的P/N结变为前向偏置，造成垂直器件61开始传导电流。因为针对给定的器件面积而言具有可用于导电的较大的横截面积，所以垂直器件61被配置成传导更大的电流。
有利地，垂直器件61可以独立地针对ESD或TVS器件特性进行优化，诸如保持电流、不优化触发电压情况下的最大放电电流以及快速切换响应，因为这些功能都是通过横向触发器元件69单独操控的。有利地，n型n基极SCR区域64和p型p基极SCR区域66的层可以为了改进性能而被优化。例如，n型n基极SCR区域64和p型p基极SCR区域66的掺杂特性对相应的电流增益和基极接通速率具有很强的影响。
图2B和图2C示出了包括另外的本征区域的替选实施例。
在图2B中，横向触发器元件69包括PNP双极晶体管，所述PNP双极晶体管包括p型阳极62、本征区域的一部分、接触n型n基极SCR区域64的n型垂直区域64B以及p型集电极63。图2C示出了一个替选实施例，其中n型垂直区域64B没有接触n型n基极SCR区域64。
图2D示出了替选实施例，其包括附加的横向触发器元件69A，该附加的横向触发器元件69A包括MOS晶体管或耦合到横向PNP双极晶体管的输出的IGBT 69A。图2D的实施例可以与图2A-图2C的实施例中的任意一个组合。
图2E示出了替选实施例，其包括附加的横向触发器元件，该附加的横向触发器元件包括耦合到横向PNP双极晶体管的输出的二极管串69B。图2E的实施例可以与图2A-图2D的实施例中的任意一个组合。
图3A示出了根据本发明替选实施例的被耦合为触发垂直器件的横向触发器器件的示意性横截面视图。
这个实施例示出了使用二极管作为示例形成的横向二极管79。横向二极管79在大电势被施加在焊盘5处时被前向偏置且可以被用来触发垂直器件71。横向二极管79包括p型阳极72和n型阴极78。因为硅二极管的较低的内建电势(通常在0.6V至0.7V之间变化)，硅横向二极管79可能不是最优选器件，除非使用不同的材料系统。例如，因为碳化硅的较大带隙，SiC二极管的内建电势可以在3V左右。
图3B示出了根据本发明替选实施例的、被耦合为触发垂直器件的包括PIN二极管的横向触发器器件的示意性横截面视图。
图3A所示的二极管79可以容易地被触发，且可以在正常操作条件下造成从焊盘5到地的漏电流。二极管79在一个实施例中可以被修改作为PIN二极管89。PIN二极管89包括p型阳极72、本征区域83和n型阴极78。本征区域83或非常低掺杂区域将p型阳极72与n型阴极73分隔开在加工期间可以容易控制的第三距离X3。
图3C示出了根据本发明替选实施例的、被耦合为触发垂直器件的包括PIN二极管的横向触发器器件的示意性横截面视图。
在这个实施例中，本征区域83A在PIN二极管的p型阳极72和n型阴极73之间以及在p型阳极72和n型n基极SCR区域74之间延伸。n型n基极SCR区域74的一部分也在PIN二极管的p型阳极72和n型阴极73之间延伸。
图3D示出了根据本发明替选实施例的、被耦合为触发垂直器件的包括PIN二极管的横向触发器器件的示意性横截面视图。
在这个实施例中，本征区域83B完全在PIN二极管的p型阳极72和n型阴极73之间延伸。与之前的实施例类似，本征区域83B布置在p型阳极72和n型n基极SCR区域74之间。
图4A示出了包括垂直器件和横向触发器元件的ESD保护器件的实施例的横截面视图。图4B示出了在一个实施例中的ESD保护器件的可能的顶部示意性视图，图4C示出了对应的电路示意图，图4D示出了在一个实施例中的ESD保护器件的替选的可能的顶部示意性视图。
参见图4A，ESD保护器件包括形成在衬底中的垂直器件125、横向触发器元件115和阻塞二极管135。
衬底100可以包括一个或多个外延层，且在不同实施例中可以包括硅、氮化镓、碳化硅或其它宽带隙半导体材料。在不同实施例中，衬底100可以包括一个或多个外延层，所述外延层包括一个或多个异质外延层。
在不同实施例中，衬底100可以包括p型或n型掺杂。
第一掺杂区域120被布置在衬底100中，留出剩余衬底110，所述剩余衬底是在背侧减薄和金属化之后剩余的衬底100。第一掺杂区域120在一个实施例中可以是大的阱区(也参见图4B和图4D)或者在一些实施例中可以是掩埋层。在不同实施例中，第一掺杂区域120具有与剩余衬底110相反的掺杂类型。例如，如果剩余衬底110具有第一掺杂类型，则第一掺杂类型120具有与第一掺杂类型相反的第二掺杂类型。在一个实施例中，剩余衬底110可以包括高掺杂，例如在1018cm-3至9×1019cm-3之间。
第二掺杂区域130布置在第一掺杂区域120中。第二掺杂区域130可以在一个或多个实施例中被形成为阱区。在一个或多个实施例中，第二掺杂区域130可以为约1μm至约5μm。可替选地，第二掺杂区域130可以在1μm至3μm之间。在一个或多个实施例中，第二掺杂区域130在一个实施例中可以具有1015cm-3至1019cm-3以及1017cm-3至1018cm-3的掺杂浓度。
参见图4A，第三掺杂区域150布置在第二掺杂区域130之内。第三掺杂区域150可以具有与第二掺杂区域130相同的掺杂类型。可替选地，在一些实施例中，第三掺杂区域150也可以具有与第二掺杂区域130不同的掺杂类型。然而，第三掺杂区域150具有比第二掺杂区域130低的导电率。因而，在一个实施例中，第三掺杂区域150可以比第二掺杂区域130掺杂得更低。此外在一些实施例中，第三掺杂区域150甚至可以是本征的。在一个或多个实施例中，第三掺杂区域150可以具有1012cm-3至1019cm-3的掺杂浓度。可替选地，在不同实施例中，第三掺杂区域150可以具有1012cm-3至1014cm-3之间、1014cm-3至1016cm-3之间或者1016cm-3至1018cm-3之间的掺杂。在一个或多个实施例中，第三掺杂区域150具有约为1μm至8μm的垂直厚度t150，第二掺杂区域130的垂直厚度t130约为0.1μm至3μm。
第四掺杂区域140与第二掺杂区域130相邻布置且通过第一掺杂区域120的一部分而隔开。在一个实施例中，第四掺杂区域140与第二掺杂区域130可以具有相同的掺杂。可替选地，在其它实施例中，第四掺杂区域140可以具有与第二掺杂区域130不同的掺杂。在不同实施例中，第四掺杂区域140可以是低掺杂区域，且在一个实施例中，可以具有与第三掺杂区域150类似的掺杂。
一个或多个第五掺杂区域160布置在第三掺杂区域150中，且因为第五掺杂区域160具有与第三掺杂区域150相反的掺杂，第五掺杂区域160与第三掺杂区域150形成p/n结。第五掺杂区域160通过布置在上覆绝缘层112中的互连114而耦合到金属互连层116。
在一个或多个实施例中，第五掺杂区域160具有为第三掺杂区域150的垂直厚度t150的5％至50％的垂直厚度。例如，在一个实施例中，第五掺杂区域160的垂直厚度的范围是从第三掺杂区域150的垂直厚度的20％至40％。例如，在一个实施例中，第五掺杂区域160的垂直厚度的范围是从0.02μm至0.05μm。在不同实施例中，第五掺杂区域160是重掺杂区域，且在一个实施例中，包括至少1019cm-3和约1019cm-3至1021cm-3的峰值掺杂浓度。
在一个或多个实施例中，根据需要可以在金属互连层116之上形成钝化层和一个或多个接触焊盘。
第六掺杂区域180被布置在第四掺杂区域140中，且具有与第四掺杂区域140相同的掺杂。在一个实施例中，利用不同的掩膜步骤且因此利用不同的注入工艺来形成第五掺杂区域160和第六掺杂区域180。第五掺杂区域160还通过互连114耦合到金属互连层116。因此，第五掺杂区域160耦合到第六掺杂区域180，二者均耦合到要保护的节点(例如图1中的焊盘5)。
第七掺杂区域175从第一掺杂区域120朝着第五掺杂区域160延伸。第七掺杂区域175具有与第五掺杂区域160相同的掺杂类型，且可以在与第五掺杂区域160相同的掩膜步骤中形成。
作为示例，在一个实施例中，剩余衬底110具有n型掺杂，第一掺杂区域120具有p型掺杂，第二掺杂区域130、第三掺杂区域150、第四掺杂区域140和第六掺杂区域180具有n型掺杂。第五掺杂区域160和第七掺杂区域175具有p型掺杂。
背侧金属层122布置在剩余衬底110之下且耦合到诸如地的参考电势。在一些实施例中，背侧金属层122可以通过硅化物层而耦合到剩余衬底110。在不同实施例中，背侧金属层122可以包括诸如氮化钛(TiN)的金属氮化物层、铜层(Cu)、金锡(AuSn)、金银(AuAg)或铝层(Al)。
多个导电互连190形成在衬底100内。仅作为示例，在图4A和其它附图中示出了两个导电互连190。在不同实施例中，可以形成更多或更少数目(仅为一个)的导电互连190。在一个或更多个实施例中，多个导电互连190布置在第一掺杂区域120中。此外，多个导电互连190延伸超过第一掺杂区域120且进入到剩余衬底110中。
在一个或多个实施例中，多个导电互连190包括金属性层，使得与剩余衬底110形成肖特基接触。在不同实施例中，多个导电互连190包括铜、钛、硅化物、钽、钨和其它金属性材料。例如，多个导电互连190还可以包括导电金属氮化物和金属硅化物。在一个或更多个实施例中，多个导电互连190可以包括导电碳形态，例如石墨。
多个导电互连190可以包括侧壁绝缘层或间隔物，以便避免将多个导电互连190中的金属性材料与一个或多个层短路。由此，与多个导电互连190接触的掺杂区域被电短路到剩余衬底110。
应注意，虽然图4B示出了两个对称器件、子单元A(SU-A)和子单元B(SU-B)，但是本发明实施例也可以只包括单个单元，例如，左部分(SU-A)或右部分(SU-B)。也参见图2，其以更为简单的示例性表示示出了这个实施例。
图4D示出了在一个实施例中的ESD保护器件的可替选的可能的顶部示意性视图。与图4B不同，这个实施例示出了圆形器件结构。
因而，也如图4C所示，图4A中的器件包括形成在第一掺杂区域120和第四掺杂区域140之间的二极管135。二极管135的阴极耦合到要保护的I/O节点，而二极管135的阳极通过多个导电互连190耦合成等电势。在没有多个导电互连190的情况下，二极管135通过另一p/n结耦合到剩余衬底110，以便形成双极晶体管。对比之下，通过使用多个导电互连190，在电路中实现二极管135。
在一个示例性实施例中，垂直器件125包括n型剩余衬底110、p型第一掺杂区域120、n型第二掺杂区域130、低掺杂n型(n-)第三掺杂区域150、n型(n-)第四掺杂区域140、p型(p+)第五掺杂区域160、n型(n+)第六掺杂区域180、p型(p+)第七掺杂区域175。在可替选实施例中，掺杂类型可以相反。另外，在一个可替选实施例中，低掺杂n型第三掺杂区域150和n型第四掺杂区域140通过外延生长来产生且具有相同的掺杂。
此外，参见图4C以及图4A，垂直器件125包括晶闸管，晶闸管包括形成在剩余衬底110、第一掺杂区域120和第二掺杂区域130之间的第一双极晶体管以及形成在第一掺杂区域120、第二掺杂区域130、第三掺杂区域150和第五掺杂区域160之间的第二双极晶体管。
通过形成在第五掺杂区域160和第七掺杂区域175之间的双极晶体管，形成了横向触发器元件115。第二掺杂区域130和第三掺杂区域150形成了构成横向触发器元件115的双极晶体管的基极区域。横向触发器元件115的第七掺杂区域175(其形成了横向触发器元件115的第七掺杂区域175的端子(图4C中的电路元件)通过多个导电互连190中的一个或多个而耦合到剩余衬底110。此外，第七掺杂区域175通过第一掺杂区域120的具有电阻器145的电阻的部分而耦合到垂直器件125的触发器输入元件。
有利地，形成SCR器件的第一掺杂区域120、第二掺杂区域130和第三掺杂区域150可以被独立优化或改变，而无需改变横向触发器元件115。此外，第七掺杂区域175可以被独立地改变，而没有对SCR的层造成影响。由此，利用本发明的实施例，横向触发器元件115可以被独立优化，而垂直器件125可以被独立优化。例如，第七掺杂区域175可以被优化，以与第二掺杂区域130产生陡峭p/n结，以便降低触发器电压和加快横向触发器元件115的切换时间。可替选地，通过将第七掺杂区域175更靠近第五掺杂区域160，可以改变第七掺杂区域175的布局。具体来说，相比于垂直结，横向上可以更容易地形成突变结。例如，具体针对浅的区域诸如第五掺杂区域160，可以使用注入工艺和退火工艺来形成非常陡峭的横向结。
图5示出了ESD保护器件的一个替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件，其中横向触发器元件通过穿通衬底互连耦合到背侧金属化部。
与之前的实施例不同，在这个实施例中，互连延伸通过衬底100作为穿通衬底互连290。由此，在这个实施例中，在横向触发器元件115和背侧金属化部(背侧金属层122)之间没有引入额外的电阻。
图6A和图6B示出了ESD保护器件的替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件，其中修改了掺杂区域的横向位置以改进横向触发器元件。
与先前的实施例类似，互连190被形成为与衬底100接触。可替选地，在本实施例的一个实现中，可以包括穿通衬底互连290，其中通过穿通衬底互连290将横向触发器元件(在图6A中标为615A且在图6B中标为615B)耦合到背侧金属层122。
此外，第五掺杂区域160和第七掺杂区域175的布局可以改变。例如，在图6A中，在一种示例中，第五掺杂区域160可以朝着第七掺杂区域175横向延伸。在另一个实施例中，在图6B中，第七掺杂区域175可以朝着第五掺杂区域160延伸。
图7A示出了ESD保护器件的替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件，其中横向触发器元件的基极区域分开地形成。
作为横向触发器元件的又一个优化示例，横向触发器元件115的基极区域780可以独立地形成，例如使用注入工艺。由此，可以控制基极区域780的相反掺杂，而无需改变SCR器件(垂直器件125)的任何参数。
图7B-图7C示出了ESD保护器件的另一替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件，其中横向触发器元件的基极区域分开地形成。如不同实施例所示，N+注入区域715可以被形成为具有不同分布。例如，在一个实施例中，N+注入区715可以大致与第二掺杂区域130和第三掺杂区域150之间的界面对齐。在图7C所示的另一个实施例中，注入区域715与第七掺杂区域175对齐。
图7D示出了图7A-图7C描述的可替选实施例的顶视图。现在更清楚，注入区域715(图7A中的基极区域780)的位置被注入，且因此使得能够形成在横截面视图中呈现为不对称的结构。
图8A-图8C示出了ESD保护器件的替选实施例的横截面图，所述ESD保护器件包括垂直器件和横向触发器元件，其中通过相反掺杂区域形成了多个互连。
然而，如图8A所示，多个互连890包括绝缘间隔层892以避免将金属性材料891与第二掺杂区域130和第一掺杂区域120短路。然而，金属性材料891必需与第七掺杂区域175接触，在一个实施例中例如可以通过使用金属接触893而在衬底100之上实现。
可替选地，在图8B所示的另一个实施例中，在形成绝缘间隔层892之后但是在填充金属性材料891之前，通过在第七掺杂区域175内刻蚀较大的接触过孔，可以使金属性材料891与第七掺杂区域175接触。由此，金属性材料891可以被填充在较大的开口894之内，形成与第七掺杂区域175的较低电阻的接触。在一些实施例中，绝缘间隔层892可以没有被形成在沟槽的下部中，以实现剩余衬底110和第一掺杂区域120之间形成的p/n二极管的短路。在可替选实施例中，绝缘间隔层892可以是相反掺杂区域，如将使用图17描述的那样。
虽然在图8B中，只有一些互连包括绝缘间隔层892，但在其它实施例中，所有的互连190和互连890都可以包括这样的绝缘间隔层892。
图8C示出了可替选实施例，其中互连被形成为穿通衬底过孔且包括绝缘间隔层。
图9示出了ESD保护器件的替选实施例的顶部截面图，所述ESD保护器件包括垂直器件和横向触发器元件，其中互连被形成为孔或过孔。
与示出(连续)被形成为沟槽的互连190的图4B或图4D不同，在这个实施例中，互连被图案化为接触，由此形成了多个过孔990。如之前实施例所描述的，多个过孔990可以是完全延伸通过衬底100的穿通衬底过孔，或者是仅仅延伸直到剩余衬底110的部分过孔。
图10A-图10F示出了在根据本发明实施例的在各个制造阶段的包括垂直器件和横向触发器元件的半导体保护器件。
如图10A所示，在一个实施例中，半导体掺杂区域被形成在衬底100中。在不同实施例中，衬底100可以包括一个或更多个外延层。在不同实施例中，衬底100可以包括硅晶片、锗晶片、包括衬底上氮化镓层的氮化镓晶片、包括衬底上碳化硅层的碳化硅晶片以及其它的半导体衬底。
衬底100可以包括在晶片制备期间使用外延工艺形成的外延层110A。如之前描述的，在一个实施例中，第一掺杂区域120被形成为p型掺杂。第一掺杂区域120可以是使用深注入形成的掩埋层。可替选地，第一掺杂区域120可以被外延生长在外延层110A之上。
在对掩膜层进行开孔之后可以使用注入工艺将第二掺杂区域130形成在第一掺杂区域120之内。在一个实施例中，可以使用注入步骤将第三掺杂区域150和第四掺杂区域140一起形成。在另一实施例中，通过本征或轻掺杂(n-/p-)半导体的外延生长，可以形成第四掺杂区域140和第三掺杂区域150。第六掺杂区域180形成在第四掺杂区域140之内，以具有n型掺杂。第五掺杂区域160和第七掺杂区域175具有p型掺杂且可以同时被注入。
参见图10B，掩膜层191形成在衬底100之上且被图案化。在一个或更多个实施例中，掩膜层191可以使用常规的光刻技术而被结构化。
使用结构化的掩膜层191作为刻蚀掩膜，衬底100可以被刻蚀以形成开口192。例如，在一个实施例中，可以使用深反应离子刻蚀工艺来形成开口192。在一些实施例中，可以使用往复式刻蚀(Bosch etch)，其中工艺在刻蚀和沉积之间切换。沉积步骤保护侧壁而在随后刻蚀步骤期间防止侧壁的横向刻蚀。
接着在图10C所示，利用导电材料来填充开口192。在一个实施例中，导电材料包括金属性材料，诸如金属合金、纯金属、金属性化合物和/或金属间化合物。例子可以包括铝、铜、钛、钨、钽、铪等。
在一个或更多个例子中，可以沉积金属性衬垫195，之后沉积填充材料。在一些实施例中，金属性衬垫195可以是金属氮化物，诸如氮化钛、氮化钨、氮化铪和/或氮化钽。在其它实施例中，也可以使用碳化物。
在不同实施例中，使用原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺、溅射、蒸发等工艺来沉积金属性衬垫195。
可选地，填充材料196(图10D)可以沉积在开口192内。在不同实施例中，填充材料可以是导电材料或者可以是绝缘材料。例如，在一个实施例中，在开口192内可以沉积旋涂玻璃。可替选地，在其它实施例中，填充材料可以是导电材料，诸如钨、铜、铝等。
例如使用化学机械抛光工艺(图10E)将填充材料196从衬底100之上去除。绝缘层112被沉积在衬底100之上。在一个或更多个实施例中，绝缘层112可以包括一个或更多个绝缘层，诸如二氧化硅、氮化硅等。多个互连114形成在绝缘层112之内，以便接触形成器件端子的衬底100的掺杂区域。例如，第五掺杂区域160耦合到互连114。金属互连层116形成在绝缘层112之上。
在不同实施例中，一个或更多个金属化层可以形成在绝缘层112之上。在一个实施例中，金属互连层116包括铝焊盘。在其它示例中，可以根据需要在一个或更多个实施例中将保护层和一个或更多个接触焊盘形成在金属互连层116之上。
后续工艺可以按照本领域技术人员已知的常规工艺。例如，衬底100可以从背侧减薄且可以在剩余衬底的背侧上沉积背侧金属化层。
图11示出了ESD保护器件的替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件，其中横向触发器元件通过互连耦合到背侧金属化部，且进一步包括隔离结构。
参见图11，内隔离部212和外隔离部213可以布置在衬底100中，包围阻塞二极管135。在一个实施例中，内隔离部212和外隔离部213可以被形成为圆形，包围第六掺杂区域180且被布置在第四掺杂区域140中。
图12A示出了包括两个器件的双向暂态电压抑制器件的替选实施例的横截面视图。图12B示出了对应电路图。
第一器件301包括垂直器件125和横向触发器元件115，第二器件302包括垂直器件125’和横向触发器元件115’。第一器件301的垂直器件125和第二器件302的垂直器件125’共享衬底区域310，衬底区域310与先前实施例中的剩余衬底110类似地被掺杂。然而，由于最后的芯片在前侧上具有所有接触，衬底区域310通过互连190耦合到前侧。如图所示，可选的隔离区域265可以是氧化物隔离区域。然而，隔离区域265不是必须的，如果可以实现相邻器件之间的足够的工艺容限，也可以去除隔离区域265。
相应的，图12A-图12B的实施例是双向器件。
图13示出了包括垂直器件125和横向触发器元件115的单向暂态电压抑制器件的替选实施例的横截面视图，且衬底区域310通过互连190耦合到前侧。
与图12A的实施例不同，这个实施例是单向的，且类似于之前描述的图4(或图11)的操作。然而，在这个实施例中，互连190连接到衬底100的前侧上的焊盘，使得ESD器件的接触都处在衬底100的同一侧上。互连190对衬底区域310提供了低欧姆接触。
图1-图13中描述的本发明实施例可以使用阱设计或自下而上设计(bottom-updesign)来形成。将使用后续的图来进一步描述使用自下而上工艺的实施例。因而，将描述自下而上工艺的进一步细节，之后描述对应的结构实施例。
图14A-图14L示出了在根据本发明实施例的在各个制造阶段的包括垂直器件和横向触发器元件的半导体保护器件。
与图10相比，图14的实施例具体示出了使用自下而上工艺的外延工艺，图10示出了包括阱设计和外延设计二者的一般性实施例。
在这个实施例中，如图14A所示，半导体晶片1410是具有第一掺杂类型的半导体衬底(例如n型衬底)，且可以包括上面在先前实施例中描述的各种半导体材料。
参见图14B，使用第一外延工艺来外延沉积包括第二掺杂类型层(例如p型层)的第一外延层1420。在不同实施例中，作为示例，第一外延层1420可以包括约1μm至5μm以及约2μm的厚度。第一外延层1420可以类似于上述的层(在之前实施例中描述的第一掺杂区域120)，且如图14B所示，第一外延层1420的至少一部分包含第一掺杂区域120。在不同实施例中，使用第一外延工艺来生长同质外延层，然而，在一些实施例中，也可以生长异质外延层。
图14C示出了使用第二外延工艺形成第二外延层1430之后的器件。通过在生长工艺期间改变掺杂剂气体的流量，第一外延工艺和第二外延工艺可以连续地执行。第二外延层1430包括用于形成在以上不同实施例中描述的第二掺杂区域130的区域。在不同实施例中，第二外延层1430可以具有与半导体晶片1410相同的掺杂类型。
参见图14D，第二外延层1430的没有形成垂直晶闸管的部分可以被相反掺杂。例如，在形成注入掩膜之后，第二掺杂类型的掺杂剂可以被注入到第二外延层1430中。在退火工艺之后，在第二掺杂区域130周围形成第一相反掺杂区域121。
接着如图14E所示，可以使用第三外延工艺在第二外延层1430之上生长第三外延层1450。与第一外延工艺和第二外延工艺类似，在一个或多个实施例中，第三外延工艺可以是毯式工艺，即，外延层全部生长在晶片的整个表面之上。第三外延层1450可以是低掺杂区域，且甚至可以是本征区域，例如，如以上关于包含在第三外延层1450内的第三掺杂区域150所描述的。
参见图14F，第三外延层1450也可以使用离子注入和退火而被掺杂以及相反掺杂，此后，可以形成具有第一掺杂类型的注入区域131和具有第二掺杂类型的第二相反掺杂区域132。
如之前使用图10A所描述的那样，接着如图14G所示，形成具有第一掺杂类型(例如n型掺杂)的第六掺杂区域180。形成具有第二掺杂类型(例如p型掺杂)的第五掺杂区域160和第七掺杂区域175。
随后，图14H对应于之前描述的制造工艺的图10B。因而，如之前在图10B中描述的那样，使用结构化的掩膜层191来形成开口192。
图14I对应于图10C且示出了利用金属性衬垫195来填充开口192，图14J对应于图10D且示出了利用填充材料196的后续填充。
对应于图10E的图14K示出了在用以从晶片1410之上去除过量填充材料196的平坦化工艺之后的器件。
对应于图10F的图14L示出了在形成一个或更多个金属化层之后的器件。例如，多个互连114形成在绝缘层112以内，以便接触形成器件端子的衬底100的掺杂区域。金属互连层116形成在绝缘层112之上。在前侧处理之后，从背侧对晶片1410的背侧进行减薄以便形成更薄的剩余衬底110。
图15-图19示出了使用图14所描述的工艺流程的结构实施例。图15-图20是之前描述的具体实施例的示例。
图15示出了ESD保护器件的替选实施例的横截面视图，所述ESD保护器件包括垂直器件和横向触发器元件。图15是图4A所示的一般性实施例的具体实施例，且因此ESD保护器件的对应的顶部示意图可以与图4B和图4D中所示的相同。使用图4C来示出和描述对应的电路示意图。
参见图15，衬底100包括在自下而上工艺中生长在彼此之上的多个外延区域，正如随后描述的工艺流程可以清楚看出的那样。因而，在这个实施例中，第一掺杂区域120、第二掺杂区域130、第三掺杂区域150每个被形成为外延层。因而，本发明的实施例包括通过对包括第二掺杂区域130的外延层的一部分进行相反掺杂而形成的第一相反掺杂区域121。在这个实施例中，通过相反掺杂区域来防止多个导电互连190接触第三掺杂区域150。因而，多个导电互连190通过第二相反掺杂区域132而形成，第二相反掺杂区域132将多个导电互连190中的每个与注入区域131和第三掺杂区域150分开且因此隔离，注入区域131和第三掺杂区域150具有相同掺杂类型且与第二掺杂区域130相反。
图16示出了一个替选实施例，其包括隔离沟槽以将阻塞二极管135与其它组件隔离。如图11所示，内隔离部212和外隔离部213可以形成在衬底100中(在剩余衬底110之上)，包围阻塞二极管135，例如成同心圆设计。另外，隔离沟槽减少了横向二极管的较大电容。
对应于图8A的图17示出了根据本发明实施例的包围多个导电互连190中的每个的相反掺杂区域。类似于使用绝缘区域的图8A，相反掺杂包围区域901防止金属性材料891与注入区域131和第三掺杂区域150短路。有利地，由于需要较小的横向空间，即第二相反掺杂区域132可以在横向缩小或在一些实施例中甚至可以消失，该器件还带来明显的面积节省。
对应于图12A的图18是包括两个器件的双向暂态电压抑制器件的替选实施例的横截面视图。图12B示出了对应的电路图。
类似于图12A，左侧器件1801包括垂直器件和横向触发器元件，且右侧器件1802包括垂直器件和横向触发器元件，其中左侧器件1801和右侧器件1802相对地定向，且衬底通过过孔耦合到前侧。
各个器件(左侧器件1801和右侧器件1802)中的每个可以类似于图17中示出的横截面(但是没有类似于图12A的背侧接触)。相邻的左侧器件1801和右侧器件1802之间的距离t151可以被控制成保持合适的隔离。此外，使用第二掺杂区域130的一部分来更好地将左侧器件1801的第一相反掺杂区域121与右侧器件1802的第一相反掺杂区域121隔离。
与图13对应的图19示出了包括垂直器件和横向触发器元件的单向暂态电压抑制器件的替选实施例的横截面视图，且衬底通过互连耦合到前侧。
当使用图14描述的自下而上工艺时，衬底100的所有区域包括毯式外延层。结果，从衬底区域310到前侧的多个导电互连190通过p/n结形成了短路(衬底区域310和第一掺杂区域120以及第一掺杂区域120和第二掺杂区域130)。
因而，在这个实施例中，与图13不同，多个导电互连190中的每个包括p/n短路，在图13中衬底至地的互连没有形成p/n短路。在这种情况下，I/O至衬底的互连中的每个以及衬底至地的互连中的每个形成了至少一个p/n短路。
图20A示出了根据本发明实施例的不具有金属沟槽互连的器件的横截面视图。
如之前实施例所描述的，保护器件包括横向触发器元件115、垂直器件125和阻塞二极管135。横向触发器元件115被形成为双极晶体管，例如PNP晶体管，处于第五掺杂区域160和第七掺杂区域175之间。附加阱区131可以被布置在第七掺杂区域175之下。因而，横向触发器元件115的一个端子耦合到地，而另一个端子耦合到I/O节点。阻塞晶体管135在这个实施例中被形成为横向二极管。
与描述了沟槽互连的先前实施例不同，在这个实施例中，热沉(sinker)区域被用来与下方的剩余衬底110接触。热沉区域包括经掩埋的热沉区域622，在生长形成第二掺杂区域130的外延层之前通过注入形成第一掺杂区域120的外延层而形成所述经掩埋的热沉区域622。热沉区域还包括经注入的热沉区域650，经注入的热沉区域650是通过隔离沟槽612隔开的第三掺杂区域150的一部分。
图20B示出了根据本发明实施例的不具有金属沟槽互连的替选器件的横截面视图。
除了图20A所示的特征以外，在这个实施例中，剩余衬底110通过热沉区域接触到衬底100的前侧。因而，在这个实施例中，所有的接触被形成在衬底100的同一表面之上。
图20A和图20B中描述的实施例具有与之前图示内容相同的电路示意图，例如，参见图4C。
在第一实施例中，半导体器件包括布置在衬底中的垂直保护器件和布置在衬底中的横向触发器元件。横向触发器元件可以用来触发垂直保护器件。
在一些实施例中，衬底包括布置在体半导体区域之上的多个外延层。
在一些实施例中，垂直保护器件包括晶闸管且横向触发器元件包括双极晶体管。
在一些实施例中，垂直保护器件包括绝缘栅双极晶体管。横向触发器元件包括双极晶体管。
在一些实施例中，横向触发器元件包括pin二极管。
在一些实施例中，横向触发器元件包括双极晶体管和MOS晶体管或者双极晶体管和绝缘栅双极晶体管。
在一些实施例中，横向触发器元件包括双极晶体管和二极管串。
在一些实施例中，半导体器件还包括布置在衬底中的开口和将横向触发器元件电耦合到垂直保护器件的金属性导电层。
在一些实施例中，开口包括沟槽。
在一些实施例中，金属性导电层包括金属氮化物层。
在一些实施例中，金属性导电层沿着开口的侧壁而布置。
在一些实施例中，半导体器件还包括在开口中布置在金属性导电层之上的填充材料。
在一些实施例中，半导体器件还包括布置在开口中的绝缘侧壁间隔物。金属性导电层通过侧壁间隔物与开口的侧壁绝缘。
在一些实施例中，半导体器件还包括对开口的侧壁的至少一部分进行加衬的相反掺杂区域。
在一些实施例中，开口被布置在位于阻塞二极管和横向触发器器件之间的经注入的相反掺杂区域中。
在一些实施例中，开口是穿通开口且完全延伸通过衬底。
在一些实施例中，半导体器件还包括布置在衬底中的第二垂直保护器件。第二横向触发器元件布置在衬底中。第二横向触发器元件用于触发第二垂直保护器件。第二开口布置在衬底中，且包括将第二横向触发器元件与第二垂直保护器件电耦合的金属性导电层。
在一些实施例中，垂直保护器件耦合到第二垂直保护器件，以便形成包括第一接触焊盘和第二接触焊盘的两端子器件。第一接触焊盘和第二接触焊盘布置在衬底的同一侧之上。
在一些实施例中，半导体器件还包括与垂直保护器件相邻布置的垂直二极管。
在一些实施例中，半导体器件还包括布置在垂直二极管和垂直保护器件之间的隔离区域。
在一些实施例中，半导体器件还包括在衬底前侧的第一接触焊盘。第一接触焊盘耦合到垂直保护器件的第一端子。衬底耦合到在前侧的第二接触焊盘。
在一些实施例中，布置在衬底中的垂直保护器件的端子区域通过经掺杂的热沉区域和金属线耦合到在前侧的第二接触焊盘。
在一些实施例中，布置在衬底中的垂直保护器件的端子区域通过布置在衬底中的金属性互连耦合到在前侧的第二接触焊盘。
在一些实施例中，阳极/阴极端子耦合到要保护的节点，且阴极/阳极端子耦合到参考电势节点。
在一些实施例中，阳极/阴极端子处于衬底的第二主表面且阴极/阳极端子处于衬底的第一主表面。
在另一实施例中，半导体器件包括布置在衬底中的保护器件。保护器件包括处于衬底的第一主表面的阳极/阴极端子。触发器输入端子布置在衬底中。保护器件还包括阴极/阳极端子。触发器元件布置在衬底中。触发器元件包括：耦合到保护器件的阳极/阴极端子的第一端子区域；以及，与第一端子区域横向间隔开且耦合到触发器输入端子的第二端子区域。
在一些实施例中，阳极/阴极端子耦合到要保护的节点，且阴极/阳极端子耦合到参考电势节点。
在一些实施例中，阴极/阳极端子处于衬底的第二主表面。
在一些实施例中，阴极/阳极端子处于衬底的第一主表面。
在一些实施例中，半导体器件还包括布置在衬底中的经掺杂的热沉区域。第二端子区域通过经掺杂的热沉区域耦合到触发器输入端子。
在一些实施例中，半导体器件还包括布置在衬底中的导电元件。第二端子区域通过导电元件耦合到触发器输入端子。
在一些实施例中，导电元件包括利用金属性材料填充的孔或沟槽。
在一些实施例中，导电元件还将触发器元件与保护器件的阴极/阳极端子相耦合。
在一些实施例中，保护器件包括垂直晶闸管。
另一实施例提供了一种形成半导体器件的方法。垂直保护器件形成在衬底中。用于触发垂直保护器件的横向触发器元件形成在衬底中。在衬底中形成电路径，以将横向触发器元件与垂直保护器件电耦合。
在一些实施例中，衬底包括多个外延层。
在一些实施例中，在衬底中形成电路径包括形成连接衬底的两个区域的经掺杂的热沉区域。
在一些实施例中，所述方法还包括：形成对开口的侧壁进行加衬的相反掺杂区域。
在一些实施例中，在衬底中形成电路径包括形成延伸到衬底中的第一开口和利用金属性导电层来填充第一开口。金属性导电层将横向触发器元件与垂直保护器件电耦合。
在一些实施例中，金属性导电层完全填充第一开口。
在一些实施例中，金属性导电层沿着第一开口的侧壁而布置。
在一些实施例中，所述方法还包括：将填充材料填充在第一开口中的金属性导电层之上。
在一些实施例中，所述方法还包括在第一开口的侧壁上形成绝缘侧壁间隔物。金属性导电层通过侧壁间隔物与第一开口的侧壁绝缘。
在一些实施例中，所述方法还包括形成延伸到衬底中的第二开口和利用金属性导电层来填充第二开口。垂直保护器件耦合到在衬底的主表面之上布置的第一接触焊盘。金属性导电层将垂直保护器件与衬底主表面之上布置的第二接触焊盘电耦合。
在另一实施例中，半导体器件包括具有布置在衬底中的晶闸管的垂直保护器件和也布置在衬底中的横向触发器元件。横向触发器元件可以用来触发垂直保护器件。
在另一实施例中，半导体器件包括布置在衬底中的垂直保护器件和也布置在衬底中的横向触发器元件。横向触发器元件可以用来触发垂直保护器件。金属互连可以将横向触发器元件与垂直保护器件耦合。
在一些实施例中，金属互连包括布置在衬底中的开口。开口包括将横向触发器元件与垂直保护器件电耦合的金属性导电层。
在另一实施例中，半导体器件包括布置在衬底中的第一垂直保护器件和布置在衬底中的横向触发器元件。横向触发器元件可以用来触发第一垂直保护器件。第二垂直保护器件布置在衬底中。第一垂直保护器件被配置成提供针对具有第一极性的静电放电(ESD)脉冲的保护，且第二垂直器件被配置成提供针对具有与第一极性相反极性的第二极性的ESD脉冲的保护。
在一些实施例中，第一垂直保护器件包括晶闸管。第二垂直保护器件包括二极管且横向触发器元件包括双极晶体管。
尽管参照示例性实施例描述了本发明，但是本说明书并非旨在构成限制。本领域技术人员在参考说明书时显然可以想到本发明的示例性实施例各种修改和组合以及其它实施例。例如，以上在图1-图20中描述的实施例可以在一个或更多个实施例中相互组合。因此，所附权利要求涵盖了任意这种修改或实施例。

Claims (28)

1.一种半导体器件，包括：
第一垂直保护器件，包括布置在半导体衬底中的晶闸管；
布置在所述半导体衬底中的第一横向触发器元件，所述第一横向触发器元件与所述第一垂直保护器件共享顶部区域，所述第一横向触发器元件用于触发所述第一垂直保护器件，其中所述第一横向触发器元件被配置为激活在第一平面中的电流流动，所述第一垂直保护器件被配置为激活在与所述第一平面垂直的第二平面中的电流流动；以及
包括开口的金属互连，所述金属互连布置在所述半导体衬底中，所述开口包括布置在所述半导体衬底中的金属性导电层，其中所述金属性导电层将所述第一横向触发器元件与所述第一垂直保护器件电耦合。
2.如权利要求1的半导体器件，还包括：
第二垂直保护器件，包括布置在所述半导体衬底中的二极管结构，其中所述第一垂直保护器件被配置成提供针对具有第一极性的静电放电ESD脉冲的保护，且所述第二垂直保护器件被配置成提供针对具有与所述第一极性相反的第二极性的ESD脉冲的保护。
3.如权利要求2的半导体器件，其中所述第一横向触发器元件包括双极晶体管。
4.如权利要求1的半导体器件，其中所述半导体衬底包括布置在体半导体区域之上的多个外延层。
5.如权利要求1的半导体器件，其中所述第一横向触发器元件包括以下中的一个：双极晶体管；PIN二极管；双极晶体管和MOS晶体管；双极晶体管和绝缘栅双极晶体管；以及，双极晶体管和二极管串。
6.如权利要求1的半导体器件，其中，所述开口包括沟槽。
7.如权利要求1的半导体器件，其中，所述金属性导电层包括金属氮化物层。
8.如权利要求1的半导体器件，其中，所述金属性导电层沿着所述开口的侧壁而布置。
9.如权利要求8的半导体器件，还包括：布置在所述开口中的所述金属性导电层之上的填充材料。
10.如权利要求1的半导体器件，还包括：布置在所述开口中的绝缘侧壁间隔物，其中所述金属性导电层通过所述绝缘侧壁间隔物而与所述开口的侧壁绝缘。
11.如权利要求1的半导体器件，还包括：相反掺杂区域，对所述开口的侧壁的至少一部分进行加衬。
12.如权利要求1的半导体器件，其中，所述开口被布置在经注入的相反掺杂区域中，所述经注入的相反掺杂区域布置在阻塞二极管与所述第一横向触发器元件之间。
13.如权利要求1的半导体器件，其中，所述开口是穿通开口且完全延伸通过所述半导体衬底。
14.如权利要求1的半导体器件，还包括：
第二垂直保护器件，布置在所述半导体衬底中；
第二横向触发器元件，布置在所述半导体衬底中，所述第二横向触发器元件用于触发所述第二垂直保护器件；以及
第二金属性互连，布置在所述半导体衬底中且包括将所述第二横向触发器元件与所述第二垂直保护器件电耦合的所述金属性导电层。
15.如权利要求14的半导体器件，其中所述第一垂直保护器件耦合到所述第二垂直保护器件，使得形成包括第一接触焊盘和第二接触焊盘的两端子器件，且其中所述第一接触焊盘和所述第二接触焊盘布置在所述半导体衬底的同一侧之上。
16.如权利要求1的半导体器件，还包括：垂直二极管，与所述第一垂直保护器件相邻布置。
17.如权利要求16的半导体器件，还包括：隔离区域，布置在所述垂直二极管和所述第一垂直保护器件之间。
18.如权利要求1的半导体器件，还包括：在所述半导体衬底的前侧处的第一接触焊盘，所述第一接触焊盘耦合到所述第一垂直保护器件的第一端子，其中，所述半导体衬底耦合到在所述前侧处的第二接触焊盘。
19.如权利要求18的半导体器件，其中，布置在所述半导体衬底中的所述第一垂直保护器件的端子区域通过经掺杂的热沉区域和金属线而耦合到在所述前侧处的所述第二接触焊盘。
20.如权利要求18的半导体器件，其中，布置在所述半导体衬底中的所述第一垂直保护器件的端子区域通过布置在所述半导体衬底中的另一金属性互连而耦合到在所述前侧处的所述第二接触焊盘。
21.一种形成半导体器件的方法，所述方法包括：
在半导体衬底中形成包括晶闸管的第一垂直保护器件；
在所述半导体衬底中形成用于触发所述第一垂直保护器件的第一横向触发器元件，所述第一横向触发器元件与所述第一垂直保护器件共享顶部区域，其中所述第一横向触发器元件被配置为激活在第一平面中的电流流动，所述第一垂直保护器件被配置为激活在与所述第一平面垂直的第二平面中的电流流动；以及
在所述半导体衬底中形成电路径，以便将所述第一横向触发器元件与所述第一垂直保护器件电耦合。
22.如权利要求21的方法，其中在所述半导体衬底中形成电路径包括：
形成连接所述半导体衬底的两个区域的经掺杂的热沉区域。
23.如权利要求21的方法，其中在所述半导体衬底中形成电路径包括：
形成延伸到所述半导体衬底中的第一开口；以及
利用金属性导电层来填充所述第一开口，其中所述金属性导电层将所述第一横向触发器元件与所述第一垂直保护器件电耦合。
24.如权利要求23的方法，其中，所述金属性导电层沿着所述第一开口的侧壁来布置。
25.如权利要求24的方法，还包括：在所述第一开口中填充布置在所述金属性导电层之上的填充材料。
26.如权利要求23的方法，还包括：在所述第一开口的侧壁上形成绝缘侧壁间隔物，其中，所述金属性导电层通过所述绝缘侧壁间隔物而与所述第一开口的侧壁绝缘。
27.如权利要求23的方法，还包括：形成对所述第一开口的侧壁进行加衬的相反掺杂区域。
28.如权利要求23的方法，还包括：
形成延伸到所述半导体衬底中的第二开口；以及
利用金属性导电层来填充所述第二开口，其中所述第一垂直保护器件耦合到布置在所述半导体衬底的主表面之上的第一接触焊盘，以及其中，所述金属性导电层将所述第一垂直保护器件与布置在所述半导体衬底的所述主表面之上的第二接触焊盘电耦合。
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