CN105977247A - 半导体制造装置及半导体装置的制造方法 - Google Patents

半导体制造装置及半导体装置的制造方法 Download PDF

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Abstract

本发明提供半导体制造装置及半导体装置的制造方法，半导体制造装置具备：具有沿着第1方向延伸的第1及第2端部和沿着第2方向延伸且比第1及第2端部长的第3及第4端部的承载体。上述装置还具备部件保持部，其具有配置有第1极性的第1磁极部分和第2极性的第2磁极部分的磁体配置面，磁体配置面具备沿着第1方向延伸的第5及第6端部和沿着第2方向延伸且比第5及第6端部长的第7及第8端部。上述装置还具备沿第1方向输送承载体的承载体输送部。第5及第6端部比第1及第2端部短，第7及第8端部比第3及第4端部长，承载体输送部能以使得第3及第4端部通过磁体配置面的与第2方向平行的中心线之下的方式输送承载体。

Description

半导体制造装置及半导体装置的制造方法
技术领域
本发明的实施方式涉及半导体制造装置及半导体装置的制造方法。
本申请以日本专利申请2015-48200号(申请日:2015年3月11日)为基础申请，享受优先权，其全部内容通过引用而结合于此。
背景技术
由半导体芯片产生的电磁噪声例如可以通过用金属板覆盖半导体芯片来遮蔽。但是，在智能电话机等的薄型器件搭载半导体芯片的情况下，该金属板可能会妨碍薄型器件的薄型化。因而，研究通过在半导体封装体的表面由溅射法等形成金属膜来遮蔽从半导体芯片产生的电磁噪声。
发明内容
在该情况下，为了有效遮蔽电磁噪声，希望不仅在半导体封装体的顶面、还在半导体封装体的侧面也均匀地覆盖良好地形成金属膜。
根据一实施方式，半导体制造装置具备：具有沿着第1方向延伸的第1及第2端部和沿着不同于上述第1方向的第2方向延伸且比上述第1及第2端部长的第3及第4端部，能搭载成膜对象物的承载体。上述装置还具备部件保持部，其具有磁体配置面，该磁体配置面配置有具有第1极性的一个以上的第1磁极部分和具有不同于上述第1极性的第2极性的一个以上的第2磁极部分，上述磁体配置面具备沿着上述第1方向延伸的第5及第6端部和沿着上述第2方向延伸且比上述第5及第6端部长的第7及第8端部，能在上述第1及第2磁极部分的附近保持成为在上述成膜对象物形成膜的材料的部件。上述装置还具备在上述部件保持部的下方沿上述第1方向输送上述承载体的承载体输送部。而且，上述第5及第6端部比上述第1及第2端部短，上述第7及第8端部比上述第3及第4端部长，上述承载体输送部能以上述第3及第4端部通过上述磁体配置面的与上述第2方向平行的中心线之下的方式输送上述承载体。
附图说明
图1是表示第1实施方式的半导体封装体的结构的截面图。
图2是表示第1实施方式的半导体制造装置的结构的概略图。
图3是表示第1实施方式的半导体制造装置的结构的俯视图。
图4是表示第1实施方式的标靶保持部的结构的俯视图和截面图。
图5是用于说明第1实施方式的半导体制造装置的工作的截面图。
图6是说明第1实施方式的比较例的半导体制造装置的结构及工作的图。
图7是表示第2实施方式的半导体制造装置的结构的俯视图。
图8是说明第3实施方式的半导体制造装置的工作的截面图。
具体实施方式
以下参照图面，说明实施方式。
(第1实施方式)
图1是表示第1实施方式的半导体封装体1的结构的截面图。
图1的半导体封装体(半导体装置)1具备电路基板11、多个半导体芯片12、控制芯片13、密封层14、屏蔽层15、粘接剂16、多个键合线17、多个焊球18。屏蔽层15是在半导体封装体1形成的膜的例。
电路基板11具备绝缘基板11a、在绝缘基板11a的顶面形成的第1布线层11b、在绝缘基板11a的底面形成的第2布线层11c、覆盖第1布线层11b的第1绝缘膜11d、覆盖第2布线层11c的第2绝缘膜11e。电路基板11还具备：在第1绝缘膜11d内形成，与第1布线层11b电连接的焊盘部11f；和在第2绝缘膜11e内形成，与第2布线层11c电连接的焊盘部11g。
图1表示了与电路基板11的顶面和/或底面平行且相互垂直的X方向及Y方向和与电路基板11的顶面和/或底面垂直的Z方向。X方向是第1方向的例。Y方向是不同于第1方向的第2方向的例。本说明书中，将+Z方向设为上方向，将-Z方向设为下方向。例如，第1布线层11b和第2布线层11c的位置关系表现为第2布线层11c位于第1布线层11b的下方。本实施方式的-Z方向可以与重力方向一致，也可以与重力方向不一致。
多个半导体芯片12在电路基板11上层叠。这些半导体芯片12的例是存储器芯片。各半导体芯片12通过粘接剂16粘接到电路基板11或下层的半导体芯片12。各半导体芯片12的焊盘部12a通过键合线17，与电路基板11的焊盘部11f或其他半导体芯片12的焊盘部12a电连接。
控制芯片13也在电路基板11上设置。控制芯片13控制半导体芯片12的工作。控制芯片13通过粘接剂16粘接到电路基板11。控制芯片13的焊盘部13a通过键合线17与电路基板11的焊盘部11f电连接。
密封层14在电路基板11上以覆盖半导体芯片12及控制芯片13的方式形成。密封层14的例是树脂层。
屏蔽层15在半导体封装体1的顶面及侧面形成。符号S1表示形成屏蔽层15前的半导体封装体1的顶面，符号S2表示形成屏蔽层15前的半导体封装体1的侧面。顶面S1与密封层14的顶面相当。侧面S2与电路基板11及密封层14的侧面相当。本实施方式中，为了防止屏蔽层15的剥离，在形成屏蔽层15之前对顶面S1及侧面S2实施表面处理。
本实施方式的屏蔽层15是具有导电性的金属膜。本实施方式的屏蔽层15包括：第1层的例即第1屏蔽层15a；和第2层的例即第2屏蔽层15b。
第1屏蔽层15a在顶面S1及侧面S2形成。第1屏蔽层15a的例是Cu(铜)层。第1屏蔽层15a的膜厚是例如2.5μm。本实施方式的第1屏蔽层15a为了遮蔽从半导体芯片12产生的电磁噪声而形成。
第2屏蔽层15b隔着第1屏蔽层15a在顶面S1及侧面S2形成。第2屏蔽层15b的例是SUS(不锈钢)层，含有Fe(铁)和/或Cr(铬)。第2屏蔽层15b的膜厚是例如0.3μm。本实施方式的第2屏蔽层15b为了防止第1屏蔽层15a的氧化引起的变色，在第1屏蔽层15a的表面形成。
多个焊球18与电路基板11的焊盘部11g电连接。本实施方式中，以屏蔽层15不形成在电路基板11的底面的方式，形成屏蔽层15。理由是屏蔽层15若覆盖焊盘部11g，则焊盘部11g与焊球18无法电连接。
图2是表示第1实施方式的半导体制造装置的结构的概略图。图2的半导体制造装置用于在成膜对象物的例即多个半导体封装体1的顶面及侧面形成屏蔽层15。
图2的半导体制造装置具备装载闭锁室(load lock room)21、与装载闭锁室21连接的蚀刻室22以及与蚀刻室22连接的溅射室23。图2的半导体制造装置还具备：在装载闭锁室21的入口、装载闭锁室21与蚀刻室22之间的通路以及蚀刻室22与溅射室23之间的通路可开闭的分隔板24。在装载闭锁室21、蚀刻室22及溅射室23内的处理正进行期间，分隔板24闭合。在半导体封装体1的输送时，分隔板24开启。
装载闭锁室21具备在大气区域与真空区域之间输送半导体封装体1的输送部和/或加热半导体封装体1的灯加热部。
蚀刻室22通过ICP(Inductively Coupled Plasma：电感耦合等离子体)对半导体封装体1实施表面处理。具体地说，蚀刻室22在半导体封装体1的顶面及侧面形成屏蔽层15前，进行从半导体封装体1的表面除去氧化膜的处理和/或对半导体封装体1的表面改性的处理。
溅射室23在半导体封装体1的顶面及侧面通过溅射法形成屏蔽层15。溅射室23具备承载体31、标靶保持部32、移动台33、带输送部34、马达35以及控制这些的工作的控制部36。标靶保持部32是部件保持部的例。移动台33、带输送部34及马达35是承载体输送部的例。
承载体31是能搭载多个半导体封装体1的部件。本实施方式中，这些半导体封装体1按每个托盘2搭载到承载体31。图2中，多个托盘2搭载于承载体31，在各托盘2搭载多个半导体封装体1。本实施方式的托盘2包含铝而形成。本实施方式中，如箭头A1所示，多个半导体封装体1按每个承载体31进行输送。
标靶保持部32具有用于保持N个(N是2以上的整数)的标靶3的N个磁体配置面S。本实施方式的磁体配置面S的数目为5个，也可以是5个以外的其他数目。如后述，在各磁体配置面S，配置一个以上的S极部分和一个以上的N极部分。标靶保持部32在磁体配置面S的S极部分及N极部分的附近保持标靶3。
标靶3是成为用于在半导体封装体1形成屏蔽层15的材料的部件。本实施方式的标靶保持部32保持用于形成第1屏蔽层15a的第1标靶3a和用于形成第2屏蔽层15b的第2标靶3b。本实施方式中，第1标靶3a包含Cu(铜)而形成，第2标靶3b包含SUS(不锈钢)而形成。图2中，保持了4个第1标靶3a和1个第2标靶3b。
标靶保持部32如箭头A2所示，能以与Y方向平行的轴为中心旋转。本实施方式的标靶保持部32通过旋转器结构旋转。标靶保持部32用某标靶3形成屏蔽层15时，使得保持该标靶3的磁体配置面S朝向下方、与承载体31相向地旋转。然后，标靶保持部32通过从该标靶3飞散的溅射微粒，在承载体31上的半导体封装体1形成屏蔽层15。本实施方式的标靶保持部32通过采用第1及第2标靶3a、3b，可以连续地形成第1及第2屏蔽层15a、15b。
移动台33能以搭载有承载体31的状态移动。移动台33在带输送部34上设置。带输送部34在标靶保持部32的下方设置，通过马达35的动力，可以将移动台33沿X方向输送。本实施方式的带输送部34如箭头A1所示，可以在标靶保持部32的下方沿着±X方向使得承载体31往返移动。该往返移动的移动速度和/或移动范围由控制部36控制。
图3是表示第1实施方式的半导体制造装置的结构的俯视图。图3示出溅射室23内的承载体31和标靶保持部32。
本实施方式的承载体31具有长方形的平面形状，具有沿X方向延伸的2条短边E1、E2和沿Y方向延伸的2条长边E3、E4。短边E1、E2是第1及第2端部的例。长边E3、E4是第3及第4端部的例。短边E1、E2的长度L1是例如400mm。长边E3、E4的长度L2是例如600mm。长度L1、L2的关系表达为L1<L2。
本实施方式的标靶保持部32的各磁体配置面S具有长方形的平面形状，具有沿X方向延伸的2条短边E5、E6和沿Y方向延伸的2条长边E7、E8。短边E5、E6是第5及第6端部的例。长边E7、E8是第7及第8端部的例。短边E5、E6的长度L3和长边E7、E8的长度L4的关系表达为L3<L4。
本实施方式中，各磁体配置面S的短边E5、E6的长度L3设定为比承载体31的短边E1、E2的长度L1短(L3<L1)。而且，本实施方式中，各磁体配置面S的长边E7、E8的长度L4设定为比承载体31的长边E3、E4的长度L2长(L4>L2)。
本实施方式的各托盘2具有长方形的平面形状，具有2条长边B1和2条短边B2。图3的各托盘2以长边B1与X方向平行、短边B2与Y方向平行的方式搭载于承载体31。图3中，多个托盘2在Y方向并排搭载于承载体31。另外，这些托盘2也可以在X方向并排搭载于承载体31(参照图2)。另外，在要搭载托盘2的承载体31的顶面，也可以与托盘2的外形对应地设置凹陷和/或凸状的缘部。
本实施方式的各托盘2是JEDEC规格托盘，能搭载144个(9×16个)半导体封装体1。该情况下，可在400mm×600mm的本实施方式的承载体31搭载4个托盘2，能搭载576个(144×4个)半导体封装体1。但是，图3为了方便作图，示出了搭载了3个托盘2的承载体31。
本实施方式的各标靶3具有长方形的平面形状，具有2条长边C1和2条短边C2。长边C1的长度是例如771mm。短边C2的长度是例如94mm。另外，各标靶3的厚度是例如17.5mm。各标靶3的短边C2的长度设定为比承载体31的短边E1、E2的长度L1短。各标靶3的长边C1的长度设定为比承载体31的长边E3、E4的长度L2长。图3的标靶3以长边C1与Y方向平行、短边C2与X方向平行的方式，由标靶保持部32保持。
符号L表示图3的磁体配置面S的与Y方向平行的中心线。中心线L位于磁体配置面S的2条长边E7、E8的中央。图3的标靶3保持为：标靶3的中心线与磁体配置面S的中心线L重合。因此，中心线L位于标靶3的2条长边C1的中央。
符号R表示使承载体31往返移动时的移动范围。本实施方式的移动范围R的长度是比承载体31的短边E1、E2的长度L1(400mm)的2倍长的840mm。因此，承载体31从移动范围R的一端向另一端每移动一次，承载体31全体通过中心线L之下。即，承载体31从移动范围R的一端向另一端每移动一次，承载体31的两方的长边E3、E4通过中心线L之下。
图3表示承载体31从左端移动到右端的状态。在该移动时，承载体31的两方的长边E3、E4从左侧向右侧通过中心线L之下。符号W表示承载体31移动到左端或右端时的中心线L与承载体31的距离。本实施方式的距离W是例如20mm(840/2-400mm)。
另外，请留意图3的承载体31的长边E3隐藏在磁体配置面S之下。本实施方式的承载体31往返移动时，仅仅长边E3、E4中的长边E4通过磁体配置面S的长边E8之下，且仅仅长边E3、E4中的长边E3通过磁体配置面S的长边E7之下。这是因为距离W设定为比长度L3的一半短(W<L3/2)。
本实施方式的承载体31在从标靶保持部32的标靶3飞散溅射微粒时往返移动。从而，可以在承载体31上的半导体封装体1的顶面及侧面均匀地覆盖良好地形成屏蔽层15。本实施方式的承载体31往返移动时的移动速度是例如44mm/s。另外，本实施方式的一次溅射处理的实施时间是例如350秒。
图4是表示第1实施方式的标靶保持部32的结构的俯视图和截面图。
图4(a)是表示朝向下方的磁体配置面S和在该磁体配置面S保持的标靶3的俯视图。如图4(a)所示，在标靶保持部32的各磁体配置面S，配置多个S极部分32a和多个N极部分32b。S极部分32a是具有第1极性的第1磁极部分的例。N极部分32b是具有不同于第1极性的第2极性的第2磁极部分的例。
S极部分32a配置为形成第1环状。各S极部分32a具有长方形的平面形状，各S极部分32a的长边配置为朝向沿着该第1环状的方向。即，各S极部分32a的长边在磁体配置面S的长边E7、E8的附近与Y方向平行，在磁体配置面S的短边E5、E6的附近与X方向平行。
N极部分32b配置为形成包围S极部分32a的第2环状。各N极部分32b具有长方形的平面形状，各N极部分32b的长边配置为朝向沿着该第2环状的方向。即，各N极部分32b的长边在磁体配置面S的长边E7、E8的附近与Y方向平行，在磁体配置面S的短边E5、E6的附近与X方向平行。
符号E表示标靶3的侵蚀(erosion)区域。本实施方式的侵蚀区域E在S极部分32a和N极部分32b之间环状产生。
图4(b)是沿着图4(a)的I-I’线的截面图。符号32c表示标靶保持部32的本体部。标靶保持部32的本体部32c具有磁体配置面S。符号B表示在S极部分32a和N极部分32b之间产生的磁场。本实施方式中，由于该磁场B的影响，在S极部分32a和N极部分32b之间的区域附近，产生等离子体密度高的区域P。结果，在该区域P附近，在标靶3产生侵蚀区域E。侵蚀区域E中，由于标靶3的侵蚀，标靶3变得容易被削除。因此，本实施方式的溅射微粒从该侵蚀区域E附近较多地产生。标靶3的侵蚀伴随标靶3的使用而逐渐变深。
图5是用于说明第1实施方式的半导体制造装置的工作的截面图。
图5表示从朝向下方的磁体配置面S的标靶3向承载体31上的半导体封装体1飞散溅射微粒的情形。箭头K表示从标靶3的侵蚀区域E飞散的溅射微粒的飞行轨迹。图5中，为了方便作图，S极部分32a及N极部分32b的图示被省略。
如图5所示，溅射微粒包括从侵蚀区域E向垂直方向(-Z方向)飞散的微粒和从侵蚀区域E向斜向飞散的微粒。因此，某半导体封装体1在侵蚀区域E的正下方的情况下，容易在该半导体封装体1的顶面形成屏蔽层15。另一方面，某半导体封装体1处于侵蚀区域E的斜下方的情况下，容易在该半导体封装体1的侧面形成屏蔽层15。
因此，本实施方式的半导体制造装置，在从标靶3飞散溅射微粒时，使承载体31往返移动。从而，可以在承载体31上的半导体封装体1的顶面及侧面均匀地覆盖良好地形成屏蔽层15。
以下，再次参照图3，说明本实施方式的半导体制造装置的结构及工作的详细情况。
本实施方式的承载体31在±X方向往返移动。另外，承载体31的短边E1、E2配置为与X方向平行。这样的配置中，与长边E3、E4与X方向平行的配置相比，具有缩短用于承载体31全体通过中心线L之下的承载体31的移动范围R的优点。
另外，图3的磁体配置面S的短边E5、E6配置为与X方向平行。同样，图3的标靶3的短边C2配置为与X方向平行。这样的配置中，与长边E7、E8和/或长边C1与X方向平行的配置相比，具有可以使磁体配置面S和/或标靶3的面积小型化的优点。
另外，磁体配置面S的长边E7、E8设定为比承载体31的长边E3、E4长。同样，标靶3的长边C1设定为比承载体31的长边E3、E4长。因此，根据本实施方式，在承载体31的+Y方向的短边E1附近的半导体封装体1和承载体31的-Y方向的短边E2附近的半导体封装体1都可以均匀地覆盖良好地形成屏蔽层15。
另外，磁体配置面S的短边E5、E6设定为比承载体31的短边E1、E2短。同样，标靶3的短边C2设定为比承载体31的短边E1、E2短。这样的设定具有可以使磁体配置面S和/或标靶3的面积小型化的优点。
另外，如果承载体31从移动范围R的一端向另一端为止移动一次，则承载体31的两方的长边E3、E4通过中心线L之下。即，承载体31若从移动范围R的一端移动到另一端，则承载体31全体通过中心线L之下。因此，根据本实施方式，承载体31的+X方向的长边E4附近的半导体封装体1和承载体31的-X方向的长边E3附近的半导体封装体1都可以均匀地覆盖良好地形成屏蔽层15。
另外，本实施方式的承载体31、磁体配置面S(标靶保持部32的本体部32c)及标靶3具有沿Y方向延伸的长方形的平面形状。这样的结构通过与承载体31在±X方向往返移动的工作组合，可以在承载体31上的多个半导体封装体1效率良好地形成屏蔽层15。另外，这样的结构具有：可以增加标靶3中所占的侵蚀区域E的面积的比例，可以提高标靶3的利用效率的优点。
另外，本实施方式中，承载体31移动到移动范围R的一端或另一端时的距离W设定为比磁体配置面S的短边E5、E6的长度L3的一半短(W<L3/2)。因此，承载体31往返移动时，仅仅长边E3、E4中的长边E4通过磁体配置面S的长边E8之下且仅仅长边E3、E4中的长边E3通过磁体配置面S的长边E7之下。这样的工作具有：可以缩短用于承载体31全体通过中心线L之下的承载体31的移动范围R的优点。另外，通过缩短承载体31的移动范围R，相对于从标靶3飞散的所有溅射微粒的飞行轨迹，可使承载体31通过这些飞行轨迹中的时间较长，因此，可以提高对承载体31上的半导体封装体1的溅射效率。
另外，本实施方式的各托盘2的长边B1配置为与X方向平行。这样的配置与短边B2与X方向平行的配置相比，由于多个托盘2同时通过中心线L之下，因此具有可以抑制承载体31上的半导体封装体1间的温度差的优点。
如上所述，根据本实施方式，通过对半导体制造装置应用这样的结构及工作，可以在承载体31上的多个半导体封装体1的顶面及侧面形成均匀性高的屏蔽层15。
根据实验，由本实施方式的半导体制造装置在承载体31上的多个半导体封装体1形成屏蔽层15时，这些半导体封装体1的屏蔽层15的膜厚的变动可以抑制在10％程度。
图6是用于说明第1实施方式的比较例的半导体制造装置的结构及工作的图。
图6(a)表示本比较例的承载体31和标靶3。本比较例的承载体31和标靶3具有圆形的平面形状。同样，本比较例的未图示的磁体配置面S具有圆形的平面形状。因此，在本比较例的标靶3产生圆环状的侵蚀区域E。
图6(b)示意表示从标靶3向承载体31上的半导体封装体1飞散溅射微粒的情形。本比较例中，在承载体31静止的状态下实施溅射处理。
符号G1表示在标靶3的中心的附近配置的半导体封装体1。符号G2表示远离标靶3的中心而配置的半导体封装体1。本比较例中，可以在符号G1的半导体封装体1的顶面S1和/或侧面S2A、S2B均匀地形成屏蔽层15。但是，难以在符号G2的半导体封装体1的远方侧的侧面S2A形成屏蔽层15，因此，无法在符号G2的半导体封装体1均匀地形成屏蔽层15。
另外，半导体封装体1的平面形状一般是正方形和/或长方形。因此，如本比较例，在标靶3的平面形状为圆形的情况下，难以将多个半导体封装体1相对于标靶3以使得溅射效率佳的方式进行排列。
另一方面，根据本实施方式，通过对半导体制造装置应用上述的结构及工作，可以在承载体31上的多个半导体封装体1的顶面及侧面均匀地覆盖良好地形成屏蔽层15和/或可将多个半导体封装体1相对于标靶3以使得溅射效率佳的方式进行排列。
(第2实施方式)
图7是表示第2实施方式的半导体制造装置的结构的俯视图。
第1实施方式中，多个托盘2在Y方向并排搭载于承载体31(图3)。另一方面，第2实施方式中，多个托盘2在X方向及Y方向并排搭载于承载体31(图7)。
这样，第1实施方式中，托盘2在一个方向并排配置。这样的配置中，例如具有容易通过自动输送而在承载体31上设置托盘2的优点。另一方面，第2实施方式中，托盘2在2个方向并排配置。这样的配置中，例如具有可以采用各种形状的托盘2和/或承载体31的优点。
另外，这些实施方式中，多个托盘2也可以仅仅在X方向并排而搭载到承载体31。
(第3实施方式)
图8是用于说明第3实施方式的半导体制造装置的工作的截面图。
第1实施方式中，承载体31移动到移动范围R的一端或另一端时的距离W设定为比磁体配置面S的短边E5、E6的长度L3的一半短(W<L3/2:图5)。第1实施方式的距离W是例如20mm。
另一方面，第3实施方式中，承载体31移动到移动范围R的一端或另一端时的距离W设定为比长度L3的一半长(W>L3/2:图8)。第3实施方式的距离W是例如50mm。因此，承载体31往返移动时，长边E3、E4都通过磁体配置面S的长边E8之下，且通过磁体配置面S的长边E7之下(参照图3)。
根据第1实施方式的距离W，可以缩短用于承载体31全体通过中心线L之下的承载体31的移动范围R。另一方面，根据第3实施方式的距离W，在承载体31的长边E3、E4附近的半导体封装体1的侧面，可形成覆盖更佳的屏蔽层15。
另外，最好考虑半导体封装体1的面积和/或厚度，将距离W设定成合适值。
虽然说明了本发明的几个实施方式，但是这些实施方式只是例示，而不是用于限定发明的范围。这些新实施方式能以其他各种形态实施，在不脱离发明的要旨的范围中，可以进行各种省略、置换、变更。这些实施方式和/或其变形包括于发明的范围和/或要旨中，也包括于技术方案记载的发明及其均等的范围中。

Claims (20)

1.一种半导体制造装置，其特征在于，
具备：
承载体，其具有沿着第1方向延伸的第1及第2端部和沿着不同于上述第1方向的第2方向延伸且比上述第1及第2端部长的第3及第4端部，能搭载成膜对象物；
部件保持部，其具有磁体配置面，该磁体配置面配置有：具有第1极性的一个以上的第1磁极部分和具有不同于上述第1极性的第2极性的一个以上的第2磁极部分，上述磁体配置面具有沿着上述第1方向延伸的第5及第6端部和沿着上述第2方向延伸且比上述第5及第6端部长的第7及第8端部，能在上述第1及第2磁极部分的附近保持部件，该部件成为在上述成膜对象物形成膜的材料；以及
承载体输送部，其在上述部件保持部的下方，沿上述第1方向输送上述承载体，
上述第5及第6端部比上述第1及第2端部短，
上述第7及第8端部比上述第3及第4端部长，
上述承载体输送部，能以使得上述第3及第4端部通过上述磁体配置面的与上述第2方向平行的中心线之下的方式，输送上述承载体。
2.权利要求1所述的半导体制造装置，其特征在于，
上述第1磁极部分以形成第1环状的方式配置，上述第2磁极部分以形成包围上述第1磁极部分的第2环状的方式配置。
3.权利要求1所述的半导体制造装置，其特征在于，
上述部件保持部，具有能保持N个部件的N个磁体配置面来作为上述磁体配置面，其中，N是2以上的整数。
4.权利要求3所述的半导体制造装置，其特征在于，
上述部件保持部，以使得上述N个磁体配置面的某一个与上述承载体相向的方式旋转。
5.权利要求4所述的半导体制造装置，其特征在于，
上述部件保持部以与上述第2方向平行的轴为中心而旋转。
6.权利要求1所述的半导体制造装置，其特征在于，
上述承载体输送部在微粒从上述部件向上述成膜对象物飞散时，以使得仅仅上述第3及第4端部中的一方通过上述第7端部之下且仅仅上述第3及第4端部中的另一方通过上述第8端部之下的方式，使上述承载体往返移动。
7.权利要求1所述的半导体制造装置，其特征在于，
上述承载体输送部在微粒从上述部件向上述成膜对象物飞散时，以使得上述第3及第4端部通过上述第7端部之下且上述第3及第4端部通过上述第8端部之下的方式，使上述承载体往返移动。
8.权利要求1所述的半导体制造装置，其特征在于，
上述承载体能搭载多个托盘，该多个托盘搭载有作为上述成膜对象物的多个半导体封装体。
9.权利要求8所述的半导体制造装置，其特征在于，
上述托盘的平面形状是长方形。
10.权利要求9所述的半导体制造装置，其特征在于，
上述托盘以上述托盘的长边与上述第1方向平行的方式搭载于上述承载体。
11.权利要求9所述的半导体制造装置，其特征在于，
上述托盘以上述托盘的长边与上述第2方向平行的方式搭载于上述承载体。
12.权利要求1所述的半导体制造装置，其特征在于，
还具备：
包括上述部件保持部及上述承载体输送部的溅射室；和
连接于上述溅射室的蚀刻室。
13.一种半导体装置的制造方法，其特征在于，
包括下述工序：
在承载体搭载多个半导体封装体，该承载体具有：沿着第1方向延伸的第1及第2端部和沿着不同于上述第1方向的第2方向延伸且比上述第1及第2端部长的第3及第4端部，
在部件保持部的第1及第2磁极部分的附近，保持成为在上述半导体封装体形成导电膜的材料的部件，上述部件保持部具有磁体配置面，该磁体配置面配置有：具有第1极性的一个以上的上述第1磁极部分和具有不同于上述第1极性的第2极性的一个以上的上述第2磁极部分，上述磁体配置面具有沿着上述第1方向延伸的第5及第6端部和沿着上述第2方向延伸且比上述第5及第6端部长的第7及第8端部，上述第5及第6端部比上述第1及第2端部短，上述第7及第8端部比上述第3及第4端部长，
以使得上述第3及第4端部通过上述磁体配置面的与上述第2方向平行的中心线之下的方式，沿着上述第1方向来输送上述承载体，由此在上述半导体封装体的顶面及侧面形成上述导电膜。
14.权利要求13所述的半导体装置的制造方法，其特征在于，
上述导电膜包括第1层和设置在上述第1层的表面的第2层。
15.权利要求14所述的半导体装置的制造方法，其特征在于，
上述第1层含有铜，上述第2层含有铁。
16.权利要求13所述的半导体装置的制造方法，其特征在于，
上述承载体在微粒从上述部件向上述半导体封装体飞散时，以使得仅仅上述第3及第4端部中的一方通过上述第7端部之下且仅仅上述第3及第4端部中的另一方通过上述第8端部之下的方式，往返移动。
17.权利要求13所述的半导体装置的制造方法，其特征在于，
上述承载体在微粒从上述部件向上述半导体封装体飞散时，以使得上述第3及第4端部通过上述第7端部之下且上述第3及第4端部通过上述第8端部之下的方式，往返移动。
18.权利要求13所述的半导体装置的制造方法，其特征在于，
上述承载体搭载多个托盘，该多个托盘搭载有上述多个半导体封装体。
19.权利要求18所述的半导体装置的制造方法，其特征在于，
上述托盘含有铝。
20.权利要求13所述的半导体装置的制造方法，其特征在于，
上述部件的平面形状是长方形，上述部件具有比上述第1及第2端部短的短边和比上述第3及第4端部长的长边。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018067597A (ja) * 2016-10-18 2018-04-26 株式会社村田製作所 回路モジュールの製造方法および成膜装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07268621A (ja) * 1994-03-31 1995-10-17 Nippondenso Co Ltd エレクトロルミネッセンス表示素子の製造方法
US20080197015A1 (en) * 2007-02-16 2008-08-21 Terry Bluck Multiple-magnetron sputtering source with plasma confinement
JP2008261031A (ja) * 2007-04-13 2008-10-30 Toppan Printing Co Ltd マグネトロンスパッタリング装置、成膜方法及び有機電界発光素子の製造方法
CN101641765A (zh) * 2007-03-22 2010-02-03 太阳能公司 具有电绝缘的托板和阳极组件的沉积系统

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69232747T2 (de) * 1991-06-14 2003-01-02 Hughes Aircraft Co., Los Angeles Verfahren zum vertikalen Ausrichten von Flüssigkristallen
JPH088213A (ja) * 1994-06-23 1996-01-12 Casio Comput Co Ltd スパッタ法およびその装置
JP2001261089A (ja) 2000-03-16 2001-09-26 Toshiba Corp 電子部品用トレイ
JP2002069634A (ja) 2000-08-29 2002-03-08 Canon Inc 薄膜作製方法および薄膜作製装置
JP2003147519A (ja) * 2001-11-05 2003-05-21 Anelva Corp スパッタリング装置
JP2003239069A (ja) * 2002-02-15 2003-08-27 Ulvac Japan Ltd 薄膜の製造方法及び装置
JP4200290B2 (ja) * 2003-05-21 2008-12-24 パナソニック株式会社 マスクユニット
JP2005116553A (ja) * 2003-10-02 2005-04-28 Tokyo Electron Ltd 塗布膜形成装置及び塗布膜形成方法
JP2006283132A (ja) * 2005-03-31 2006-10-19 Toyota Motor Corp 表面処理装置
KR101225312B1 (ko) * 2005-12-16 2013-01-22 엘지디스플레이 주식회사 프로세스 장치
JP4762187B2 (ja) * 2007-03-28 2011-08-31 株式会社東芝 マグネトロンスパッタリング装置および半導体装置の製造方法
WO2009057715A1 (ja) * 2007-10-31 2009-05-07 Canon Anelva Corporation マグネトロンユニット、マグネトロンスパッタリング装置及び電子デバイスの製造方法
KR100877551B1 (ko) * 2008-05-30 2009-01-07 윤점채 전자파 차폐 기능을 갖는 반도체 패키지, 그 제조방법 및 지그
JP2010272229A (ja) * 2009-05-19 2010-12-02 Panasonic Corp 有機電界発光素子の透明電極の製造方法
WO2012112880A1 (en) * 2011-02-18 2012-08-23 Alliance For Sustainable Energy, Llc In situ optical diagnostic for monitoring or control of sodium diffusion in photovoltaics manufacturing
JP2013206652A (ja) 2012-03-28 2013-10-07 Nissin Electric Co Ltd アンテナ装置、それを備えるプラズマ処理装置およびスパッタリング装置
KR20130115784A (ko) * 2012-04-13 2013-10-22 삼성에스디아이 주식회사 스퍼터링 장치
JP2013221176A (ja) * 2012-04-17 2013-10-28 Panasonic Corp 薄膜製造方法および薄膜製造装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07268621A (ja) * 1994-03-31 1995-10-17 Nippondenso Co Ltd エレクトロルミネッセンス表示素子の製造方法
US20080197015A1 (en) * 2007-02-16 2008-08-21 Terry Bluck Multiple-magnetron sputtering source with plasma confinement
CN101641765A (zh) * 2007-03-22 2010-02-03 太阳能公司 具有电绝缘的托板和阳极组件的沉积系统
JP2008261031A (ja) * 2007-04-13 2008-10-30 Toppan Printing Co Ltd マグネトロンスパッタリング装置、成膜方法及び有機電界発光素子の製造方法

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