CN105870092A - 封装结构 - Google Patents

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CN105870092A
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conductive
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黎耀威
陈大容
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Delta Electronics International Singapore Pte Ltd
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Abstract

本发明涉及一种封装结构，其包含第一绝缘层、至少一第一电子元件，以及第一重布线层。第一电子元件嵌设于第一绝缘层内，且第一电子元件包含多个第一导接端，设置于第一电子元件的底面。第一电子元件的底面的至少部分是自第一绝缘层的底面暴露而出。第一重布线层设置于第一绝缘层的底面上且与对应的第一导接端相导接。本发明封装结构在将第一电子元件的第一导接端导接至外部电路时，无需再增设导电通孔。换言之，利用本发明技术，处理传统封装结构的激光钻孔方式以及除渣工艺皆可省略。由于无须再增加处理第一电子元件的第一导接端，因此本发明封装结构的应用场合较广泛。

Description

封装结构
技术领域
本发明涉及一种封装结构，特别涉及一种电源电子模块的封装结构。
背景技术
近年来，电子装置设计是朝向小尺寸、轻薄及易于携带的趋势发展。再者，随着电子工业技术的日益进步，电子装置的内部电路已逐渐朝向模块化发展，换言之，多个电子元件是整合在单一电子模块中。举例而言，电源模块(power module)为广泛使用的电子模块之一，电源模块可包括例如但不限于直流-直流转换器(DC to DC converter)、直流-交流转换器(DC to AC converter)或交流-直流转换器(AC to DC converter)。于多个电子元件(例如电容器、电阻器、电感器、变压器、二极管及晶体管)整合为电源模块之后，电源模块便可安装于主机板或系统电路板上。
传统电子模块内部的电性连结是利用接线方式(wire bonding)实现。近年来，嵌入式且不使用接线的技术被引用于封装，以进一步减小封装尺寸并同时强化其效能。
传统电源模块的嵌入式封装结构描述如下。于封装结构中，具有至少一导接端的电子元件是设置于基板的第一表面，且第一绝缘层设置于基板的第一表面。若视需要更可于基板的第二表面形成第二绝缘层。电子元件为第一绝缘层所覆盖。为了使电子元件的导接端可与外部电路导接，可利用激光钻孔方式于第一绝缘层中形成至少一导电通孔。再者，于利用化学药剂对该至少一导电通孔执行除渣工艺而完成清洁后，再以填注或电镀工艺于导电通孔内构成导电材料。因此，电子元件的导接端才能通过导电通孔与外部电路导接。
如前所述，为了使内嵌的电子元件的导接端可与外部电路导接，导电通孔可利用激光钻孔方式形成于第一绝缘层内，且导电通孔利用化学药剂执行除渣工艺以完成清洗。由于铜对于激光钻孔工艺具有较佳耐受性，因此传统嵌入式封装结构的电子元件的导接端通常由铜所构成。换言之，电子元件的导接端于实施激光钻孔工艺期间受到损坏的几率较小。此外，由于铜对于除渣工艺期间所使用的化学药剂亦具有较佳耐受性，故被化学药剂腐蚀的几率亦较低。再则，在进行蚀刻过程时，铜表面上的原生氧化层(native oxide)亦较容易去除。
然而，由于传统嵌入式封装结构的电子元件的导接端是由铜所构成，故限制了设置于封装结构内的电子元件的种类。假若导接端由非铜金属材质所构成，则电子元件无法直接内嵌于封装结构内。特别是，若电子元件的导接端由非铜金属材质所构成且电子元件必须内嵌于封装结构内时，则必须先将电子元件的导接端进行处理，以使电子元件的导接端可替换为铜，如此一来，将导致封装结构的工艺步骤更为复杂。
因此，实有必要发展一种改良的封装结构，以改善上述现有技术的缺失。
发明内容
本发明的目的为提供一种封装结构，其具有电子元件以及重布线层，其中电子元件的导接端是通过重布线层与外部电路电连接，藉此电子元件的导接端可由非铜金属材质构成，且可以克服传统铜材导接端的缺失。
本发明的另一目的在于提供一种封装结构，其可以实现高积密度电子元件封装，且可提升散热效率。
本发明的又一目的在于提供一种封装结构，其可应用于具有各种不同线路的系统电路板，进而增加应用场合。
为达上述目的，本发明提供一种封装结构，其包含第一绝缘层、至少一第一电子元件，以及第一重布线层。第一电子元件嵌设于第一绝缘层内，且第一电子元件具有多个第一导接端，设置于第一电子元件的底面。第一电子元件的底面的至少部分是自第一绝缘层的底面暴露而出。第一重布线层形成于第一绝缘层的底面上，且与对应的第一导接端相导接。
本发明封装结构在将第一电子元件的第一导接端导接至外部电路时，无需再增设导电通孔。换言之，利用本发明技术，处理传统封装结构的激光钻孔方式以及除渣工艺皆可省略。由于无须再增加处理第一电子元件的第一导接端，因此本发明封装结构的应用场合较广泛。
附图说明
图1是为本发明第一实施例的封装结构的剖面结构示意图。
图2A是为本发明第二实施例的封装结构的剖面结构示意图。
图2B是为图2A所示封装结构的一变化例的剖面结构示意图。
图3是为本发明第三实施例的封装结构的剖面结构示意图。
图4是为本发明第四实施例的封装结构的剖面结构示意图。
图5是为本发明第五实施例的封装结构的剖面结构示意图。
其中，附图标记说明如下：
1、2、3、4、5：封装结构
10：第一绝缘层
100、130、401：底面
101、200、210、510：顶面
102：第二导电通孔
11、11a、11b、11c：第一电子元件
110：第一导接端
111、521：上表面
112、522：下表面
12：第一重布线层
13：第一金属层
131:第一导电图形
14：第二金属层
140第二导电图形
15：导热部件
16：接触垫
17：防焊膜
20：第三金属层
21：散热层
22：散热装置
40：第二绝缘层
400：第一导电通孔
41：第二重布线层
410：第三导电图形
50：第一导电层
500：第三导电通孔
501：第四导电图形
51：第三绝缘层
511：第四导电通孔
52：第二电子元件
520：第二导接端
53：第二导电层
530：第五导电图形
54：第三电子元件
540：第三导接端
具体实施方式
体现本发明特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的态样上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是当作对其进行说明用，而非架构于限制本发明。
图1是为本发明第一较佳实施例的封装结构的剖面结构示意图。如图1所示，封装结构1包含第一绝缘层10、至少一第一电子元件11，以及第一重布线层(Re-Distribution layer，RDL)12。于一实施例中，第一绝缘层10的材质可为但不限于树脂、绝缘预浸材(prepreg)、塑模成分、环氧树脂、具填充物的环氧树脂或是任何其他具高热传导系数的适当绝缘材料。
第一电子元件11嵌设于第一绝缘层10内，且第一电子元件11包含多个第一导接端110，其中多个第一导接端110可由铝、银或任何其他适当的金属材料(例如铜)所构成，但不以此为限。此外，第一导接端110位于第一电子元件11的顶面111(如图5所示)及/或底面112(如图1所示)。于本实施中，第一绝缘层10具有凹陷部，邻设于第一绝缘层10的底面100，且第一电子元件11设置于凹陷部内。第一电子元件11的底面112与第一绝缘层10的底面100约为同平面。位于第一电子元件11的底面112的第一导接端110是与第一绝缘层10的底面100相邻且暴露于第一绝缘层10的底面100。
第一电子元件11可为主动元件或是被动元件。第一电子元件11可为例如但不限于集成电路芯片、整合功率元件、金属氧化物半导体场效晶体管(MOSFET)、高电子迁移率晶体管(HEMT)、绝缘闸双极性晶体管(IGBT)、二极管、电容器、电阻器、电感器或保险丝。第一电子元件11的第一导接端110的数目是依据第一电子元件11的架构与种类而定，如图1所示，第一电子元件11是示范性地为集成电路芯片，因此依据集成电路芯片的架构，第一电子元件11具有三个第一导接端110。
于一实施例中，第一重布线层12包含第一金属层13及第二金属层14。第一金属层13用以做为贴合层或扩散屏蔽层或两者兼具。第一金属层13可由例如但不限于铜、镍铬合金、钛、钛钨、铬、镍或任何其他适当的金属材料(例如前述材料组合)所构成。此外，第一金属层13设置于第一绝缘层10的底面100上，并与多个第一导接端110相导接。
第二金属层14设置于第一金属层13的底面130上，并与第一金属层13相接触，第二金属层14的厚度较第一金属层13为厚。再则，第二金属层14可由例如但不限于铜或任何其他适当的金属材料所构成。
此外，第一金属层13及第二金属层14可图形化而形成一个或多个导电图形。于本实施例中，如图1所示，第一重布线层12包括三个彼此独立且分离的导电图形。换言之，第一金属层13包括三个彼此独立且分离的第一导电图形131，且第二金属层14包括三个彼此独立且分离的第二导电图形140。每一个第一导电图形131是与对应的第一导接端110相导接，且每一个第二导电图形140则与对应的第一导电图形131相导接，藉此第二导电图形140可经由对应的第一导电图形131而与对应的第一导接端110电连接。第二导电图形140可作为封装结构1的接触垫(contact pad)，藉此使封装结构1可利用表面粘着技术安装于系统电路板(未图示)上。
由上可知，嵌设于第一绝缘层10内的第一电子元件11的每一个第一导接端110是与对应的第一金属层13的第一导电图形131相导接，且第二金属层14是与第一金属层13的底面130相导接，藉此第二金属层14的每一个第二导电图形140亦与对应的第一金属层13的第一导电图形131相导接。因此，第一电子元件11的第一导接端110可经由对应的第一导电图形131而与对应的第二导电图形140电连接。由于第二导电图形140可作为封装结构1的接触垫，因此封装结构1可利用表面粘着技术安装于系统电路板。于封装结构1安装于系统电路板上时，第一电子元件11的第一导接端110便可经由与其对应的第一导电图形131以及第二导电图形140而与系统电路板上的电子元件(未图示)或线路电连接。因此，本发明封装结构1在将第一电子元件11的第一导接端110导接至外部电路时，无需再形成导电通孔结构。换言之，利用本发明技术，传统的激光钻孔程序以及除渣工艺即可省略。因此，本发明封装结构1的第一电子元件11的第一导接端110可直接由非铜金属材料(例如铝、银)所构成。由于无须再额外对由非铜金属材料所构成的第一电子元件11的第一导接端110进行处理，故本发明封装结构1的应用场合更为广泛。再则，由于可省略传统的激光钻孔工艺、除渣工艺、填充工艺以及电镀工艺，因此本发明封装结构1的工艺步骤得以减化。
本发明封装结构1还包含至少一导热部件15。如图1所示，封装结构1包括多个导热部件15，嵌设于第一绝缘层10内。此外，多个导热部件15设置于第一电子元件11的至少一侧边，例如多个导热部15是环绕第一电子元件11而设置。再则，导热部件15是部分外露于第一绝缘层10，藉此第一电子元件11所产生的热能可通过导热部件15而转移至封装结构1的外部。于一些实施例中，多个导热部件15是由金属导线架(Lead frame)实现，由于金属导线架是由金属材料制成，因此多个导热部件15不但可以改善导热及导电特性，更可提供机械支撑而进一步提升封装结构1的强度。
以下将示范性地说明本发明封装结构1的工艺步骤。首先，配置第一电子元件11及导热部件15于一热释放胶膜(thermal release film)(未图示)上。接着，将第一绝缘层10压合于热释放胶膜上，藉此使第一绝缘层10包覆第一电子元件11及导热部件15，且使第一电子元件11的第一导接端110与第一绝缘层10的底面100相邻并且暴露于第一绝缘层10的底面100。然后，移除热释放胶膜。接着，对暴露于第一绝缘层10的底面100的第一电子元件11的第一导接端110进行等离子体清洗程序(plasma cleaning process)，藉此以去除形成于第一导接端110上的原生氧化物(native oxide)，其中等离子体清洗程序可依据第一导接端110的金属材质的类型而进行轻微调整与变化。然后，以溅镀程序(sputtering process)或无电电镀程序(electro-less platingprocess)使第一金属层13形成于第一绝缘层10的底面100上，并与多个第一导接端110相导接。接着，实施铜电镀程序，以将第二金属层14形成于第一金属层13的底面130上。第一金属层13与第二金属层14可定义为一重布线层12。之后，依据第一电子元件11的多个第一导接端110与系统电路板上的对应线路连接关系，对第一金属层13及第二金属层14进行蚀刻，藉此将第一金属层13及第二金属层14图形化而形成一个或多个导电图形。换言之，第一金属层13可分为多个彼此分离的第一导电图形131，且第二金属层14可分为多个彼此分离的第二导电图形140。因此，第一电子元件11的每一个第一导接端110可经由与其对应的第一导电图形131及第二导电图形140而与系统电路板电连接。
应注意的是，本发明封装结构1可具有各种变化及替代态样。以下将参考图2A至图5进一步说明本发明封装结构1的各种可能变化例。由于以下附图中所示的封装结构的整体结构及元件特征是相似于图1所示的封装结构，故仅以相同符号表示元件结构、连接关系及功用是相同，而不再赘述。
图2A是为本发明第二实施例的封装结构的剖面结构示意图。相较于图1所示的第一实施例，本实施例的封装结构2还包括第三金属层20、散热层21，以及散热装置22，其中散热装置20用于提升封装结构2的散热效率。第三金属层20设置于第一绝缘层10的顶面101上。散热层21设置于第三金属层20的顶面200上。此外，散热装置22是利用导热胶(未图示)而粘着贴附于散热层21的顶面210上，并位于封装结构2的外侧。于第一电子元件11运作的期间，第一电子元件11所产生的热能便可转移至第三金属层20、散热层21及散热装置22，藉此可利用散热装置22进行散热。第三金属层20的材质及形成方式皆相似于第一金属层13者，于此不再赘述。散热层21可由散热性佳的材质所构成。
散热装置22可为被动式散热装置或主动式散热装置。被动式散热装置可为例如但不限于由金属或陶瓷材料所构成的散热器。主动式散热装置可为例如但不限于水冷式(cooling water)或是热管式(heat pipe)散热装置。
图2B是为图2A所示封装结构的一变化例的剖面结构示意图。如图2B所示，封装结构2还包括多个接触垫16以及多个防焊膜17(solder mask)，其中多个接触垫16设置于导电图形上，多个防焊膜17，设置于第一重布线层12的穿孔中，以避免第一重布线层12氧化及锡桥(solder bridging)问题。于一实施例中，接触垫16可由镍、金、锡、铂、银或其组合材料所构成，且防焊膜17可由绝缘材料例如环氧树脂或高分子所构成。
由于第一电子元件11是嵌设于第一绝缘层10中，因此部分第一绝缘层10可能介于第一电子元件11及第三金属层20之间。由于介于第一电子元件11及第三金属层20间的部分第一绝缘层10可能会影响第一电子元件11所产生的热能经由第三金属层20及散热层21传导至散热装置22的热传导效率，因此于本实施例中，当部分第一绝缘层10高于第一电子元件11的顶面111时，如需要设计具高热导率的封装结构的话，可利用研磨(grinding)或抛光(polishing)方式将高于第一电子元件11的顶面111的第一绝缘层10的部分去除，藉此使第一绝缘层10的顶面101与第一电子元件11的顶面111等高或同平面。于将第三金属层20形成于第一绝缘层10的顶面101后，第一电子元件11的顶面111便可直接与第三金属层20相接触(如图2A至2B所示)，如此一来，第一电子元件11所产生的热能可有效率地转移至第三金属层20。
图3是为本发明第三实施例的封装结构的剖面结构示意图。相较于图2A所示的第二实施例，本实施例的封装结构3可包括多个相同或不同的第一电子元件11，例如图3所示的三个第一电子元件11a、11b、11c。每一个第一电子元件11的第一导接端110的数量视该第一电子元件11的种类而定，例如第一电子元件11a为具有九个第一导接端110的驱动器(driver)。此外，第一电子元件11c为具有两个第一导接端110。举例而言，第一电子元件11c为电容器、电阻器、二极管或任何其他适当的被动元件。再则，第一电子元件11b为集成电路芯片，其第一导接端110的数量可依据该集成电路芯片的架构而定，例如第一电子元件11b具有三个第一导接端110。应注意的是，封装结构3内的多个第一电子元件11的数量并以此为限，亦可依实际应用需求变化与调整。
此外，封装结构3包括多个导热部件15。于本实施例中，每两个导热部件15是水平地设置于每一个第一电子元件11的两相对侧边。换言之，一导热部件15是排列于每两相邻的第一电子元件11之间。于其他实施例中，导热部件15更整合为具有多个开口或孔洞的导线架结构。每一个孔洞或开口可对应容置一个或多个第一电子元件11。
图4是为本发明第四实施例的封装结构的剖面结构示意图。相较于图3所示的第三实施例，本实施例的封装结构4还包含第二绝缘层40及第二重布线层41，其中第二绝缘层40设置于第一重布线层12的第二金属层14上，且第二绝缘层40包覆第一重布线层12。此外，多个第一导电通孔400是形成于第二绝缘层40中，其中每一个第一导电通孔400是与第一重布线层12的对应的第二导电图形140相导接。第二重布线层41设置于第二绝缘层40的底面401上，且第二绝缘层40的底面401的一部分是自第二重布线层41暴露而出。此外，第二重布线层41可以例如但不限于蚀刻方式而形成一个或多个彼此独立且分离的第三导电图形410。如图4所示，第二重布线层41包括四个彼此分离的第三导电图形410，每一个第三导电图形410是与至少一个第一导电通孔400相导接。藉此第二导电图形140可与第二重布线层41的对应第三导电图形410电连接。再则，由于第一电子元件11的第一导接端110是经由对应的第一导电图形131而与对应的第二导电图形140电连接，因此第一电子元件11的第一导接端110可经由对应的第一导电图形131、对应的第二导电图形140、对应的第一导电通孔400而与对应的第三导电图形410相导接。第三导电图形410可作为封装结构4的接触垫，藉此使封装结构4可利用表面粘着技术安装于系统电路板(未图示)上。
如上所述，封装结构4包含第一重布线层12以及第二重布线层41。此外，第一重布线层12的第二导电图形140经由对应的第一导电通孔400与第二重布线层41的第三导电图形410相导接。因此通过改变第三导电图形410及第一导电通孔400的形成位置及数量，使本发明封装结构4的第一电子元件11的第一导接端110可通过第三导电图形410及第一导电通孔400而具有较多的导接路径，因此本实施例的封装结构4可应用于具有各种不同线路的系统电路板上，进而提升封装结构4的应用范围。
于上述实施例中，第一导电通孔400的形成方式是为现有技术。举例而言，可先以例如激光钻孔、机械钻孔或是光刻(Photolithography)成孔方式于第二绝缘层40中形成多个孔洞，之后再于该多个孔洞中以例如填充或电镀方式将导电物质形成于该多个孔洞中，以形成多个第一导电通孔400。
图5是为本发明第五实施例的封装结构的剖面结构示意图。相较于图1所示的第一实施例，本实施例的封装结构5的第一绝缘层10更具有多个第二导电通孔102，其中该多个第二导电通孔102是与位于第一电子元件11的顶面111的对应第一导接端110相导接。此外，本实施例的封装结构5还包括第一导电层50、第三绝缘层51、至少一个第二电子元件52以及第二导电层53。第一导电层50设置于第一绝缘层10的顶面101上，且覆盖部分的第一绝缘层10的顶面101。再者，第一导电层50与第二导电通孔102相导接，故第一导电层50可经由第二导电通孔102而与位于第一电子元件11的顶面111的第一导接端110电连接。
第三绝缘层51形成于第一导电层50上，且包覆第一导电层50，并具有多个第三导电通孔500。第二导电层53形成于第三绝缘层51的顶面510上，且第三绝缘层51的顶面510的一部分自第二导电层53暴露而出。此外，第二导电层53与第三导电通孔500相导接。第二电子元件52是嵌设于第三绝缘层51内，且设置于第一导电层50上，并具有至少一第二导接端520，其中位于第二电子元件52的顶面521的第二导接端520与对应的第三导电通孔500相导接，且位于第二电子元件52的底面522的第二导接端520是直接设置于第一导电层50上而与第一导电层50相导接。因此通过位于第二电子元件52的顶面521的第二导接端520及第三导电通孔500，可使第二电子元件52与第二导电层53电连接，及/或通过位于第二电子元件52的底面522的第二导接端520，则可使第二电子元件52与第一导电层50电连接。由于第一电子元件11与第一导电层50电连接，且第二电子元件52亦与第一导电层50电连接，因此通过第一导电层50可使第一电子元件11的第一导接端110与第二电子元件52的对应第二导接端520相导接。
此外，第一导电层50可以例如蚀刻方式而形成一个或是多个彼此独立且分离的第四导电图形501。同样地，第二导电层53亦可以例如蚀刻方式形成一个或多个此独立且分离的第五导电图形530。如图5所示，第一导电层50包括三个彼此分离的第四导电图形501，第四导电图形501是与对应的第二导电通孔102相导接。第五导电图形530是与对应的第三导电通孔500相导接。
于本实施例中，封装结构5具有多层结构，其中第一绝缘层10及第三绝缘层51是位于不同层别。藉此第一电子元件11以及第二电子元件52可分别嵌设于第一绝缘层10以及第三绝缘层51内。由于第一电子元件11及第二电子元件52设置于不同层别，使得第一电子元件11及第二电子元件52间的距离可有效率的缩减。因此本实施例的封装结构5的电子元件可有效降低导通阻抗，减少寄生效应，进而获得较好的电性表现，同时可使封装结构5的整体功率密度大幅提升。
再则，如图5所示，第三绝缘层51更具有至少一个第四导电通孔511，其中第四导电通孔511的第一端与对应的第五导电图形530相导接，第四导电通孔511的第二端与对应的第四导电图形501相导接。于第一电子元件11所产生的热能经由对应的第二导电通孔102传导至第一导电层50，部分热能更可通过第四导电通孔511进一步传导至第二导电层53，藉以提升散热效率。如前所述，亦可使第一导电层50及第二导电层53通过第四导电通孔511而彼此相导接，藉此当第二电子元件52的第二导接端520与对应的第四导电图形501相导接时，第二电子元件52的第二导接端520便可通过第四导电通孔511而与第二导电层53相导通(如图5所示)。
于上述实施例中，第二导电通孔102、第三导电通孔500及第四导电通孔511的形成方式相同于图4所示的第一导电通孔400，于此不再赘述。
于本实施例中，第一导电层50、第二导电层53可选自铜或任何其他适当的导电材料所构成。此外，第一导电层50及第二导电层53的材质可相同或不同。举例而言，每一个第一电子元件11及第二电子元件52可选自于集成电路芯片、整合性功率元件、金属氧化物半导体场效晶体管、高电子迁移率晶体管、绝缘栅双极性晶体管、二极管、电容器、电阻器、电感器或保险丝中的任一个电子元件，且第一电子元件11及第二电子元件52的种类可相同或不同。
再则，如图5所示，封装结构5还包括至少一第三电子元件54，设置于第二导电层53上，且第三电子元件54具有多个第三导接端540。每一个第三导接端540是设置于第二导电层53的对应的第五导电图形530上，并可利用例如焊锡焊接方式而固定于对应的第五导电图形530上，藉此提升封装结构5的功率密度。
综上所述，本发明提供一种封装结构，其包括电子元件以及重布线层。电子元件的导接端与重布线层相导接，藉此电子元件的导接端可经由重布线层而与外部电路电连接，进而可封装具有由非铜金属材料所构成的导接端的电子元件。由于本发明封装结构在将第一电子元件的第一导接端导接至外部电路时，无需再增设导电通孔。换言之，利用本发明技术，处理传统封装结构的激光钻孔方式以及除渣工艺皆可省略。由于无须再增加处理第一电子元件的第一导接端，因此本发明封装结构的应用场合较广泛。再者，由于本发明封装结构可省略激光钻孔以及除渣工艺，是以本发明封装结构可减化工艺步骤。于一些实施例中，封装结构包括第一重布线层以及第二重布线层，其中第一重布线层与第二重布线层是通过第一导电通孔相互导接，因此可通过改变第三导电图形及第一导电通孔的形成位置及数量而使本发明的封装结构可应用于具有各种不同线路的系统电路板上，进而提升应用场合。再者，由于第一电子元件与第二电子元件是位于不同层别，第一电子元件与第二电子元件间的距离可以有效缩短，故可以有效地降低导通阻抗，减少寄生效应，进而提升电性表现，同时使封装结构的整体功率密度大幅提升。更甚者，本发明的封装结构可于其外部表面设置附加的电子元件或散热装置，使得封装结构的元件整合密度提升，且提升散热效率。
本发明可以由本领域技术人员作些许的修改与润饰，均不脱离如附权利要求所欲保护的范围。

Claims (15)

1.一种封装结构，包含：
一第一绝缘层；
至少一第一电子元件，嵌设于该第一绝缘层内，该第一电子元件包含多个第一导接端设置于该第一电子元件的一底面，其中该第一电子元件的该底面的至少部分是自该第一绝缘层的一底面暴露而出；以及
一第一重布线层，形成于该第一绝缘层的该底面上，且与对应的该第一导接端相导接。
2.如权利要求1所述的封装结构，其中该第一导接端是由非铜金属材料所构成。
3.如权利要求1所述的封装结构，其中该第一绝缘层具有一凹陷部，邻设于该第一绝缘层的该底面，且该第一电子元件设置于该凹陷部内。
4.如权利要求1所述的封装结构，其中该第一重布线层包含：
一第一金属层，设置于该第一绝缘层的该底面；以及
一第二金属层，设置于该第一金属层的一底面。
5.如权利要求4所述的封装结构，其中该第一金属层是由铜、镍铬合金、钛、钛钨、铬、镍或其组合所构成，且该第二金属层是由铜所构成。
6.如权利要求4所述的封装结构，其中该第一金属层包含至少一个第一导电图形，与对应的该第一导接端相导接，以及该第二金属层包含至少一个第二导电图形，与对应的该第一导电图形相导接，且通过对应的该第一导电图形与对应的该第一导接端电连接。
7.如权利要求6所述的封装结构，其还包含：
一第三金属层，形成于该第一绝缘层的一顶面上；
一散热层，形成于该第三金属层的一顶面上；以及
一散热装置，贴附于该散热层的一顶面上，且位于该封装结构的一外侧。
8.如权利要求7所述的封装结构，其中该第一绝缘层的该顶面与该第一电子元件的一顶面等高，且该第一电子元件的该顶面与该第三金属层相导接。
9.如权利要求7所述的封装结构，其还包含：
一第二绝缘层，设置于该第一重布线层上，其中该第二绝缘层包覆该第一重布线层，且具有至少一个第一导电通孔，其中该第一导电通孔是与对应的该第二导电图形相导接；以及
一第二重布线层，设置于该第二绝缘层的一底面上，且该第二绝缘层的该底面的一部分是自该第二重布线层暴露而出。
10.如权利要求9所述的封装结构，其中该第二重布线层包含至少一个第三导电图形，与对应的该第一导电通孔相导接。
11.如权利要求6所述的封装结构，其中该第一绝缘层具有至少一个第二导电通孔，与位于该第一电子元件的一顶面上的对应该第一导接端相导接。
12.如权利要求11所述的封装结构，其还包含：
一第一导电层，设置于该第一绝缘层的该顶面上，其中该第一导电层覆盖该第一绝缘层的该顶面的一部分，且该第一导电层与该第二导电通孔相导接；
一第三绝缘层，设置于该第一导电层上，其中该第三绝缘层包覆该第一导电层，且具有至少一个第三导电通孔；
一第二导电层，设置于该第三绝缘层的一顶面上，其中该第三绝缘层的该顶面的一部分是自该第二导电层暴露而出，且该第二导电层与对应的该第三导电通孔相导接；以及
至少一第二电子元件，嵌设于该第三绝缘层内且设置于该第一导电层上，其中该第二电子元件包含多个第二导接端，其中该多个第二导接端与该第一导电层相导接，及/或该多个第二导接端经由该至少一个第三导电通孔与该第二导电层电连接。
13.如权利要求12所述的封装结构，其中该第一导电层包含至少一个第四导电图形，与对应的该第二导电通孔相导接，且该第二导电层包含至少一个第五导电图形，与对应的该第三导电通孔相导接。
14.如权利要求13所述的封装结构，其中该第三绝缘层具有至少一个第四导电通孔，其中该第四导电通孔的一端是与对应的该第五导电图形相导接，且该第四导电通孔的另一端是与对应的该第四导电图形相导接。
15.如权利要求14所述的封装结构，其还包含至少一第三电子元件，其中该第三电子元件设置于该第二导电层上，且包含多个第三导接端，其中每一个该第三导接端是设置于对应的该第五导电图形上。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108074883A (zh) * 2016-11-09 2018-05-25 三星电机株式会社 半导体封装件、其制造方法以及使用其的电子元件模块
WO2019153102A1 (zh) * 2018-02-07 2019-08-15 璩泽明 垂直式晶片与水平式晶片的嵌入型封装结构及其制造方法
CN111354689A (zh) * 2018-12-24 2020-06-30 台达电子国际（新加坡）私人有限公司 封装结构及其制造方法
WO2024193200A1 (zh) * 2023-03-23 2024-09-26 华为数字能源技术有限公司 功率模组、功率变换设备和车辆

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG10201504271YA (en) * 2015-05-29 2016-12-29 Delta Electronics Int’L Singapore Pte Ltd Power module
SG10201805356XA (en) * 2018-06-21 2020-01-30 Delta Electronics Int’L Singapore Pte Ltd Package structure
SG10201809987YA (en) * 2018-11-09 2020-06-29 Delta Electronics Int’L Singapore Pte Ltd Package structure and packaging process
SG10201810052WA (en) * 2018-11-12 2020-06-29 Delta Electronics Int’L Singapore Pte Ltd Packaging process and packaging structure
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
JPWO2022054572A1 (zh) * 2020-09-08 2022-03-17
US11894352B2 (en) * 2021-05-18 2024-02-06 Renesas Electronics America Inc. Power electronic module with enhanced thermal and electrical performance

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060128060A1 (en) * 2001-03-26 2006-06-15 Yoichiro Kurita Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
CN101106169A (zh) * 2006-03-22 2008-01-16 财团法人工业技术研究院 发光二极管封装结构及其制作方法
CN101826491A (zh) * 2009-03-06 2010-09-08 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
US20110045642A1 (en) * 2009-08-21 2011-02-24 Shinko Electric Industries Co., Ltd. Method of manufacturing semiconductor package
CN102867793A (zh) * 2012-08-14 2013-01-09 日月光半导体制造股份有限公司 热界面材料及半导体封装结构
CN103295925A (zh) * 2012-03-02 2013-09-11 新科金朋有限公司 半导体器件以及用于形成低廓形嵌入式晶圆级球栅阵列模塑激光封装的方法
US20130334682A1 (en) * 2012-06-13 2013-12-19 SK Hynix Inc. Embedded packages including a multi-layered dielectric layer and methods of manufacturing the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101938949B1 (ko) * 2013-12-23 2019-01-15 인텔 코포레이션 패키지 온 패키지 아키텍처 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060128060A1 (en) * 2001-03-26 2006-06-15 Yoichiro Kurita Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
CN101106169A (zh) * 2006-03-22 2008-01-16 财团法人工业技术研究院 发光二极管封装结构及其制作方法
CN101826491A (zh) * 2009-03-06 2010-09-08 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
US20110045642A1 (en) * 2009-08-21 2011-02-24 Shinko Electric Industries Co., Ltd. Method of manufacturing semiconductor package
CN103295925A (zh) * 2012-03-02 2013-09-11 新科金朋有限公司 半导体器件以及用于形成低廓形嵌入式晶圆级球栅阵列模塑激光封装的方法
US20130334682A1 (en) * 2012-06-13 2013-12-19 SK Hynix Inc. Embedded packages including a multi-layered dielectric layer and methods of manufacturing the same
CN102867793A (zh) * 2012-08-14 2013-01-09 日月光半导体制造股份有限公司 热界面材料及半导体封装结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108074883A (zh) * 2016-11-09 2018-05-25 三星电机株式会社 半导体封装件、其制造方法以及使用其的电子元件模块
WO2019153102A1 (zh) * 2018-02-07 2019-08-15 璩泽明 垂直式晶片与水平式晶片的嵌入型封装结构及其制造方法
CN111354689A (zh) * 2018-12-24 2020-06-30 台达电子国际（新加坡）私人有限公司 封装结构及其制造方法
WO2024193200A1 (zh) * 2023-03-23 2024-09-26 华为数字能源技术有限公司 功率模组、功率变换设备和车辆

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