CN105845680A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

Info

Publication number
CN105845680A
CN105845680A CN201510019318.9A CN201510019318A CN105845680A CN 105845680 A CN105845680 A CN 105845680A CN 201510019318 A CN201510019318 A CN 201510019318A CN 105845680 A CN105845680 A CN 105845680A
Authority
CN
China
Prior art keywords
transistor
electrode
source electrode
semiconductor device
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510019318.9A
Other languages
English (en)
Other versions
CN105845680B (zh
Inventor
张弓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510019318.9A priority Critical patent/CN105845680B/zh
Priority to US14/994,516 priority patent/US9966379B2/en
Publication of CN105845680A publication Critical patent/CN105845680A/zh
Priority to US15/947,525 priority patent/US10431588B2/en
Application granted granted Critical
Publication of CN105845680B publication Critical patent/CN105845680B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该半导体器件包括SRAM单元，其中所述SRAM单元包括：作为上拉晶体管的第一PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一NMOS晶体管和第二NMOS晶体管、以及作为传输门晶体管的第三NMOS晶体管和第四NMOS晶体管，其中，在每个所述传输门晶体管中，源极和漏极相对于栅极结构非对称设置。本发明的半导体器件由于包括的SRAM单元中的传输门晶体管的源极和漏极相对于栅极结构非对称设置，因此相对于现有技术具有更好的读噪声容限和写噪声容限。本发明的半导体器件的制造方法用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置包括上述半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30％的速度发展，静态随机存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读取速度高等优点而广泛应用于数据的存储。
现有的一种6T型SRAM单元的电路结构如图1A所示，包括6个鳍型(Fin)晶体管，即第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4。其中，第一PMOS晶体管P1与第一NMOS晶体管N1构成第一CMOS晶体管101(即，第一PMOS晶体管P1的漏极与第一NMOS晶体管N1的漏极相连，第一PMOS晶体管P1的栅极与第一NMOS晶体管N1的栅极相连)，第二PMOS晶体管P2与第二NMOS晶体管N2构成第二CMOS晶体管102(即，第二PMOS晶体管P2的漏极与第二NMOS晶体管N2的漏极相连，第二PMOS晶体管P2的栅极与第二NMOS晶体管N2的栅极相连)。第一CMOS晶体管101的输入端与第二CMOS晶体管102的输出端相连，第一CMOS晶体管101的输出端与第二CMOS晶体管102的输入端相连；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极均连接至电源电压Vdd，第一NMOS晶体管N1的源极与第二NMOS晶体管N2的源极均连接至电源电压Vss。
其中，第三NMOS晶体管N3的源极与位线BL相连，漏极与第一PMOS晶体管P1的漏极相连，栅极与字线WL相连。第四NMOS晶体管N4的源极与第二PMOS晶体管的漏极相连，栅极与字线WL相连，漏极与另一位线相连。
在上述的SRAM单元的电路结构中，P1和P2为上拉晶体管(PU)，N1和N2为下拉晶体管，N3和N4为传输门晶体管(PG)。其中PU、PD和PG的数量比为1:1:1。其中，传输门晶体管N3和N4的示意性版图结构如图1B所示，包括源极201、漏极202和栅极结构203，其中源极201和漏极202在栅极结构203的两侧对称设置。即，源极201和漏极202的形状相同并且大小也相同。
在该SRAM单元中，由于β比率为PD/PG＝1，因而导致差的读噪声容限(read noise margin)。而在根据采用平面结构的晶体管的SRAM单元的数据，β比率应不低于1.2。在该SRAM单元中，由于γ比率(γratio)为PG/PU＝1，因而导致差的写噪声容限(writemargin)。而在根据采用平面结构的晶体管的SRAM单元的数据，γ比率应不低于1.5。也就是说，现有的上述结构的SRAM单元因γ比率比较低而存在写能力比较差的问题。
现有的一些用于改善α比率、β比率或γ比率的方法及其存在的问题如下：(1)通过选择鳍型晶体管的数量来改善α比率、β比率或γ比率，例如将PU、PD和PG的数量比设定为1:2:1或1:2:2或1:2:3等。然而，该方法会造成面积浪费，并且会导致在Vss端的保持稳定性(Hold stability)的损失，α比率(PU/PD)<1。(2)通过优化PU、PD和PG三种器件来改善α比率、β比率或γ比率。然而，该方法会使工艺变得非常复杂。(3)通过为PU、PD和PG三种器件设置不同的注入条件来改善α比率、β比率或γ比率。但是，该方法将导致逻辑器件无法匹配SRAM器件的目标，造成需要增加更多的掩膜。(4)通过掩膜或光刻工艺调整多晶硅的关键尺寸从而改善α比率、β比率或γ比率。然而，该方法会造成光刻工艺的工艺窗口损失。
由此可见，现有的上述结构的SRAM单元因β比率比较低而导致读噪声容限比较差以及因γ比率比较低而存在写能力比较差的问题，而现有的各种方法均无法有效解决上述问题。因此，为解决上述技术问题，有必要提出一种新的SRAM单元，以提高SRAM单元的写能力。
发明内容
针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以使SRAM单元具有相对于现有技术具有更好的读噪声容限(read noise margin)和写噪声容限(write margin)。
本发明的一个实施例提供一种半导体器件，其包括SRAM单元，其中所述SRAM单元包括：作为上拉晶体管的第一PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一NMOS晶体管和第二NMOS晶体管、以及作为传输门晶体管的第三NMOS晶体管和第四NMOS晶体管，其中，在每个所述传输门晶体管中，源极和漏极相对于栅极结构非对称设置。
在一个实例中，作为传输门晶体管的所述第三NMOS晶体管包括源极、漏极和栅极结构，其中，所述源极与所述栅极结构存在交叠，所述漏极与所述栅极结构不存在交叠，所述源极和所述漏极的形状相同，并且所述源极的面积大于所述漏极的面积。
在一个实例中，作为传输门晶体管的所述第四NMOS晶体管包括源极、漏极和栅极结构，其中，所述漏极与所述栅极结构存在交叠，所述源极与所述栅极结构不存在交叠，所述源极和所述漏极的形状相同，并且所述源极的面积小于所述漏极的面积。
在一个实例中，所述传输门晶体管的源极和漏极先于所述传输门晶体管的栅极结构形成，并且，所述传输门晶体管的源极和漏极是分别通过原位掺杂形成的。
在一个实例中，所述上拉晶体管、所述下拉晶体管以及所述传输门晶体管为鳍型场效应晶体管。
示例性地，在所述SRAM单元中，所述第一PMOS晶体管与第一NMOS晶体管构成第一CMOS晶体管，所述第二PMOS晶体管与所述第二NMOS晶体管构成第二CMOS晶体管，其中所述第一CMOS晶体管的输入端与所述第二CMOS晶体管的输出端相连，所述第一CMOS晶体管的输出端与所述第二CMOS晶体管的输入端相连；所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极均连接至电源电压Vdd，所述第一NMOS晶体管的源极与所述第二NMOS晶体管的源极均连接至电源电压Vss；所述第三NMOS晶体管的源极与位线相连，所述第三NMOS晶体管的漏极与所述第一PMOS晶体管的漏极相连，所述第三NMOS晶体管的栅极与字线相连；所述第四NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NMOS晶体管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连。
本发明的另一个实施例提供一种半导体器件的制造方法，所述半导体器件包括SRAM单元，所述SRAM单元包括N型的传输门晶体管，其中所述方法包括：
步骤S101：在半导体衬底上形成在拟形成的所述传输门晶体管的第一电极位置具有第一开口的第一掩膜层，利用所述第一掩膜层进行刻蚀以在所述半导体衬底内形成与所述第一开口相对应的第一沟槽；
步骤S102：通过原位掺杂在所述第一沟槽内形成所述传输门晶体管的第一电极；
步骤S103：在所述半导体衬底上形成在拟形成的所述传输门晶体管的第二电极位置具有第二开口的第二掩膜层，利用所述第二掩膜层进行刻蚀以在所述半导体衬底内形成与所述第二开口相对应的第二沟槽；
步骤S104：通过原位掺杂在所述第二沟槽内形成所述传输门晶体管的第二电极，其中所述第二电极的面积大于所述第一电极的面积；
步骤S105：在所述半导体衬底上形成栅极结构，其中所述栅极结构与所述第一电极存在交叠而与所述第二电极不存在交叠；
其中，所述第一电极为源极，所述第二电极为漏极；或者，所述第一电极为漏极，所述第二电极为源极。
示例性地，所述源极和所述漏极的形状相同。
示例性地，在所述步骤S101中，在形成所述第一掩膜层之前，对所述半导体衬底进行刻蚀以形成鳍型结构。
示例性地，在所述步骤S104与所述步骤S105之间还包括如下步骤：
对所述半导体衬底的形成有所述第一电极与所述第二电极的一侧进行平坦化处理；
和/或，进行热退火处理。
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件，其中所述半导体器件包括SRAM单元，所述SRAM单元包括：作为上拉晶体管的第一PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一NMOS晶体管和第二NMOS晶体管、以及作为传输门晶体管的第三NMOS晶体管和第四NMOS晶体管，其中，在每个所述传输门晶体管中，源极和漏极相对于栅极结构非对称设置。
本发明的半导体器件由于所包括的SRAM单元中的传输门晶体管的源极和漏极相对于栅极结构非对称设置，因此相对于现有技术具有更好的读噪声容限和写噪声容限。本发明的半导体器件的制造方法用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置包括上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为现有的一种SRAM单元的电路结构的示意图；
图1B为现有的SRAM单元中的传输门晶体管的版图结构的示意图；
图2A为本发明的一个实施例的半导体器件中的SRAM单元的电路结构的示意图；
图2B为本发明的一个实施例的半导体器件中SRAM单元的一个传输门晶体管的版图结构的示意图；
图2C为本发明的一个实施例的半导体器件中SRAM单元的另一个传输门晶体管的版图结构的示意图；
图3A、图3B、图3C、图3D、图3E和图3F为本发明的另一个实施例的半导体器件的制造方法的相关步骤形成的结构的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明实施例提供一种半导体器件，其包括SRAM单元。下面，参照图2A和图2B来具体描述本发明实施例的SRAM单元。其中，图2A为本发明的一个实施例的半导体器件中的SRAM单元的电路结构的示意图；图2B为本发明的一个实施例的半导体器件中SRAM单元的一个传输门晶体管的版图结构的示意图；图2C为本发明的一个实施例的半导体器件中SRAM单元的另一个传输门晶体管的版图结构的示意图。
如图2A所示，本发明的一个实施例的半导体器件所包括SRAM单元的电路结构与现有技术(图1A)相同，为6T型SRAM单元。该SRAM单元的电路结构如图2A所示，包括6个鳍型(Fin)晶体管，即第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4。其中，第一PMOS晶体管P1与第一NMOS晶体管N1构成第一CMOS晶体管101(即，第一PMOS晶体管P1的漏极与第一NMOS晶体管N1的漏极相连，第一PMOS晶体管P1的栅极与第一NMOS晶体管N1的栅极相连)，第二PMOS晶体管P2与第二NMOS晶体管N2构成第二CMOS晶体管102(即，第二PMOS晶体管P2的漏极与第二NMOS晶体管N2的漏极相连，第二PMOS晶体管P2的栅极与第二NMOS晶体管N2的栅极相连)。第一CMOS晶体管101的输入端与第二CMOS晶体管102的输出端相连，第一CMOS晶体管101的输出端与第二CMOS晶体管102的输入端相连；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极均连接至电源电压Vdd，第一NMOS晶体管N1的源极与第二NMOS晶体管N2的源极均连接至电源电压Vss。
其中，第三NMOS晶体管N3的源极与位线BL相连，漏极与第一PMOS晶体管P1的漏极相连，栅极与字线WL相连。第四NMOS晶体管N4的源极与第二PMOS晶体管的漏极相连，栅极与字线WL相连，漏极与另一位线相连。
在上述的SRAM单元的电路结构中，P1和P2为上拉晶体管(PU)，N1和N2为下拉晶体管，N3和N4为传输门晶体管(PG)。其中PU、PD和PG的数量比为1:1:1。
在本实施例的SRAM单元与现有技术的一个不同之处在于，在传输门晶体管N3和N4中，并不如现有技术(如图1B所示)一样，将源极和漏极在栅极结构的两侧对称设置。也就是说，传输门晶体管N3以及传输门晶体管N4的各自的源极和漏极相对于其各自的栅极结构非对称设置。
具体地，在本实施例的一种传输门晶体管(N3或N4)的结构中，源极和漏极中的一者与栅极结构存在交叠，源极和漏极中的另一者则与栅极结构不存在交叠(即存在一定的距离)。例如，源极与栅极结构存在交叠，漏极与栅极结构不存在交叠，或与此相反。
进一步地，在本实施例的一种传输门晶体管的结构中，源极和漏极的形状仍保持相同。但是，与栅极结构存在交叠的源极或漏极的面积大于与栅极不存在交叠的漏极或源极的面积。
示例性地，在本发明的一个实施例的半导体器件中SRAM单元中，一个传输门晶体管的版图结构如图2B所示，另一个传输门晶体管的版图结构则如图2C所示。
如图2B所示，一个传输门晶体管(例如N3)的结构包括源极301、漏极302和栅极结构303，其中源极301与栅极结构303存在交叠，漏极302与栅极结构303不存在交叠。其中，源极301和漏极302的形状相同(例如均为矩形)，源极301的面积大于漏极302的面积。
如图2C所示，另一个传输门晶体管(例如N4)的结构包括源极401、漏极402和栅极结构403，其中漏极402与栅极结构403存在交叠，源极401与栅极结构403不存在交叠。其中，源极401和漏极402的形状相同(例如均为矩形)，源极401的面积小于漏极402的面积。
在本实施例中，由于传输门晶体管N3及N4的源极和漏极相对于其各自的栅极结构非对称设置，因此传输门晶体管N3及N4相对于现有技术中的结构具有不同的开启电流(Ion)，进而可以改善SRAM单元的β比率和γ比率，使SRAM单元相对于现有技术具有更好的读噪声容限和写噪声容限。
例如，在图3B所示的结构中，从小的漏极301到大的源极302的电流Ion可以比现有技术提高5％；在图3C所示的结构中，从大的漏极402到小的源极401的电流Ion可以比现有技术降低40％。对采用这两个结构的SRAM单元进行仿真发现，该SRAM单元相对于现有技术具有更好的读噪声容限和写噪声容限。其中，β比率相对现有技术从1改善到1.4，γ比率相对于现有技术从1改善到1.05。
简言之，本实施例的半导体器件由于所包括的SRAM单元中的传输门晶体管的源极和漏极相对于栅极结构非对称设置，因此相对于现有技术具有更好的读噪声容限和写噪声容限。
本发明的另一个实施例提供一种半导体器件的制造方法，用于制造上述的半导体器件。其中，图3A至图3F为本发明的另一个实施例的半导体器件的制造方法的相关步骤形成的结构的示意图。该方法主要涉及SRAM单元中传输门晶体管的制造过程。
如图3A至图3F所示，本实施例的半导体器件的制造方法包括如下步骤：
步骤A1：提供半导体衬底500，对半导体衬底500进行刻蚀以形成鳍型结构5001，如图3A所示。
其中，半导体衬底500可以为单晶硅衬底、多晶硅衬底、SOI衬底等各种可行的衬底。形成鳍型结构5001的方法，可以为干法刻蚀等现有的各种可行的方法。通过形成鳍型结构5001，可以使得形成的晶体管为鳍型场效应晶体管。
步骤A2：在半导体衬底500上形成在拟形成的传输门晶体管的源极位置具有第一开口的第一掩膜层600，利用第一掩膜层600进行刻蚀以在半导体衬底内形成与所述第一开口相对应的第一沟槽5010，如图3B所示。
其中，第一掩膜层600可以为各种可行的结构，例如第一掩膜层600包括氮化硅层和位于其上的光刻胶层。在形成第一沟槽5010时，所采用的刻蚀方法可以为干法刻蚀、湿法刻蚀等各种可行的方法。
步骤A3：通过原位掺杂在所述第一沟槽5010内形成传输门晶体管的源极501，如图3C所示。
其中，原位掺杂所使用的材料可以包括氮化硅或其他合适的材料。
步骤A4：在半导体衬底500上形成在拟形成的传输门晶体管的漏极位置具有第二开口的第二掩膜层700，利用第二掩膜层700进行刻蚀以在半导体衬底内形成与所述第二开口相对应的第二沟槽5020，如图3D所示。
其中，第二掩膜层700可以为各种可行的结构，例如第二掩膜层700包括氮化硅层和位于其上的光刻胶层。在形成第二沟槽5020时，所采用的刻蚀方法可以为干法刻蚀、湿法刻蚀等各种可行的方法。
步骤A5：通过原位掺杂在所述第二沟槽5020内形成传输门晶体管的漏极502，其中漏极502的面积大于源极501的面积，如图3E所示。
其中，原位掺杂所使用的材料可以包括氮化硅或其他合适的材料。
步骤A6：在半导体衬底500上形成栅极结构503，其中栅极结构503与漏极502存在交叠而与源极501不存在交叠，如图3F所示。
示例性地，栅极结构503可以包括栅极以及栅极侧壁等。形成栅极结构503的方法，可以采用现有的各种可行的方法，此处并不进行限定。
此外，在本实施例的步骤A5与步骤A6之间还可以包括如下步骤：
对半导体衬底500的形成有源极和漏极的一侧进行平坦化处理；
和/或，进行热退火处理。
其中，平坦化处理可以保证后续形成的栅极结构具有更好的良率。热退火处理则可以改善经原位掺杂形成的源极和漏极中的离子分布，提高半导体器件的性能。
关于最终形成的传输门晶体管的具体结构以及半导体器件的具体结构，可以参照前面的关于半导体器件的结构的实施例，此处不再一一赘述。
在上述实施例中，也可以在步骤A3中形成漏极，在步骤A5中形成源极，即在最终形成的传输门晶体管中，源极的面积大于漏极的面积。为了描述的简要，将在步骤A3中形成的源极或漏极称作第一电极，在步骤A5中形成的漏极或源极称作第二电极。其中，在形成的传输门晶体管中，第二电极的面积大于第一电极的面积，且栅极结构域第二电极存在交叠但与第一电极不交叠(即，传输门晶体管的源极和漏极相对于其栅极结构非对称设置)。
在执行上述步骤A1至A5的过程中，同时形成传输门晶体管N3和N4。并且，通常还同时形成SRAM单元的其他晶体管，例如上拉晶体管P1和P2、下拉晶体管N1和N2。此外，还可以同时形成半导体器件中除SRAM单元之外的其他器件，例如晶体管、二极管等，在此并不进行限定。关于步骤A1至A5中同时形成其他部件的具体实现方式，本领域的技术人员参照现有技术可以实现，此处不再赘述。
根据本发明实施例的半导体器件的制造方法制造的半导体器件，由于所包括的SRAM单元中的传输门晶体管的源极和漏极相对于栅极结构非对称设置，因此相对于现有技术具有更好的读噪声容限和写噪声容限。
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为如上所述的半导体器件。该电子组件，可以为分立器件、集成电路等任何电子组件。
示例性地，所述半导体器件包括SRAM单元，其中所述SRAM单元包括：作为上拉晶体管的第一PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一NMOS晶体管和第二NMOS晶体管、以及作为传输门晶体管的第三NMOS晶体管和第四NMOS晶体管，其中，在每个所述传输门晶体管中，源极和漏极相对于栅极结构非对称设置。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括上述半导体器件的中间产品。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件，其特征在于，包括SRAM单元，其中所述SRAM单元包括：作为上拉晶体管的第一PMOS晶体管(P1)和第二PMOS晶体管(P2)、作为下拉晶体管的第一NMOS晶体管(N1)和第二NMOS晶体管(N2)、以及作为传输门晶体管的第三NMOS晶体管(N3)和第四NMOS晶体管(N4)，其中，在每个所述传输门晶体管中，源极和漏极相对于栅极结构非对称设置。
2.如权利要求1所述的半导体器件，其特征在于，作为传输门晶体管的所述第三NMOS晶体管包括源极(301)、漏极(302)和栅极结构(303)，其中，所述源极与所述栅极结构存在交叠，所述漏极与所述栅极结构不存在交叠，所述源极和所述漏极的形状相同，并且所述源极的面积大于所述漏极的面积。
3.如权利要求1所述的半导体器件，其特征在于，作为传输门晶体管的所述第四NMOS晶体管包括源极(401)、漏极(402)和栅极结构(403)，其中，所述漏极与所述栅极结构存在交叠，所述源极与所述栅极结构不存在交叠，所述源极和所述漏极的形状相同，并且所述源极的面积小于所述漏极的面积。
4.如权利要求1所述的半导体器件，其特征在于，所述传输门晶体管的源极和漏极先于所述传输门晶体管的栅极结构形成，并且，所述传输门晶体管的源极和漏极是分别通过原位掺杂形成的。
5.如权利要求1所述的半导体器件，其特征在于，所述上拉晶体管、所述下拉晶体管以及所述传输门晶体管为鳍型场效应晶体管。
6.如权利要求1所述的半导体器件，其特征在于，在所述SRAM单元中，所述第一PMOS晶体管与第一NMOS晶体管构成第一CMOS晶体管(101)，所述第二PMOS晶体管与所述第二NMOS晶体管构成第二CMOS晶体管(102)，其中所述第一CMOS晶体管的输入端与所述第二CMOS晶体管的输出端相连，所述第一CMOS晶体管的输出端与所述第二CMOS晶体管的输入端相连；
所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极均连接至电源电压Vdd，所述第一NMOS晶体管的源极与所述第二NMOS晶体管的源极均连接至电源电压Vss；
所述第三NMOS晶体管的源极与位线相连，所述第三NMOS晶体管的漏极与所述第一PMOS晶体管的漏极相连，所述第三NMOS晶体管的栅极与字线相连；
所述第四NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NMOS晶体管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连。
7.一种半导体器件的制造方法，其特征在于，所述半导体器件包括SRAM单元，所述SRAM单元包括N型的传输门晶体管，其中所述方法包括：
步骤S101：在半导体衬底(500)上形成在拟形成的所述传输门晶体管的第一电极位置具有第一开口的第一掩膜层(600)，利用所述第一掩膜层进行刻蚀以在所述半导体衬底内形成与所述第一开口相对应的第一沟槽(5010)；
步骤S102：通过原位掺杂在所述第一沟槽内形成所述传输门晶体管的第一电极；
步骤S103：在所述半导体衬底上形成在拟形成的所述传输门晶体管的第二电极位置具有第二开口的第二掩膜层(700)，利用所述第二掩膜层进行刻蚀以在所述半导体衬底内形成与所述第二开口相对应的第二沟槽(5020)；
步骤S104：通过原位掺杂在所述第二沟槽内形成所述传输门晶体管的第二电极(502)，其中所述第二电极的面积大于所述第一电极的面积；
步骤S105：在所述半导体衬底上形成栅极结构(503)，其中所述栅极结构与所述第一电极存在交叠而与所述第二电极不存在交叠；
其中，所述第一电极为源极，所述第二电极为漏极；或者，所述第一电极为漏极，所述第二电极为源极。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述源极和所述漏极的形状相同。
9.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，在形成所述第一掩膜层之前，对所述半导体衬底进行刻蚀以形成鳍型结构(5001)。
10.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S104与所述步骤S105之间还包括如下步骤：
对所述半导体衬底的形成有所述第一电极与所述第二电极的一侧进行平坦化处理；
和/或，进行热退火处理。
11.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连的电子组件，其中所述半导体器件包括SRAM单元，其中所述SRAM单元包括：作为上拉晶体管的第一PMOS晶体管和第二PMOS晶体管、作为下拉晶体管的第一NMOS晶体管和第二NMOS晶体管、以及作为传输门晶体管的第三NMOS晶体管和第四NMOS晶体管，其中，在每个所述传输门晶体管中，源极和漏极相对于栅极结构非对称设置。
CN201510019318.9A 2015-01-14 2015-01-14 一种半导体器件及其制造方法和电子装置 Active CN105845680B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201510019318.9A CN105845680B (zh) 2015-01-14 2015-01-14 一种半导体器件及其制造方法和电子装置
US14/994,516 US9966379B2 (en) 2015-01-14 2016-01-13 Semiconductor device, related manufacturing method, and related electronic device
US15/947,525 US10431588B2 (en) 2015-01-14 2018-04-06 Semiconductor device, related manufacturing method, and related electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510019318.9A CN105845680B (zh) 2015-01-14 2015-01-14 一种半导体器件及其制造方法和电子装置

Publications (2)

Publication Number Publication Date
CN105845680A true CN105845680A (zh) 2016-08-10
CN105845680B CN105845680B (zh) 2019-10-25

Family

ID=56368065

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510019318.9A Active CN105845680B (zh) 2015-01-14 2015-01-14 一种半导体器件及其制造方法和电子装置

Country Status (2)

Country Link
US (2) US9966379B2 (zh)
CN (1) CN105845680B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987399A (zh) * 2017-06-05 2018-12-11 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN115942739A (zh) * 2023-01-19 2023-04-07 合肥晶合集成电路股份有限公司 Sram器件及其制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779837A (zh) * 2012-08-15 2012-11-14 中国科学院上海微系统与信息技术研究所 一种六晶体管静态随机存储器单元及其制作方法
CN103377940A (zh) * 2012-04-25 2013-10-30 中芯国际集成电路制造(上海)有限公司 一种用于sram的p型传输栅极晶体管及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5631863A (en) * 1995-02-14 1997-05-20 Honeywell Inc. Random access memory cell resistant to radiation induced upsets
JP3279453B2 (ja) * 1995-03-20 2002-04-30 シャープ株式会社 不揮発性ランダムアクセスメモリ
US6674101B2 (en) * 2001-06-01 2004-01-06 Furukawa Electric Co Ltd GaN-based semiconductor device
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US20080308864A1 (en) * 2007-06-18 2008-12-18 United Microelectronics Corp. Asymmetrical mos transistor and fabrication method thereof and devices using the same
US8445941B2 (en) * 2009-05-26 2013-05-21 Bae Systems Information And Electronic Systems Integration Inc. Asymmetrically recessed high-power and high-gain ultra-short gate HEMT device
US9496268B2 (en) * 2009-12-02 2016-11-15 Altera Corporation Integrated circuits with asymmetric and stacked transistors
US8928094B2 (en) * 2010-09-03 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Strained asymmetric source/drain
US9466618B2 (en) * 2011-05-13 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including two thin film transistors and method of manufacturing the same
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US8586993B2 (en) * 2012-02-28 2013-11-19 Infineon Technologies Austria Ag Normally-off compound semiconductor tunnel transistor
US9735280B2 (en) * 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
WO2014154120A1 (zh) * 2013-03-25 2014-10-02 复旦大学 一种采用先栅工艺的高电子迁移率器件及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103377940A (zh) * 2012-04-25 2013-10-30 中芯国际集成电路制造(上海)有限公司 一种用于sram的p型传输栅极晶体管及其制作方法
CN102779837A (zh) * 2012-08-15 2012-11-14 中国科学院上海微系统与信息技术研究所 一种六晶体管静态随机存储器单元及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987399A (zh) * 2017-06-05 2018-12-11 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN115942739A (zh) * 2023-01-19 2023-04-07 合肥晶合集成电路股份有限公司 Sram器件及其制作方法

Also Published As

Publication number Publication date
CN105845680B (zh) 2019-10-25
US10431588B2 (en) 2019-10-01
US20160204113A1 (en) 2016-07-14
US9966379B2 (en) 2018-05-08
US20180226413A1 (en) 2018-08-09

Similar Documents

Publication Publication Date Title
CN105719687B (zh) 一种静态存储电路、静态存储单元及其制作方法
TWI763952B (zh) 半導體裝置及動態邏輯電路
CN103733262B (zh) 具有双应力衬垫的非对称静态随机存取存储器单元
CN103515435B (zh) Mos晶体管及其形成方法、sram存储单元电路
CN103515434B (zh) Mos晶体管及其形成方法、sram存储单元电路
TWI726107B (zh) 用於對準電晶體閾値電壓的積體電路及其製造方法
Nii et al. A 45-nm bulk CMOS embedded SRAM with improved immunity against process and temperature variations
KR20140080475A (ko) ＦｉｎＦＥＴ를 위한 구조
CN107579067A (zh) 静态随机存取存储器的布局图案
US9331266B2 (en) Magnetic field controlled reconfigurable semiconductor logic device and method for controlling the same
CN107346770A (zh) 静态随机存取存储器的布局图案
CN106328188A (zh) 八晶体管静态随机存取存储器的布局图案与形成方法
CN105336358A (zh) 一种sram存储单元、sram存储器及其控制方法
CN105845680A (zh) 一种半导体器件及其制造方法和电子装置
CN106558334A (zh) 一种sram存储单元、sram存储器及其控制方法
CN108074930A (zh) 存储器结构及其形成方法、存储器电路及其工作方法
CN105206577B (zh) 一种半导体器件及其制作方法和电子装置
CN103972238A (zh) 一种存储器单元结构
CN104576536B (zh) 一种半导体器件及其制造方法和电子装置
CN109244074A (zh) 一种双端口sram器件及其制作方法、电子装置
CN104217753B (zh) Sram单元
CN105845679A (zh) 一种sram单元、半导体器件和电子装置
CN113782607A (zh) 一种铁电场效应管及其制备方法以及铁电存算器件
CN106158866A (zh) 一种sram器件及其电子装置
CN110400797A (zh) Sram的存储单元结构版图、sram的存储单元结构及其版图

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant