CN105742367A - 薄膜晶体管及使用该薄膜晶体管之显示阵列基板 - Google Patents

薄膜晶体管及使用该薄膜晶体管之显示阵列基板 Download PDF

Info

Publication number
CN105742367A
CN105742367A CN201410744818.4A CN201410744818A CN105742367A CN 105742367 A CN105742367 A CN 105742367A CN 201410744818 A CN201410744818 A CN 201410744818A CN 105742367 A CN105742367 A CN 105742367A
Authority
CN
China
Prior art keywords
source electrode
drain electrode
layer
light shield
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410744818.4A
Other languages
English (en)
Other versions
CN105742367B (zh
Inventor
方国龙
高逸群
李志隆
林欣桦
施博理
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hongfujin Precision Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
Original Assignee
Ye Xin Technology Consulting Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ye Xin Technology Consulting Co Ltd filed Critical Ye Xin Technology Consulting Co Ltd
Publication of CN105742367A publication Critical patent/CN105742367A/zh
Application granted granted Critical
Publication of CN105742367B publication Critical patent/CN105742367B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明提供一种薄膜晶体管,包括栅极、沟道层、源极和漏极。该薄膜晶体管还包括正对沟道层的遮光层,该遮光层与源极和漏极位于同一层且相互间隔设置。其中,遮光层位于源极和漏极之间,用于阻挡光线对沟道层的照射,进而提高薄膜晶体管的稳定性。

Description

薄膜晶体管及使用该薄膜晶体管之显示阵列基板
技术领域
本发明涉及一种薄膜晶体管及使用该薄膜晶体管之显示阵列基板。
背景技术
利用金属氧化物半导体(MetalOxideSemiconductor)形成沟道的薄膜晶体管(ThinFilmTransistor,TFT)已被逐渐广泛应用于显示领域作为开关组件使用。薄膜晶体管在一定量的电压(阀值电压)施加到栅极时导通,在施加到栅极的电压小于该阀值电压时截止。传统的金属氧化物薄膜晶体管,在金属氧化物通道层(Metal-Oxidechannellayer)照光时,会产生阀值电压的偏移,而导致薄膜晶体管的不稳定。
发明内容
有鉴于此,有必要提供一种较稳定的薄膜晶体管,该薄膜晶体管包括:栅极、沟道层、源极和漏极。该薄膜晶体管还包括正对沟道层的遮光层,该遮光层与源极和漏极位于同一层且相互间隔设置,其中,遮光层位于源极和漏极之间。
此外,还有必要提供另一种稳定的薄膜晶体管,该薄膜晶体管包括栅极、沟道层、源极和漏极。该薄膜晶体管还包括正对沟道层的遮光层,该遮光层与源极和漏极位于同一层,其中,该遮光层从该源极和漏极中的其中一个朝向另一个延伸,该遮光层的长度小于该源极和漏极之间的间隔距离但大于该源极和漏极之间间隔距离的二分之一。
相较于现有技术,本发明的薄膜晶体管使用一遮光层遮挡照射沟道层的光线,可提高金属氧化物薄膜晶体管的宽长比,提高金属氧化物薄膜晶体管的稳定性。
附图说明
图1是本发明实施方式提供的一显示面板的分解图。
图2是图1所示的显示阵列基板一像素区域的局部平面结构示意图。
图3是本发明第一实施例中图2所示的显示阵列基板沿II-II线的剖面结构示意图。
图4是本发明第二实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图。
图5是沿图4所示V-V切线的剖面结构示意图。
图6是本发明第三实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图。
图7是沿图6所示VII-VII切线的剖面结构示意图。
图8是本发明第四实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图。
图9是沿图8所示IX-IX切线的剖面结构示意图图10是本发明第六实施例中图2所示的薄膜晶体管的层级结构示意图。
图10是本发明第五实施例中图2所示的薄膜晶体管的局部平面结构示意图。
图11是本发明第六实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图。
图12是沿图11所示XII-XII切线的剖面结构示意图。
图13是本发明第七实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图。
图14是沿图13所示XIV-XIV切线的剖面结构示意图。
图15是本发明第八实施例中图2所示的薄膜晶体管的局部平面结构示意图。
主要元件符号说明
显示面板 1
显示阵列基板 10
液晶层 20
对向基板 30
薄膜晶体管 100
栅极线 11
数据线 12
栅极 110
源极 120
漏极 130
遮光层 140
像素电极 150
基底 101
沟道层 103
栅极绝缘层 105
蚀刻阻挡层 107
接触孔 H1、H2
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参阅图1和图2,图1是本发明实施方式提供的一显示面板1的分解图,图2是图1所示的显示阵列基板10的一像素区域的局部平面结构示意图。该显示面板1包括显示阵列基板10、液晶层20以及对向基板30。该显示阵列基板10包括多条相互平行的栅极线11、多条相互平行且与该些栅极线绝缘相交的数据线12。栅极线11与数据线12共同定义多个像素单元13。在本实施例中,相邻的两个栅极线11与相邻的数据线12共同定义一个像素单元13,每个像素单元包括至少一个薄膜晶体管(thin-filmtransistor,TFT)100。该薄膜晶体管(thin-filmtransistor,TFT)100通常设置于栅极线11与数据线12的交叉处。该薄膜晶体管100包括栅极110,源极120,漏极130及沟道层103。栅极110与栅极线11相连,用于接收一栅极驱动器300输出的栅极信号。源极120与数据线12相连,用于接收一数据驱动器200输出的数据信号。漏极130与像素电极13相连。
当栅极线11输出的栅极信号电压高于薄膜晶体管100的阈值电压时,形成在薄膜晶体管100内部的沟道层103(如图3所示)的电特性从绝缘体变为导体,使得施加到源极120的数据信号通过沟道层103施加至漏极130上。其中,该沟道层103的材料为金属氧化物半导体,如氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铟(InO)、氧化镓(GaO)或其混合物等。具体地,可利用溅射法、真空蒸镀法、脉冲激光沉积法、离子电镀法、有机金属气相生长法、等离子体CVD等沉积方法在该栅极绝缘层105上形成一金属氧化物半导体层,再图案化金属氧化物半导体层以形成该沟道层103。
请参阅图3,图3是本发明第一实施例中图2所示的显示阵列基板10沿II-II切线的剖面结构示意图。该薄膜晶体管100还包括栅极绝缘层105以及遮光层140。其中,栅极110设置于基底101上。栅极绝缘层105位于栅极110上,且覆盖栅极110。沟道层103覆盖于栅极绝缘层105之上,因此该栅极绝缘层105设置于该栅极110与该沟道层103之间。源极120、漏极130以及遮光层140同层设置。遮光层140位于源极120及漏极130之间。该遮光层140浮动设置于沟道层103之上并位于源极120和漏极130之间,且位于沟道层103正上方。该遮光层140与源极120以及漏极130间隔一定距离,其用于阻挡光线对沟道层103的照射,进而提高薄膜晶体管100的稳定性。优选地,本实施例中,该遮光层140与源极120以及漏极130之间间隔的距离之和小于源极120与漏极130之间间隔距离L的二分之一。该遮光层140的长度大于该源极120与漏极130之间间隔距离L的二分之一。其中,遮光层140与源极120之间的间隔距离等于该遮光层140与漏极130之间的间隔距离。具体地,该源极120以及漏极130为“Z”型结构,分别设置于沟道层103的相对两端。此外,该源极120以及漏极130在遮光层140的延伸方向上的长度大致相等。该遮光层140的长度大于源极120与漏极130之间间隔距离L的二分之一。
一实施例中,该遮光层140、源极120以及漏极130由相同材料在同一道光罩制程中形成。具体地,可在沟道层103上沉积一导电层,并利用一道光罩蚀刻制程图案化该金属层,从而在该沟道层103相对两侧形成源极120与漏极130,并在该源极120与漏极130之间形成该遮光层140。该导电层的材料可为金属材料或金属合金材料,如钼(Mo)、铝(Al)、铬(Cr)、铜(Cu)、钕(Nd)等。其它实施例中,该导电层也可以是其它非金属导电材料。其中,可使用湿蚀刻(Wet-Etching)方法对该导电层进行蚀刻。
请参阅图4和图5,图4是本发明第二实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图,图5是沿图4所示V-V切线的剖面结构示意图。该第二实施例中,该薄膜晶体管100还包括栅极绝缘层105以及遮光层140。其中,栅极110设置于基底101上。栅极绝缘层105位于栅极110上,且覆盖栅极110。沟道层103覆盖于栅极绝缘层105之上,因此该栅极绝缘层105设置于该栅极110与该沟道层103之间。源极120、漏极130以及遮光层140同层设置。遮光层140位于源极120及漏极130之间。该遮光层140自源极120向漏极130延伸,其用于阻挡光线对沟道层103的照射,进而提高薄膜晶体管100的稳定性。该遮光层140与源极120连接并与漏极130间隔一定距离。该遮光层140与漏极130之间的间隔距离小于源极120与漏极130之间间隔距离L的二分之一。该遮光层140的长度大于该源极120与漏极130之间间隔距离L的二分之一。其中,该源极120以及漏极130为“Z”型结构,分别设置于沟道层103的相对两端。此外,该源极120以及漏极130在遮光层140的延伸方向上的长度大致相等。优选地,本实施例中,该遮光层140与源极120一体成型,成为该源极120的一部分。
所应说明的是,其它实施例中,所述遮光层140也可自漏极130向源极120延伸,并与源极120间隔一定距离。此时,该遮光层140也可以与漏极130一体成型,并成为漏极130的一部分。
请参阅图6和图7,图6是本发明第三实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图,图7是沿图6所示VII-VII切线的剖面结构示意图。该第三实施例中,该薄膜晶体管100包括栅极绝缘层105以及遮光层140。其中,栅极110设置于基底101上。栅极绝缘层105位于栅极110上,且覆盖栅极110。沟道层103覆盖于栅极绝缘层105之上,因此该栅极绝缘层105设置于该栅极110与该沟道层103之间。源极120、漏极130以及遮光层140同层设置。遮光层140位于源极120及漏极130之间。此外,该薄膜晶体管100还包括蚀刻阻挡层107,该蚀刻阻挡层107设置于该沟道层103的表面用于间隔该源极120与该漏极130。其中,该蚀刻阻挡层107的材料可为透明有机材料。在本实施例中,该蚀刻阻挡层107可为具有光敏特性的有机材料也可为不具有光敏特性的有机材料。特别地,该蚀刻阻挡层107的光敏特性弱于光阻(Photoresistor)材料的光敏特性。该蚀刻阻挡层107用于保护该沟道层103避免后续蚀刻制程对其造成的损害,其厚度一般大于1微米。
该蚀刻阻挡层107定义两个接触孔H1、H2,以暴露部分所述沟道层103。所述源极120与漏极130分别填充该接触孔H1、H2与该沟道层103相接触。具体地,可使用一光阻层作屏蔽并采用干蚀刻(Dry-etching)的方式蚀刻该蚀刻阻挡层107,从而形成沿厚度方向贯穿该蚀刻阻挡层107的接触孔H1、H2。因此,该接触孔H1、H2之间的距离大致为3-5微米。在本实施方式中,可利用电浆蚀刻(PlasmaEtching)、反应离子蚀刻(ReactiveIonEtching,RIE)、等离子蚀刻等干蚀刻方法对蚀刻阻挡层107进行蚀刻,以形成所述接触孔H1、H2。所述遮光层140浮动设于蚀刻阻挡层107之上,并位于源极120和漏极130之间且与源极120以及漏极130间隔一定距离。
优选地,本实施例中,该遮光层140与源极120以及漏极130之间间隔的距离之和小于源极120与漏极130之间间隔距离的二分之一。该遮光层140的长度大于该源极120与漏极130之间间隔距离的二分之一。其中,遮光层140与源极120之间的间隔距离等于该遮光层140与漏极130之间的间隔距离。此外,该源极120以及漏极130在遮光层140的延伸方向上的长度大致相等。该遮光层140的长度大于源极120与漏极130之间间隔距离的二分之一。
请一并参阅图8和图9,图8是本发明第四实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图,图9是沿图8所示IX-IX切线的剖面结构示意图。
该第四实施例中,该薄膜晶体管100包括栅极绝缘层105以及遮光层140。其中,栅极110设置于基底101上。栅极绝缘层105位于栅极110上,且覆盖栅极110。沟道层103覆盖于栅极绝缘层105之上,因此该栅极绝缘层105设置于该栅极110与该沟道层103之间。源极120、漏极130以及遮光层140同层设置。遮光层140位于源极120及漏极130之间。此外,该薄膜晶体管100还包括蚀刻阻挡层107,该蚀刻阻挡层107设置于该沟道层103的表面用于间隔该源极120与该漏极130。其中,该蚀刻阻挡层107的材料可为透明有机材料。在本实施例中,该蚀刻阻挡层107可为具有光敏特性的有机材料也可为不具有光敏特性的有机材料。特别地,该蚀刻阻挡层107的光敏特性弱于光阻(Photoresistor)材料的光敏特性。该蚀刻阻挡层107用于保护该沟道层103避免后续蚀刻制程对其造成的损害,其厚度一般大于1微米。
该蚀刻阻挡层107定义两个接触孔H1、H2,以暴露部分所述沟道层103。所述源极120与漏极130分别填充该接触孔H1、H2与该沟道层103相接触。具体地,可使用一光阻层作屏蔽并采用干蚀刻(Dry-etching)的方式蚀刻该蚀刻阻挡层107,从而形成沿厚度方向贯穿该蚀刻阻挡层107的接触孔H1、H2。因此,该接触孔H1、H2之间的距离大致为3-5微米。在本实施方式中,可利用电浆蚀刻(PlasmaEtching)、反应离子蚀刻(ReactiveIonEtching,RIE)、等离子蚀刻等干蚀刻方法对蚀刻阻挡层107进行蚀刻,以形成所述接触孔H1、H2。所述遮光层140浮动设于蚀刻阻挡层107之上。该遮光层140于蚀刻阻挡层107上方自源极120向漏极130延伸,该遮光层140与源极120连接并与漏极130间隔一定距离。其中,该遮光层140与漏极130之间的间隔距离小于源极120与漏极130之间间隔距离L的二分之一。该源极120以及漏极130在遮光层140的延伸方向上的长度大致相等。该遮光层140的长度大于源极120与漏极130之间间隔距离L的二分之一。优选地,本实施例中,该遮光层140与源极120一体成型,成为该源极120的一部分。
所应说明的是,其它实施例中,所述遮光层140也可于蚀刻阻挡层107之上,自漏极130向源极120延伸,并与源极120间隔一定距离。此时,该遮光层140也可以与漏极130一体成型,并成为漏极130的一部分。
请参阅图10,图10是本发明第五实施例中图2所示的薄膜晶体管100的局部平面结构示意图。该第五实施例与第四实施例类似,区别在于遮光层140与源极120连接并朝漏极130延伸。该遮光层140靠近漏极130的一端具有不规则结构,例如朝向源极120的凹陷结构以及朝向漏极130的凸起结构,使得遮光层140与漏极130之间的间隔部分形成不规则形状。所应说明的是,在其它实施例中,当遮光层140自漏极向源极120延伸时,所述遮光层140靠近源极120的一端可具有不规则结构,例如朝向漏极130的凹陷结构以及朝向源极120的凸起结构,使得遮光层140与源极120之间的间隔部分形成不规则形状。
请参阅图11和图12,图11是本发明第六实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图,图12是沿图11所示XII-XII切线的剖面结构示意图。
该第六实施例中,该薄膜晶体管100包括栅极绝缘层105以及遮光层140。其中,栅极110设置于基底101上。栅极绝缘层105位于栅极110上,且覆盖栅极110。沟道层103覆盖于栅极绝缘层105之上,因此该栅极绝缘层105设置于该栅极110与该沟道层103之间。源极120、漏极130以及遮光层140同层设置。遮光层140位于源极120及漏极130之间。此外,该薄膜晶体管100还包括蚀刻阻挡层107,该蚀刻阻挡层107设置于该沟道层103的表面用于间隔该源极120与该漏极130。其中,该蚀刻阻挡层107的材料可为透明有机材料。在本实施例中,该蚀刻阻挡层107可为具有光敏特性的有机材料也可为不具有光敏特性的有机材料。特别地,该蚀刻阻挡层107的光敏特性弱于光阻(Photoresistor)材料的光敏特性。该蚀刻阻挡层107用于保护该沟道层103避免后续蚀刻制程对其造成的损害,其厚度一般大于1微米。
该蚀刻阻挡层107的长度小于沟道层103的长度,该沟道层103从蚀刻阻挡层107的两侧暴露出来。所述源极120以及漏极130分别设置于蚀刻阻挡层107的两侧并分别与沟道层103接触。遮光层140浮动设置于蚀刻阻挡层107之上并位于源极120和漏极130之间,且位于沟道层103正上方。该遮光层140与源极120以及漏极130间隔一定距离,其用于阻挡光线对沟道层103的照射,进而提高薄膜晶体管100的稳定性。优选地,本实施例中,该遮光层140与源极120以及漏极130之间间隔的距离之和小于源极120与漏极130之间间隔距离L的二分之一。该遮光层140的长度大于该源极120与漏极130之间间隔距离L的二分之一。其中,遮光层140与源极120之间的间隔距离等于该遮光层140与漏极130之间的间隔距离。此外,该源极120以及漏极130在遮光层140的延伸方向上的长度大致相等。该遮光层140的长度大于源极120与漏极130之间间隔距离的二分之一。
请参阅图13和图14,图13是本发明第七实施例中所述遮光层与阵列基板上设置的薄膜晶体管的源极和漏极的平面结构示意图,图14是沿图13所示XIV-XIV切线的剖面结构示意图。
该第七实施例中,该薄膜晶体管100包括栅极绝缘层105以及遮光层140。其中,栅极110设置于基底101上。栅极绝缘层105位于栅极110上,且覆盖栅极110。沟道层103覆盖于栅极绝缘层105之上,因此该栅极绝缘层105设置于该栅极110与该沟道层103之间。源极120、漏极130以及遮光层140同层设置。遮光层140位于源极120及漏极130之间。此外,该薄膜晶体管100还包括蚀刻阻挡层107,该蚀刻阻挡层107设置于该沟道层103的表面用于间隔该源极120与该漏极130。其中,该蚀刻阻挡层107的材料可为透明有机材料。在本实施例中,该蚀刻阻挡层107可为具有光敏特性的有机材料也可为不具有光敏特性的有机材料。特别地,该蚀刻阻挡层107的光敏特性弱于光阻(Photoresistor)材料的光敏特性。该蚀刻阻挡层107用于保护该沟道层103避免后续蚀刻制程对其造成的损害,其厚度一般大于1微米。
该蚀刻阻挡层107的长度小于沟道层103的长度,该沟道层103从蚀刻阻挡层107的两侧暴露出来。所述源极120以及漏极130分别设置于蚀刻阻挡层107的两侧并分别与沟道层103接触。遮光层140浮动设置于蚀刻阻挡层107之上并位于源极120和漏极130之间,且位于沟道层103正上方。具体地,该遮光层140于蚀刻阻挡层107上方自源极120向漏极130延伸,该遮光层140与源极120连接并与漏极130间隔一定距离。其中,该遮光层140与漏极130之间的间隔距离小于源极120与漏极130之间间隔距离的二分之一。该遮光层140的长度大于源极120与漏极130之间间隔距离的二分之一。该源极120以及漏极130在遮光层140的延伸方向上的长度大致相等。优选地,本实施例中,该遮光层140可与源极120一体成型,成为该源极120的一部分。
所应说明的是,其它实施例中,所述遮光层140也可于蚀刻阻挡层107之上,自漏极130向源极120延伸,并与源极120间隔一定距离。此时,该遮光层140也可以与漏极130一体成型,并成为漏极130的一部分。
请参阅图15,图15是本发明第八实施例中图2所示的薄膜晶体管100的局部平面结构示意图。该第八实施例与第七实施例类似,区别在于,该第八实施例中,遮光层140与源极120连接并朝漏极130延伸。该遮光层140靠近漏极130的一端具有不规则结构,例如朝向源极120的凹陷结构以及朝向漏极130的凸起结构,使得遮光层140与漏极130之间的间隔部分形成不规则形状。所应说明的是,在其它实施例中,当遮光层140自漏极向源极120延伸时,所述遮光层140靠近源极120的一端可具有不规则结构,例如朝向漏极130的凹陷结构以及朝向源极120的凸起结构,使得遮光层140与源极120之间的间隔部分形成不规则形状。
本发明的薄膜晶体管使用一遮光层遮挡照射沟道层的光线,可提高金属氧化物薄膜晶体管的宽长比,提高金属氧化物薄膜晶体管的稳定性。
以上实施例仅用以说明本发明的技术方案而非限制,尽管参照较佳实施例对本发明进行了详细说明,本领域的普通技术人员应当理解,可以对本发明的技术方案进行修改或等同替换,而不脱离本发明技术方案的精神和范围。

Claims (14)

1.一种薄膜晶体管,包括:栅极、沟道层、源极和漏极,其特征在于,该薄膜晶体管还包括正对沟道层的遮光层,该遮光层与源极和漏极位于同一层且相互间隔设置,其中,遮光层位于源极和漏极之间。
2.根据权利要求1所述的薄膜晶体管,其特征在于,所述遮光层与所述源极和漏极由相同材料制成。
3.根据权利要求1所述的薄膜晶体管,其特征在于,所述遮光层与所述源极和漏极在同一道光罩制程中形成。
4.根据权利要求1所述的薄膜晶体管,其特征在于,所述遮光层与该源极以及漏极之间间隔的距离之和小于源极与漏极之间间隔距离的二分之一。
5.根据权利要求1所述的薄膜晶体管,其特征在于,所述遮光层与源极之间的间隔距离等于该遮光层与漏极之间的间隔距离。
6.根据权利要求1-5任意一项所述的薄膜晶体管,其特征在于,该薄膜晶体管还包括蚀刻阻挡层,该蚀刻阻挡层设置于所述沟道层的表面用于间隔所述源极和漏极。
7.根据权利要求6所述的薄膜晶体管,其特征在于,所述蚀刻阻挡层定义两个接触孔,以暴露部分所述沟道层,所述源极与漏极分别填充该两个接触孔与该沟道层相接触。
8.根据权利要求6所述的薄膜晶体管,其特征在于,所述蚀刻阻挡层的长度小于所述沟道层的长度,所述源极以及漏极分别设置于蚀刻阻挡层的两侧并与沟道层接触。
9.一种薄膜晶体管,包括:栅极、沟道层、源极和漏极,其特征在于,该薄膜晶体管还包括正对沟道层的遮光层,该遮光层与源极和漏极位于同一层,其中,该遮光层从该源极和漏极中的其中一个朝向另一个延伸,该遮光层的长度小于该源极和漏极之间的间隔距离但大于该源极和漏极之间间隔距离的二分之一。
10.根据权利要求9所述的薄膜晶体管,其特征在于,所述遮光层与所述源极和漏极由相同材料制成。
11.根据权利要求1所述的薄膜晶体管,其特征在于,所述遮光层与所述源极和漏极在同一道光罩制程中形成。
12.根据权利要求9所述的薄膜晶体管,其特征在于,所述遮光层与所述源极以及漏极的其中之一一体成型,成为该源极以及漏极其中之一的一部分。
13.根据权利要求9所述的薄膜晶体管,其特征在于,所述遮光层的其中一端具有不规则结构,该不规则结构朝向所述源极和漏极其中一个的凹陷结构以及朝向另一个的凸起结构,该不规则结构与该源极和漏极的其中一个间隔一距离。
14.根据权利要求9-13任意一项所述的薄膜晶体管,其特征在于,该薄膜晶体管还包括蚀刻阻挡层,该蚀刻阻挡层设置于所述沟道层的表面用于间隔所述源极和漏极。
CN201410744818.4A 2014-12-02 2014-12-09 薄膜晶体管及使用该薄膜晶体管之显示阵列基板 Active CN105742367B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103141714 2014-12-02
TW103141714A TWI578544B (zh) 2014-12-02 2014-12-02 薄膜電晶體及使用該薄膜電晶體之顯示陣列基板

Publications (2)

Publication Number Publication Date
CN105742367A true CN105742367A (zh) 2016-07-06
CN105742367B CN105742367B (zh) 2019-02-26

Family

ID=56079677

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410744818.4A Active CN105742367B (zh) 2014-12-02 2014-12-09 薄膜晶体管及使用该薄膜晶体管之显示阵列基板

Country Status (3)

Country Link
US (1) US20160155847A1 (zh)
CN (1) CN105742367B (zh)
TW (1) TWI578544B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112038288A (zh) * 2020-11-04 2020-12-04 成都中电熊猫显示科技有限公司 阵列基板的制作方法及阵列基板
CN112051690A (zh) * 2019-06-07 2020-12-08 夏普株式会社 有源矩阵基板及带触摸传感器的液晶显示装置
CN112420745A (zh) * 2020-11-10 2021-02-26 深圳市华星光电半导体显示技术有限公司 显示基板及制备方法
CN113629072A (zh) * 2021-07-26 2021-11-09 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板
US20220302233A1 (en) * 2020-08-06 2022-09-22 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Organic light emitting diode display device and method of manufacturing thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI691762B (zh) * 2019-04-18 2020-04-21 友達光電股份有限公司 畫素結構

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101447460A (zh) * 2007-11-26 2009-06-03 索尼株式会社 制造电子装置的方法及电子装置
CN102184965A (zh) * 2010-01-15 2011-09-14 佳能株式会社 驱动晶体管的方法和包含由该方法驱动的晶体管的器件
US20130234219A1 (en) * 2011-06-07 2013-09-12 Sony Corporation Radioactive-ray imaging apparatus, radioactive-ray imaging display system and transistor
TW201428974A (zh) * 2012-11-28 2014-07-16 Fujifilm Corp 氧化物半導體元件、氧化物半導體元件的製造方法、顯示裝置及影像感測器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624856B2 (en) * 2000-07-07 2003-09-23 Casio Computer Co., Ltd. Liquid crystal display device having thin film transistors for reducing leak current
KR101455308B1 (ko) * 2007-12-03 2014-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법
JP6306278B2 (ja) * 2012-04-09 2018-04-04 Jsr株式会社 半導体素子、半導体基板、感放射線性樹脂組成物、保護膜および表示素子
US9704888B2 (en) * 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101447460A (zh) * 2007-11-26 2009-06-03 索尼株式会社 制造电子装置的方法及电子装置
CN102184965A (zh) * 2010-01-15 2011-09-14 佳能株式会社 驱动晶体管的方法和包含由该方法驱动的晶体管的器件
US20130234219A1 (en) * 2011-06-07 2013-09-12 Sony Corporation Radioactive-ray imaging apparatus, radioactive-ray imaging display system and transistor
TW201428974A (zh) * 2012-11-28 2014-07-16 Fujifilm Corp 氧化物半導體元件、氧化物半導體元件的製造方法、顯示裝置及影像感測器

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112051690A (zh) * 2019-06-07 2020-12-08 夏普株式会社 有源矩阵基板及带触摸传感器的液晶显示装置
CN112051690B (zh) * 2019-06-07 2023-12-22 夏普株式会社 有源矩阵基板及带触摸传感器的液晶显示装置
US20220302233A1 (en) * 2020-08-06 2022-09-22 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Organic light emitting diode display device and method of manufacturing thereof
US11917868B2 (en) * 2020-08-06 2024-02-27 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Organic light emitting diode display device and method of manufacturing thereof
CN112038288A (zh) * 2020-11-04 2020-12-04 成都中电熊猫显示科技有限公司 阵列基板的制作方法及阵列基板
CN112038288B (zh) * 2020-11-04 2021-02-02 成都中电熊猫显示科技有限公司 阵列基板的制作方法及阵列基板
CN112420745A (zh) * 2020-11-10 2021-02-26 深圳市华星光电半导体显示技术有限公司 显示基板及制备方法
CN113629072A (zh) * 2021-07-26 2021-11-09 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板

Also Published As

Publication number Publication date
US20160155847A1 (en) 2016-06-02
TW201622155A (zh) 2016-06-16
TWI578544B (zh) 2017-04-11
CN105742367B (zh) 2019-02-26

Similar Documents

Publication Publication Date Title
CN105742367A (zh) 薄膜晶体管及使用该薄膜晶体管之显示阵列基板
CN107204309B (zh) 双栅极金属氧化物半导体tft基板的制作方法及其结构
KR20100027377A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20070031165A (ko) 투명 박막 트랜지스터 및 그의 제조방법
CN103915490A (zh) 薄膜晶体管、包括其的薄膜晶体管阵列面板及其制造方法
CN104752343A (zh) 双栅极氧化物半导体tft基板的制作方法及其结构
CN104900654A (zh) 双栅极氧化物半导体tft基板的制作方法及其结构
CN104465783A (zh) 薄膜晶体管及其制造方法
KR20150038352A (ko) 박막 트랜지스터 및 표시 장치
CN104934481A (zh) 一种薄膜晶体管及其制备方法
CN108878449A (zh) 阵列基板的制作方法、阵列基板及显示装置
CN104882485A (zh) 薄膜晶体管及其制造方法
CN104867870A (zh) 双栅极氧化物半导体tft基板的制作方法及其结构
CN103346089A (zh) 一种自对准双层沟道金属氧化物薄膜晶体管及其制作方法
CN105047607A (zh) 氧化物半导体tft基板的制作方法及其结构
CN105514173A (zh) 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
CN105304500A (zh) N型tft的制作方法
CN105324848A (zh) 作为显示装置的像素元件的氧化物半导体晶体管及其制造方法
CN103578984A (zh) 半导体元件及其制造方法
KR102148957B1 (ko) 표시 기판 및 표시 기판의 제조 방법
CN104362127A (zh) 薄膜晶体管基板的制作方法及制造设备
CN102629576A (zh) 阵列基板及其制作方法
CN103367456A (zh) 薄膜晶体管及其制造方法
CN104253158A (zh) 薄膜晶体管及其制造方法
CN103187451B (zh) 薄膜晶体管

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20161202

Address after: Guangdong province Shenzhen city Baoan District town Longhua tenth Industrial Zone tabulaeformis East Ring Road No. 2 two

Applicant after: Hongfujin Precise Industry (Shenzhen) Co., Ltd.

Applicant after: Hon Hai Precision Industry Co., Ltd.

Address before: Taiwan Hsinchu County Chinese jhubei City, Taiwan 1 yuan a Street No. 7 Building 1

Applicant before: YEXIN TECHNOLOGY CONSULATION CO., LTD.

GR01 Patent grant
GR01 Patent grant