CN105684145A - 超高性能内插器 - Google Patents

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Abstract

本发明提供了一种互连部件，所述互连部件包括：半导体材料层，所述半导体材料层具有第一表面和第二表面，所述第二表面与所述第一表面相对并且在第一方向上间隔开。至少两个金属化通孔延伸穿过所述半导体材料层。所述至少两个金属化通孔中的第一对在正交于所述第一方向的第二方向上彼此间隔开。所述半导体层中的第一绝缘通孔从所述第一表面朝所述第二表面延伸。所述绝缘通孔被定位成使得所述绝缘通孔的几何中心处于两个平面之间，所述两个平面正交于所述第二方向，并且通过所述至少两个金属化通孔中的所述第一对中的每一个。电介质材料至少部分地填充所述第一绝缘通孔，或者至少部分地封闭所述绝缘通孔中的空隙。

Description

超高性能内插器
背景技术
诸如内插器的互连基板或部件出于各种目的用于电子组件中，诸如方便实现具有不同连接配置的部件之间的连接或在微电子组件中的各部件之间提供所需的间隔等等。内插器可包括呈材料片或材料层形式的半导体层，诸如硅层等，该半导体层具有导电元件，诸如在延伸穿过半导体材料层的开口内延伸的导电通孔。导电通孔可用于将信号通过内插器传输。在一些内插器中，通孔的端部可以暴露在外并且可用作接触焊盘，用于将内插器连接至其他微电子部件。在其他例子中，可在内插器的一个或多个侧面上形成一个或多个重新分布层，并且这些重新分布层与通孔的一个或两个端部连接。重新分布层可包括在一个或多个电介质片或电介质层之上或之中延伸的许多导电迹线。迹线可设置在遍及单个电介质层、且由层内的部分电介质材料隔开的一个层级中或多个层级中。通孔也可包括在重新分布层中，以便将重新分布层的不同层级中的迹线互连。
此类内插器1的一个例子如图A所示，图A示出了延伸通过基板2的通孔3。基板2的半导体材料可借由位于基板2和通孔3之间的阻挡层4与通孔3绝缘。重新分布层5被示为具有穿过其间的路由电路6。即使存在阻挡层4，但由于通孔3中会因半导体层2的电容特性而形成阻抗，例如尤其是在通孔3的区域之间形成阻抗，因此基板2采用半导体材料的结构会表现出通过通孔3的插入损耗水平存在问题。这种现象表示在图B中，图B的示例性电路图示出了基板2的半导体材料的电容和电阻的效应，该效应在区域7造成了信号通孔3内的阻抗。因此，在包括此类内插器的系统中，特别是在高频信号通过此类内插器传输的系统中，由上述阻抗产生的插入损耗会削弱此类内插器的性能或可靠性。
一些内插器用作微电子组件中的部件。微电子组件通常包括一个或多个封装的微电子元件，诸如安装在基板上的一个或多个半导体芯片。内插器的导电元件可包括可用于与呈印刷电路板(“PCB”)或诸如此类形式的较大基板或电路面板形成电连接的导电迹线和端子。这种布置有利于为了获得器件的期望功能性而需要的电连接。芯片可电连接到迹线并因此连接到端子，使得可以通过将电路面板的端子结合到内插器上的接触焊盘而将封装件安装到较大电路面板。例如，在微电子封装中使用的一些内插器具有端子，所述端子呈延伸穿过电介质层的销或柱的暴露末端的形式。在其他应用中，内插器的端子可以是形成于重新分布层上的暴露的焊盘或部分迹线。
发明内容
本公开的一方面涉及用于微电子组件中的互连部件，该互连部件包括：半导体材料层，该半导体材料层具有第一表面，以及与第一表面相对并且在第一方向上间隔开半导体材料层的厚度的第二表面。至少两个金属化通孔各自延伸穿过半导体材料层，并且具有位于第一表面的第一端部和位于第二表面的第二端部。至少两个金属化通孔中的第一对在正交于第一方向的第二方向上彼此间隔开。半导体层中的第一绝缘通孔从第一表面朝第二表面延伸。该绝缘通孔被定位成使得该绝缘通孔的几何中心处于两个平面之间，这两个平面正交于第二方向，并且通过至少两个金属化通孔中的第一对中的每一个。电介质材料至少部分地填充第一绝缘通孔，或者至少部分地封闭绝缘通孔中的空隙。
在一个例子中，绝缘通孔的内部体积的所有部分的导电率均不大于半导体材料层的导电率。在另一个例子中，内部体积的至少一部分可为真空空隙或充气空隙。内部体积的至少一部分可由介电常数小于2.0的电介质材料占据。
绝缘通孔可被定位成使得穿过第一对金属化通孔中的每一个的理论线会经过第一绝缘开口的几何中心。除此之外或作为另外一种选择，开口在垂直于第二方向的方向上可具有一长度。该长度可大于至少两个金属化通孔中的第一对之间的距离。
在一个例子中，绝缘通孔可至少部分地围绕至少两个金属化通孔中的第一对中的一个通孔。绝缘通孔可以例如连续地围绕至少一个金属化通孔的至少一部分。在另一个例子中，绝缘通孔可以是半导体材料层中预定区域内的多个绝缘通孔中的一个，该绝缘通孔被布置成至少部分围绕至少一个金属化通孔。在这种例子中，预定区域内的绝缘通孔可以是圆柱形的，并且可以被排布成至少一行，该行大体在垂直于第二方向和第一方向的第三方向上延伸。
在一个例子中，绝缘通孔可延伸穿过半导体材料层的整个厚度。在同一个例子或另一个例子中，至少两个金属化通孔中的第二对可在正交于第一方向的第三方向上彼此间隔开。在这种例子中，互连部件还可包括半导体层中的第二绝缘通孔，该第二绝缘通孔被定位成使得该绝缘通孔的几何中心处于两个平面之间，这两个平面正交于第三方向，并且通过至少两个金属化通孔中的第二对中的每一个。第一对金属化通孔中的一个通孔可以包括在第二对金属化通孔中。第一绝缘通孔可以在平行于第一表面的截面中定义第一区域，第二绝缘通孔可以在平行于第一表面的截面中定义第二区域，第一区域可以比第二区域大。此外，第一绝缘通孔和第二绝缘通孔可具有不同的高度。
本公开的另一个方面可涉及微电子互连部件，该微电子互连部件包括电介质材料层，该电介质材料层包括第一表面和基本上平行于第一表面并且在第一方向上与第一表面间隔开的第二表面。该电介质材料层具有体介电常数。至少两个金属化通孔各自延伸穿过半导体材料层，并且具有位于第一表面的第一端部和位于第二表面的第二端部。至少两个金属化通孔中的第一对在正交于第一方向的第二方向上彼此间隔开一定距离。半导体层中的第一绝缘通孔从第一表面朝第二表面延伸，并且限定了内部体积。该绝缘通孔被定位成使得该绝缘通孔的几何中心处于两个平面之间，这两个平面正交于第二方向，并且通过至少两个金属化通孔中的第一对中的每一个。内部体积的介电常数小于体介电常数。在一个例子中，内部体积的所有部分的导电率均不大于半导体材料层的导电率。
本公开的另一个方面涉及制备微电子互连部件的方法。该方法包括选择性地蚀刻具有厚度的支撑材料层，以便同时形成在第一方向上彼此间隔开的多个第一通孔开口，并且在半导体层中形成至少一个第二通孔开口。至少一个第二通孔开口在第一表面上具有入口，并且在第一方向上朝第二表面延伸。第二通孔开口限定了内部体积，并且被定位于两个平面之间，这两个平面正交于第一方向，并且通过第一通孔开口中的一对相邻开口中的每一个。该方法还包括在多个第一通孔开口内形成导电通孔，并且在至少第二通孔开口的入口内提供电介质材料，以便封闭该开口。
该方法还可包括先使用高压TEOS塞塞住第二通孔开口，再进行填充第一通孔开口的步骤。高压TEOS塞可以在将保形钝化涂层涂覆至支撑材料层的过程中形成。
除此之外或作为另外一种选择，该方法还可包括在支撑材料层的第一表面和第二表面中的至少一个上形成重新分布层。该重新分布层可包括与填充的通孔电连通的导电零件。
附图说明
图A示出了现有技术内插器的示意性立面图；
图B示出了图A的内插器的电路原理图；
图1示出了根据本公开的一方面的内插器的示意性立面图；
图2示出了根据本公开的另一个方面的内插器的示意性立面图；
图3A至图3D示出了根据本公开的各个方面的内插器中开口的尺寸和位置的变型形式；
图4示出了根据本公开的一方面的内插器的示意性立面图；
图5示出了根据本公开的一方面的内插器的示意性立面图；
图6示出了根据本公开的一方面的内插器的示意性立面图；
图7示出了根据本公开的一方面的内插器的示意性立面图；
图8示出了根据本公开的一方面的内插器的示意性立面图；
图9示出了根据图8的内插器的示意性立面图，该内插器中具有额外的结构；
图10示出了根据图9的内插器的示意性立面图，该内插器中具有额外的结构；
图11示出了根据本公开的一方面的内插器的示意性立面图；
图12示出了根据图11的内插器的示意性立面图，该内插器中具有额外的结构；
图13至图17示出了内插器的各部分的示意性俯视图，该内插器包括形成于其中的不同几何形状和构形的开口；
图18示出了内插器的示意性俯视图，该内插器包括形成于其中的不同几何形状和构形的开口；
图19示出了根据本公开的一方面的内插器的示意性立面图，该内插器的开口中具有刚性插件；
图20A至图20F示出了制造根据本公开一方面的内插器的方法的连续步骤中的在制单元；
图21A至图21C示出了在替代方法步骤中的在制单元。
具体实施方式
现在转向附图，附图中相似的参考标号用于指示相似的特征结构，图1示出了根据本公开示例性实施例的示例性结构。该结构呈内插器10的形式，图1中的图示表示该内插器的示意性剖视立面图。内插器10包括半导体材料基板12，诸如硅(Si)、聚合物、陶瓷、碳基基板，诸如金刚石、SiC、Ge、Si1-xGex等等。基板12包括上表面14和下表面16，这两个表面在横向方向上延伸，并且以基板12的厚度为间隔大致彼此平行。应当指出，使用术语诸如“上”和“下”或其他方向术语是相对于附图的参考系做出的，并且在潜在的替代方向方面存在限制，诸如在另外的组合件中或用于各种系统中。
多个金属化通孔结构18可在延伸穿过基板12的开口内延伸。通孔结构18可以是大致圆柱形的，或者可以呈任何轮廓形状的挤出固体的形式，其在基板12的表面14或16之间连通或延伸。每个通孔结构18包括位于基板12的上表面14的第一端面20和位于基板12的下表面16的第二端面22。端面20和22可用于将通孔结构18与其他内部或外部部件连接起来，如下文进一步所述。通孔结构18可大致由金属或其他导电材料构成，这些材料填充穿过基板12的开口。在各种例子中，通孔结构18的金属可以是铜或铜合金，除此之外或作为另外一种选择可以包括其他导电材料，诸如镍、钨、锡、铝、金、银、包括这些材料中的一种或多种的各种合金，等等。通孔结构18的金属部分也可以包括非金属添加剂，来控制通孔结构18的各种特性。
通孔结构18中可包括阻挡层24，以便物理地将基板12与通孔结构18的导电材料分开。阻挡层24可以是绝缘材料阻挡层或电介质材料阻挡层，它可以被定位在通孔结构18和基板12的任何导电部分之间，使得由通孔结构18载送的电子信号不会传输到基板12中，否则这会导致信号丢失和/或内插器10所在的电路短路。
必要时内插器10可包括比图1所示的两个通孔结构18多得多的通孔结构，从而在系统的微电子结构之间(包括封装芯片、其他芯片、印刷电路板、其他内插器等等，以及前述各种部件的组合之间)实现所需数量的电连接。例如，通孔结构18可以被布置成阵列，该阵列可具有不同数量行和列的通孔结构18。在这种布置中，通孔结构18可根据某个间距彼此间隔开，该间距即在行和列的方向上通孔结构18之间的均一距离。其他布置方式也是可能的，包括通孔结构18的各种非均匀分布。
如上所述，一些半导体材料可以在此类材料的基板12内的通孔结构18之间表现出不同水平的电容。此类电容会导致内插器10内或穿过通孔结构18产生不希望的阻抗水平和信号损失。另外，介电常数大于或等于一的材料，包括掺杂半导体材料诸如硅等等，可表现出上述电容以及通孔结构18之间的电导。这可进一步促成内插器10内，包括此类材料的基板12内的通孔结构18内的信号损失。因此，图1所示的内插器10的例子以及本文所述的其他例子可包括减少相邻通孔结构18之间的半导体材料用量的各种结构。在图1的例子中，基板12中具有多个开口26。如本文将进一步描述的，开口26相对于通孔18的位置及其高度和宽度可以变化。另外，在内插器10中，各个通孔结构18之间的开口数量可以变化。
根据使用内插器10的整体电路或系统的体系结构，可能需要内插器10的开口位置、数量、深度和整体体积可以变化，以便控制内插器10内的阻抗和/或电导水平。在其他例子中，可以设置开口26，使阻抗和/或电导降低到低于所需水平，或降低到使内插器10内的阻抗、电导和所需Si总量得以优化的程度。
如图3A至图3D所示，可配置或调整与开口26的尺寸和位置有关的若干尺寸，在某些情况下，可配置或调整与邻近通孔结构18有关的若干尺寸，以在基板12内提供所需水平的受控或降低的插入损耗、电容、电导或阻抗。如在上述附图中所述，可相对于在相邻通孔结构18之间延伸的理论线40来测量能够影响本公开的包括开口26的内插器10的特性的尺寸。另外，此类尺寸可包括：开口26在垂直于线40的方向上的宽度44、开口26在平行于线40的方向上的宽度48、开口26的几何中心到线40的距离42，以及开口26的高度36。
开口26的高度36可以是降低内插器10内插入损耗的一个因素，或换句话讲可以是控制内插器10的受基板12材料的电容和/或电导影响的特性的因素。如图3A和图3B所示，高度36可以等于或小于基板12的厚度17。因此，可以将高度36作为基板12的高度17的百分比来测量。在一个例子中，如果开口的高度36从基板总高度17的约25％变化至基板总高度17的约100％(同时其他尺寸保持不变)，则可以使插入损耗降低约0.05dB至0.1dB(取决于其他因素，诸如开口26的其他尺寸、基板12的材料，以及通过通孔结构18的信号的频率)。
相似地，开口26到通孔结构18之间的线40的距离42可影响内插器10内的插入损耗。在图3C的例子中，开口的宽度44可以约等于通孔结构18之间的间距38(如+/-20％)。宽度48可比间距38小至少一定量，从而使开口任选地贴合在通孔结构18之间，而不影响内插器10的结构完整性。在这种例子中，如果距离42从间距38的150％变化到间距38的100％(同时其他尺寸和特性常数保持不变)，则可使插入损耗降低例如约0.03dB至0.05dB。通过将距离42进一步减小到零(即开口26的几何中心位于线40上)，插入损耗可以再进一步降低约0.03dB至0.05dB。同样，其他因素诸如开口26的其他尺寸、基板12的材料和通过通孔结构18的信号的频率可以像内插器的整体尺寸那样影响其他示例性内插器中插入损耗的测量。例如，上述插入损耗数据可以基于具有高度约100微米的通孔结构18的内插器。在通孔结构18更高的类似例子中，此类数据会随通孔结构18的高度成比例地变化。例如，以具有300微米通孔结构的内插器为例，其借由成比例的类似结构带来的插入损耗可以下降约0.09dB和0.15dB。还应当注意，在许多结构中，诸如在图3C所示的结构或类似结构中，如果距离42大于间距38的150％，则开口26对于相邻通孔结构18之间的任何插入损耗的影响可以降至最低。
宽度44本身的变化也会影响内插器10中的插入损耗。在图3D所示的例子中，开口26的宽度48可以小于通孔结构18之间的间距38，并且开口26的几何中心可以位于线40上。在这种结构中，如果开口26的宽度44从间距38的25％增加至间距38的50％，则可以使插入损耗降低约0.04dB至0.06dB。如果宽度44进一步增加至间距38的约150％，则可以使插入损耗再降低约0.04dB至0.06dB。在这种结构或其他类似结构中，如果宽度增加到超过间距的200％，则它对于进一步增加插入损耗的影响可能降至最低程度。在如上就开口到线40的距离给出的例子中，示例性内插器及相关结构的各种尺寸可以成比例地或以其他方式降低改变插入损耗的特定值，并且本文所给出的数字相对于所列的尺寸是示例性的。
如图4所示，内插器10可具有设置在相邻通孔结构18之间的单个开口26。图4表示的是简化的示意图，因此可以代表具有更多个通孔结构18的内插器的一段，这些通孔结构可以如上所述布置成沿若干行和列延伸的阵列。因此，包括通孔结构18阵列的内插器10可以包括设置定位于各通孔结构18之间区域中的多个开口26，使得开口26本身处于配合在通孔结构18阵列内或与之交叠的阵列中。在下文举例给出的可供选择的结构中，可以根据需要在相邻通孔结构18之间布设不同形状、尺寸或其他构形的开口，从而为内插器10中的各通孔结构18提供不同的受控阻抗水平。在其他的例子中，可以在某些通孔结构18之间设置相似尺寸或形状的开口26，同时其他通孔结构18之间可以不包括这些开口。另外，开口26可以相对于各个不同通孔结构18之间的理论线40被设置在不同的相应位置。
在图4的例子中，相邻通孔结构18之间设置有单个开口26(在其他通孔结构之间可以类似地存在单个开口26)。开口26可以填充有电介质材料，以保持基板12的结构完整性。在一个例子中，引入到开口26中的材料的介电常数可以低于基板12的介电常数，以减少插入损耗。在这种例子中，基板12和开口26的材料的介电常数之间的差异越大，可导致插入损耗降低得越多(在其他尺寸和特性相同的情况下)。适于填充开口26的电介质材料包括例如SiO2、聚合物材料、多孔氧化物、多孔电介质、低k材料，或介电常数小于2.0的任何其他电介质材料。也可将另外的各种电介质泡沫材料诸如聚酰亚胺泡沫、TEOS、或苯并环丁烯(“BCB”)纳入开口26中。在一个例子中，可以施加保形电介质层，以便基本上涂布腔体26的壁。这种电介质材料32可具有与基板12的上表面14或下表面16中的相应一者齐平的表面33(取决于开口26的构造，如下所述)。在图19所示的另一个例子中，可将电介质间隔件52插入到开口26中。电介质间隔件52可以是由上述任何电介质材料预成形的间隔件，它可以呈楔形或锥形以便被压入开口26中。如图19进一步所示，多个间隔件可在开口26内堆叠于彼此顶部，从而完全或不同程度地部分填充开口26。
如上所述，开口26的宽度48(以及宽度44，该宽度44沿垂直于图3A视图的页面的方向延伸)可相对于其间设置有该开口26的通孔结构18的间距38变化。在某些情况下，开口26的宽度44和48可以大于相应通孔结构18的直径。此外，开口26可以是矩形，如图3A示图3D所示，也可以是圆柱形，使得宽度44和48相等，并且限定开口26的直径。开口26可在基板12的上表面14具有入口28，并且可延伸进入基板12，使得开口26的高度36可介于基板12的总高度的35％和80％之间。在图4所示例子的变型形式中，开口26的高度36可以大于基板12厚度的80％。例如，开口的高度36可至少为基板12厚度的90％。在一些例子中，开口26可以延伸穿过基板12，使得开口26还在基板12的下表面16限定了入口。在另一个变型形式中，开口可以仅在下表面16上具有入口，而且开口的高度可以介于基板12厚度的约35％和80％之间。
如图5所示，开口126可以仅部分地填充有电介质填充物134。在这种例子中，部分电介质填充物134可以限定与基板12的上表面14和下表面16中的相应一者大致齐平的外表面133。部分电介质填充物134可以仅部分地延伸穿过开口126的高度136，并且可充当塞子以防止其他材料(诸如用于重新分布层中的材料，上表面114和下表面116中的一者或两者上可包含该材料)填充开口126。因此，电介质填充物134可以保持真空，保留捕集在开口126内的任何空气或其他气体，诸如氮等等。部分电介质填充物134也可以覆盖或封闭开口126内的真空区域。在这种例子中，部分电介质填充物134可以是正硅酸乙酯(“TEOS”)，可使用高压应用工序来设置该填充物。同样如图5所示，可在单独的一对相邻通孔结构118之间设置多个开口126。此类多个开口126可以沿着通孔之间的理论线(位置类似于图3A中的直线40)以及沿垂直于此理论线的方向彼此偏离，使得开口126在通孔结构118之间的某一方向上未直接彼此对准。另外，开口126可包括从基板的相对表面114或116起始的入口，如图5所示。此类开口126可具有相同或不同的高度136。在另一个例子中，开口均可从同一表面(114或116)进入。另外，相邻通孔结构118之间可仅包括图5所示类型的单个部分填充的开口126。
如图6所示，图5所示类型的开口可以包括电介质填充物232，该填充物以类似于上文关于图4所述的方式完全填充开口226。具体地讲，此类开口226可以包括设置在相邻通孔结构218之间的多个开口226。这种电介质填充物232可以是固体电介质材料或电介质泡沫，如上所述。同样如上所述，开口226可以在平行于通孔之间的理论线(位置类似于图3A中的直线40)的方向上彼此对准或彼此偏离。一般来讲，可以使用完全或部分填充的开口来实现本文所述的各种开口结构和构形，而且这些开口结构和构形可以不包括填充物。
在图7所示的另一种变型形式中，多个单独的开口326可在基板312的相对表面314和316上具有相应的入口。开口326可以彼此垂直对准，使得它们占据通孔结构318之间的单个开口区域328。此类开口326可分别具有不同的高度336，这些高度组合起来可小于例如基板312厚度的90％。开口326的组合高度336大于基板厚度的90％的其他例子是可能的。
开口，诸如上文所述的开口，在内插器中可处于多个不同的位置并具有多种不同的构形。在图8的例子中，可将开口426设置成邻近相应的通孔结构418。在这种布置中，可在相邻通孔结构418之间设置多个开口426。此类开口426之间的距离，或者换句话讲，开口426到相应通孔结构418的距离446，也可以影响插入损耗，插入损耗会影响通过相应通孔结构418的信号，使得距离446越大，插入损耗降低得越多。如图8进一步所示，与内插器410中的各通孔结构418a和418b相关联的开口426a和426b可具有不同的高度436a和436b。如前所述，这可在内插器中的通孔418之间提供受控的阻抗。这可以包括控制与图8中所示通孔(418a和418b)相关联的阻抗，或者与可存在于这种内插器410中的其他通孔相关联的阻抗。
如下文将描述的，开口426a和426b的高度可以与开口的宽度444和446有关。例如，在使用化学蚀刻剂同时形成开口426a和426b的结构中，当开口426a和426b暴露于蚀刻剂一段预定的持续时间后，较宽的开口426a可以获得比开口426b的深度436b更大的深度436a。
如前所述，基板中的电容会导致特定通孔结构中的阻抗，进而造成内插器中的给定通孔结构内存在的插入损耗。例如，在支承两个以上通孔结构的基板中，可以通过单个通孔结构周围的一个或多个开口的构形来降低或控制该给定通孔结构内的阻抗。例如，图9中的内插器410类似于图8所示的内插器，但包括额外的通孔结构418，每个通孔结构418具有与之相关联的多个开口426。因此，由相对较宽且较长的开口426a所包围的通孔结构418a内的阻抗可以比由相对较窄且较短的开口426b所包围的通孔结构418b内的阻抗低。遵循类似原理的这种结构或其他结构可以单个通孔结构或多组通孔结构内提供受控的阻抗，这些通孔结构可以在某些内插器中使用，这些内插器用于具有各种需求和要求的封装微电子结构。
图10示出了开口526的另一种构形，这些开口526可结合到通孔结构518阵列中，从而在通孔结构518中提供受控的阻抗。在这个例子中，相对较短且较窄的通孔526b从基板512的上表面514和下表面516两者延伸进入该基板。在另一种变型形式中，可在单个内插器中使用图9中内插器410和图10中内插器510的构形，该单个内插器可包括从基板上表面和/或下表面延伸的相对较长和相对较短的开口两者。
图11和图12示出了具有分级和交错的开口626的内插器610。具体地讲，图11的内插器610示出了一对通孔结构618之间的多个开口626。从通孔结构618附近的较短开口626朝着通孔结构618之间的中心位置，开口626的高度636增大。此类开口626在垂直于图11中页面的方向上的宽度也可以变化，并且此类开口626可以被定位在相对于通孔结构618的交错或对准的位置处。图12示出了类似的分级开口626布置，该布置中还包括从基板612的下表面616进入的其他开口626。这些变型形式和其他变型形式可用于在通孔结构618之间和之内实现各种水平的受控阻抗。图11和12也示出了其上安装有微电子元件680的内插器626，该内插器可根据微电子元件连接件的具体构形经由重新分布层660与通孔618连接。
图13至图17示出了可根据开口的轮廓而沿着相应基板的上(和/或下)表面为开口使用的各种形状和布置方式。具有相对于这些图片所述的轮廓形状的开口可具有根据上述任何构形和组合的高度，并且在本文所述的各组开口中可以变化。图13至图17中的视图是示意性的，旨在示出开口的类型及其布置方式。图示中开口的相对位置以及各附图中示出的组合并不一定反映出在实际内插器结构中的预期用途。
具体地讲，图13示出了具有不同构形的开口区域728内的圆柱形开口726。例如，所示围绕通孔结构718a的开口区域728a为大致圆形的构形。开口区域728a中的开口726可以被布置成两个同心圆，或者可以随机聚集在大致像圆形的区域中，如图所示。开口区域751中(通孔结构718b和718c之间)成组的开口726可以排成一行，也可以彼此间隔开，使得预定数量的开口726延伸通过预定距离744。开口区域728c中(邻近通孔结构718c)的开口726同样成直线地布置，但形成两个交错的行。
图14示出了大致成直线但在多个方向上延伸的各种开口。通孔818a和818b之间的开口826a大致为X形，它可以比图14所示的形状更宽或更窄(即该X可以张得更开或闭得更紧)。通孔818b和818c之间的开口826b呈一定程度的Z字形，在垂直于直线840的方向上，该形状在通孔818b和818c之间延伸，而在平行于直线840的方向上，该形状在直线840的相对侧分别朝通孔818b和818c延伸。这种布置方式可以在相对于开口826b的各个方向上为与开口826b相关联的通孔818b和818c提供受控的阻抗。也就是说，这些通孔的阻抗更容易被相似结构中的其他通孔影响，所述其他通孔围绕通孔826b或826c中的一者设置，而且开口826b的任意部分都不处于它们之间。
图15示出了半圆形开口926的各种布置方式。如图所示，此类半圆形开口926可为大约四分之一个圆(即延伸通过90°角)。可以根据需要将单个此类开口926设置成邻近并围绕通孔结构918a的一部分。在其他具体实施中，可以围绕通孔结构(诸如通孔结构918b)周边的各个区域设置多个开口926，这示为在通孔结构918b相对的侧面有两个开口926。相似地，通孔结构918c在通孔结构918c沿着直线940的两个侧面上各有两个开口926，同时在通孔结构918c其余相对侧面上各有一个开口926。
图16示出了具有不同几何形状轮廓的开口1026。这些形状可以完全围绕与之相关联的各个通孔结构1018，并且这些通孔结构的高度可以小于基板总厚度。开口1026a是围绕通孔1018a的单个圆环，而开口1026d是可以围绕通孔1018d同心布置的两个嵌套圆环。也可为开口采用其他的多面几何形状，诸如围绕通孔结构1018b的六边形开口1026b，以及围绕通孔结构1018c的正方形开口1026c。
在其他例子中，成组的开口可以形成不连续的几何形状。如图17所示，弧形或半圆形开口1126a能够以具有中断部的大致环形形状共同围绕通孔结构1118a，中断部为在各开口之间延伸的基板材料部分的形状。图中还示出，开口1126a的端部1154可以是如图所示的不规则形状。相似地，多个直线开口1126b能够以正方形布置共同围绕通孔结构1118b。连续形状也可以是不规则的形状，诸如围绕通孔结构1118c的锯齿状正方形开口1126c。
可在单个内插器结构中将上述各种开口形状和构形一起使用，从而在不同通孔结构中提供受控的各种阻抗。图18示出了内插器1210的一个例子，该内插器包括基板1212中的通孔结构1218阵列。通孔结构1218a中有一些被连续的环状开口1226a围绕，而其他通孔结构1218b部分地被Z字形开口1226b的不同部分围绕。另外还有一些通孔结构1218c没有直接被任何开口围绕，不过围绕相邻通孔结构(诸如通孔结构1218a)的开口可以降低由这种相邻通孔结构1218a造成的插入损耗和/或阻抗。可以根据内插器的所需用途和要求并且根据上述特性，为开口采取特定布置并结合不同形状或构形，来在内插器的不同通孔结构内提供不同水平的阻抗。
图20A至图20F示出了根据本发明一个例子的内插器10的各制造阶段中的在制单元10'。如图20A所示，该制造方法可从在基板12的上表面14上形成掩模层70开始。可以通过蚀刻在掩模层70的要在基板12中形成特征结构的区域中形成多个窗口72,74。这种蚀刻可以包括光蚀刻、反应离子蚀刻、化学蚀刻等等。因此，根据需要，开口窗口74的形状可以是待形成的开口的大致轮廓形状，包括上述任何形状。根据上述各种标准和特性，开口窗口74的位置也可以反映待形成的开口的所需位置。
然后可以对所得在制单元10'进行蚀刻，由此去除未覆盖掩模(即窗口72和74)的基板材料。所得结构可以包括基板12中的多个局部未填充的通孔18'和开口26。如图20B所示，可以在基板12的上表面14上形成阻挡层24，并填充未填充的通孔18'和开口26。在所示的例子中，开口的直径使阻挡层本身将开口的入口28封闭，使得例如空气保留在其中并封闭开口26。
然后可使用金属如铜等填充未填充的通孔18'。可以通过诸如化学气相沉积或类似方法首先形成种子层，然后在种子层上电镀金属来完成填充，以填充通孔并提供所得的部分通孔结构18"。然后可在上表面14以及部分通孔结构18"的端面20上形成重新分布层60。该重新分布层可包括具有嵌入的迹线的电介质层、通孔和接触焊盘，从而在重新分布层的与相应通孔结构18"连接的外表面上得到错开的或重新分布的触点。
形成重新分布层60(如果需要)之后，可以将在制单元10'倒置并暂时安装在载体76上，如图20E所示。此时，可以通过在表面16'上施加另一个掩模层，并通过蚀刻以在掩模层中形成开口，来任选地根据上述各种构形中的任意一个形成另外的开口。然后可将基板12的背面16'打磨或抛光，以从基板12除去材料，使得通孔结构18的表面22从基板12的表面16暴露出来。表面22也可以在这个过程中被大致平坦化。如上所述，可以任选地在表面16上形成另一个重新分布层，并可以从载体76去除内插器10。
图21A至图21C示出了这种方法的变型形式的步骤，其中可以先在基板的第一表面上形成重新分布层60，再将基板附接到载体，然后可在基板上形成或以其他方式附接基板12'。然后可以如上所述，使用具有适当构造的窗口的掩模层来蚀刻所得结构，形成开口26和未填充的通孔18'，它们延伸穿过基板12以暴露出重新分布层60的一些部分。然后可以如上文结合图20B所述形成阻挡层，再将金属沉积在未填充的通孔18'内，形成通孔结构18，如图21B所示。如图21C所示，可以在从载体76去除内插器10之前或之后，任选地在表面14上形成另一个重新分布层。
在一些实施例中，基板10的第一表面14和第二表面16可包括在这两个表面上的器件和电子部件，在其他实施例中，基板内可以包括基板之内掩埋的绝缘层。本发明的内埋绝缘层或腔体可平行或垂直于基板的表面14和16。
其他制造方法也是可能的，并且可从制造内插器的其他通用方法调整而成。在一个例子中，可采用机械方法(诸如钻孔等)来形成未填充的通孔和开口两者。
虽然本文已参照具体的实施例描述了本发明，但应当理解，这些实施例仅仅是举例说明本发明的原理和应用。因此，应当理解，可以对所述示例性实施例进行许多修改，并且可以在不脱离如所附权利要求所定义的本发明的实质和范围的情况下设想出其他布置方式。

Claims (26)

1.一种用于微电子组件中的互连部件，所述互连部件包括：
半导体材料层，所述半导体材料层具有第一表面和第二表面，所述第二表面与所述第一表面相对并且在第一方向上与所述第一表面间隔开所述半导体材料层的厚度；
至少两个金属化通孔，每个所述金属化通孔延伸穿过所述半导体材料层，并且具有位于所述第一表面的第一端部和位于所述第二表面的第二端部，所述至少两个金属化通孔中的第一对在正交于所述第一方向的第二方向上彼此间隔开；以及
所述半导体层中的第一绝缘通孔，所述第一绝缘通孔从所述第一表面朝所述第二表面延伸，所述绝缘通孔被定位成使得所述绝缘通孔的几何中心处于两个平面之间，所述两个平面正交于所述第二方向，并且通过所述至少两个金属化通孔中的所述第一对中的每一个；以及
电介质材料，所述电介质材料至少部分地填充所述第一绝缘通孔，或者至少部分地封闭所述绝缘通孔中的空隙。
2.根据权利要求1所述的互连部件，其中所述内部体积的所有部分的导电率均不大于所述半导体材料层的导电率。
3.根据权利要求1所述的互连部件，其中所述内部体积的至少一部分是真空空隙或充气空隙。
4.根据权利要求1所述的互连部件，其中所述内部体积的至少一部分由介电常数小于2.0的电介质材料占据。
5.根据权利要求1所述的互连部件，其中所述绝缘通孔被定位成使得穿过所述第一对金属化通孔中的每一个的理论线经过所述第一绝缘开口的所述几何中心。
6.根据权利要求1所述的互连部件，其中所述开口在垂直于所述第二方向的方向上具有长度，所述长度大于所述至少两个金属化通孔中的所述第一对之间的距离。
7.根据权利要求1所述的互连部件，其中所述绝缘通孔至少部分地围绕所述至少两个金属化通孔中的所述第一对中的一个金属化通孔。
8.根据权利要求7所述的互连部件，其中所述绝缘通孔连续地围绕至少一个所述金属化通孔的至少一部分。
9.根据权利要求1所述的互连部件，其中所述绝缘通孔是所述半导体材料层中预定区域内的多个绝缘通孔中的一个，所述绝缘通孔被布置成至少部分地围绕所述金属化通孔中的至少一个。
10.根据权利要求9所述的互连部件，其中所述预定区域内的所述绝缘通孔是圆柱形的，并且被布置成至少一行，所述行大体在垂直于所述第二方向和所述第一方向的第三方向上延伸。
11.根据权利要求1所述的互连部件，其中所述绝缘通孔延伸穿过所述半导体材料层的整个厚度。
12.根据权利要求1所述的互连部件，其中所述至少两个金属化通孔中的第二对在正交于所述第一方向的第三方向上彼此间隔开，所述互连部件还包括所述半导体层中的第二绝缘通孔，所述第二绝缘通孔被定位成使得所述绝缘通孔的几何中心处于两个平面之间，所述两个平面正交于所述第三方向，并且通过所述至少两个金属化通孔中的所述第二对中的每一个。
13.根据权利要求12所述的互连部件，其中所述第一对金属化通孔中的一个通孔包括在所述第二对金属化通孔中。
14.根据权利要求12所述的互连部件，其中所述第一绝缘通孔在平行于所述第一表面的截面中定义第一区域，所述第二绝缘通孔在平行于所述第一表面的截面中定义第二区域，所述第一区域比所述第二区域大。
15.根据权利要求12所述的互连部件，其中所述第一绝缘通孔和所述第二绝缘通孔具有不同的高度。
16.一种微电子互连部件，所述微电子互连部件包括：
电介质材料层，所述电介质材料层包括第一表面和基本上平行于所述第一表面并且在第一方向上与所述第一表面间隔开的第二表面，所述电介质材料层具有体介电常数；
至少两个金属化通孔，每个所述金属化通孔都延伸穿过所述半导体材料层，并且具有位于所述第一表面的第一端部和位于所述第二表面的第二端部，所述至少两个金属化通孔中的第一对在正交于所述第一方向的第二方向上彼此间隔开一定距离；和
所述半导体层中的第一绝缘通孔，所述第一绝缘通孔从所述第一表面朝所述第二表面延伸并限定内部体积，所述绝缘通孔被定位成使得所述绝缘通孔的几何中心处于两个平面之间，所述两个平面正交于所述第二方向，并且通过所述至少两个金属化通孔中的所述第一对中的每一个；并且
其中所述内部体积的介电常数小于所述体介电常数。
17.根据权利要求16所述的互连部件，其中所述内部体积的所有部分的导电率均不大于所述半导体材料层的导电率。
18.根据权利要求16所述的互连部件，其中所述内部体积的至少一部分是真空空隙或充气空隙。
19.根据权利要求16所述的互连部件，其中所述内部体积的至少一部分由介电常数小于2.0的电介质材料占据。
20.根据权利要求16所述的互连部件，其中所述绝缘通孔在垂直于所述第二方向的第三方向上具有长度，所述长度为所述第一对金属化通孔之间的距离的至少50％。
21.根据权利要求16所述的互连部件，其中所述绝缘通孔在垂直于所述第二方向线的第三方向上具有长度，所述长度大于所述第一对金属化通孔之间的距离。
22.根据权利要求16所述的互连部件，其中所述绝缘通孔是所述半导体材料层中预定区域内的多个绝缘通孔中的一个，所述绝缘层被布置在所述预定区域内，使得所述半导体材料层在所述预定区域内包括的半导体材料减少至少50％。
23.一种制备微电子互连部件的方法，所述方法包括：
选择性地蚀刻具有厚度的支撑材料层，以便同时形成：
第一方向上彼此间隔开的多个第一通孔开口；以及
所述半导体层中至少一个第二通孔开口，所述第二通孔开口在所述第一表面上具有入口，而且在所述第一方向上朝所述第二表面延伸并限定内部体积，所述第二通孔开口被定位于两个平面之间，所述两个平面正交于所述第一方向，并且通过一对相邻的所述第一通孔开口中的每一个；以及
所述多个第一通孔开口内的导电通孔，并且至少在所述第二通孔开口的所述入口内提供电介质材料，以便封闭所述开口。
24.根据权利要求23所述的方法，所述方法还包括先使用高压TEOS塞塞住所述第二通孔开口，再进行填充所述第一通孔开口的步骤。
25.根据权利要求24所述的方法，其中所述高压TEOS塞是在将保形钝化涂层涂覆至所述支撑材料层的过程中形成的。
26.根据权利要求23所述的方法，所述方法还包括在所述支撑材料层的所述第一表面和第二表面中的至少一者上形成重新分布层，所述重新分布层包括与所述填充的通孔电连通的导电零件。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666521B2 (en) * 2013-08-08 2017-05-30 Invensas Corporation Ultra high performance interposer
US9365947B2 (en) * 2013-10-04 2016-06-14 Invensas Corporation Method for preparing low cost substrates
US9478491B1 (en) * 2014-01-31 2016-10-25 Altera Corporation Integrated circuit package substrate with openings surrounding a conductive via
TWI589197B (zh) * 2015-11-25 2017-06-21 中原大學 電路結構
US10651160B2 (en) 2017-03-20 2020-05-12 Qualcomm Incorporated Low profile integrated package
US10453829B2 (en) * 2017-06-16 2019-10-22 Intel Corporation Method and apparatus for reducing capacitance of input/output pins of memory device
KR102611780B1 (ko) 2018-10-26 2023-12-11 삼성전자 주식회사 관통 배선이 형성된 영역을 둘러싸는 개구부 및 개구부의 측면에 도전성 부재가 형성된 기판을 포함하는 기판 연결 부재 및 이를 포함하는 전자 장치
CN112447639A (zh) * 2019-08-28 2021-03-05 罗伯特·博世有限公司 半导体装置、制造半导体装置的方法及微电子器件封装
JP7223170B2 (ja) * 2019-12-26 2023-02-15 Ｎｇｋエレクトロデバイス株式会社 配線構造
CN112928095B (zh) * 2021-02-03 2022-03-15 长鑫存储技术有限公司 互连结构及其制备方法、半导体结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684256A (zh) * 2003-12-05 2005-10-19 国际商业机器公司 具有导电穿透通道的硅芯片载体及其制造方法
US20090127652A1 (en) * 2007-11-20 2009-05-21 Hanyi Ding Structure of very high insertion loss of the substrate noise decoupling
US7589390B2 (en) * 2006-03-10 2009-09-15 Teledyne Technologies, Incorporated Shielded through-via
EP2337067A2 (fr) * 2009-12-15 2011-06-22 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Realisation de structures d'interconnexions TSV formées d'un contour isolant et d'une zône conductrice située dans le contour et disjointe du contour
CN102113115A (zh) * 2008-08-08 2011-06-29 国际商业机器公司 晶片通孔及其制造方法
WO2011149561A1 (en) * 2010-05-25 2011-12-01 Xilinx, Inc. Through-silicon vias with low parasitic capacitance
US20120315738A1 (en) * 2011-06-10 2012-12-13 Elpida Memory, Inc. Method of manufacturing semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987726A (en) * 1996-03-11 1999-11-23 Fanuc Robotics North America, Inc. Programmable positioner for the stress-free assembly of components
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
JP4869664B2 (ja) * 2005-08-26 2012-02-08 本田技研工業株式会社 半導体装置の製造方法
US7919766B2 (en) * 2007-10-22 2011-04-05 Macronix International Co., Ltd. Method for making self aligning pillar memory cell device
JP2009124087A (ja) * 2007-11-19 2009-06-04 Oki Semiconductor Co Ltd 半導体装置の製造方法
US8426233B1 (en) 2009-01-09 2013-04-23 Integrated Device Technology, Inc. Methods of packaging microelectromechanical resonators
JP4704503B1 (ja) * 2010-03-03 2011-06-15 有限会社ナプラ 電子デバイス用基板及び電子デバイス
KR20120080923A (ko) * 2011-01-10 2012-07-18 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US8975751B2 (en) * 2011-04-22 2015-03-10 Tessera, Inc. Vias in porous substrates
CN102291929A (zh) * 2011-06-24 2011-12-21 福建星网锐捷网络有限公司 印刷电路板及控制印刷电路板上通孔结构的阻抗的方法
JP2013115382A (ja) * 2011-11-30 2013-06-10 Elpida Memory Inc 半導体装置及びその製造方法
US20130249011A1 (en) * 2012-03-22 2013-09-26 Texas Instruments Incorporated Integrated circuit (ic) having tsvs and stress compensating layer
US9666521B2 (en) * 2013-08-08 2017-05-30 Invensas Corporation Ultra high performance interposer

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684256A (zh) * 2003-12-05 2005-10-19 国际商业机器公司 具有导电穿透通道的硅芯片载体及其制造方法
US7589390B2 (en) * 2006-03-10 2009-09-15 Teledyne Technologies, Incorporated Shielded through-via
US20090127652A1 (en) * 2007-11-20 2009-05-21 Hanyi Ding Structure of very high insertion loss of the substrate noise decoupling
CN102113115A (zh) * 2008-08-08 2011-06-29 国际商业机器公司 晶片通孔及其制造方法
EP2337067A2 (fr) * 2009-12-15 2011-06-22 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Realisation de structures d'interconnexions TSV formées d'un contour isolant et d'une zône conductrice située dans le contour et disjointe du contour
WO2011149561A1 (en) * 2010-05-25 2011-12-01 Xilinx, Inc. Through-silicon vias with low parasitic capacitance
US20120315738A1 (en) * 2011-06-10 2012-12-13 Elpida Memory, Inc. Method of manufacturing semiconductor device

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