CN105655405B - 像素结构、其制作方法与薄膜晶体管 - Google Patents

像素结构、其制作方法与薄膜晶体管 Download PDF

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Abstract

一种像素结构，包含基板、栅极、通道层、第一绝缘层、源极、漏极与第二绝缘层。栅极设置于基板上。通道层设置于基板上。第一绝缘层设置于栅极与通道层之间。源极电性连接于通道层。漏极电性连接于通道层。第二绝缘层设置于垂直投影落于通道层内的源极与漏极的其中之一的一部分与栅极之间，其中垂直投影落于通道层内的源极与漏极的其中之一与栅极之间的垂直距离为第一距离，而垂直投影落于通道层内的源极与漏极的其中另一者与栅极之间的垂直距离为第二距离，其中第一距离至少包含第二绝缘层的厚度，且第一距离大于第二距离。

Description

像素结构、其制作方法与薄膜晶体管
【技术领域】
本发明是有关于一种像素结构、其制作方法与薄膜晶体管。
【背景技术】
家用电器设备的各式电子产品之中。其中，应用薄膜晶体管(thin filmtransistor；TFT)的液晶显示器已经被广泛地使用。薄膜晶体管式的液晶显示器主要是由薄膜晶体管阵列基板、彩色滤光阵列基板和液晶层所构成，其中，薄膜晶体管阵列基板上设置有多个以阵列排列的薄膜晶体管，以及，与每一个薄膜晶体管对应配置的像素电极(pixel electrode)，以构成像素结构。对于所设置的薄膜晶体管中，薄膜晶体管包含栅极、漏极、源极与通道层，以构成像素结构中的开关元件。
然而，于薄膜晶体管的结构之中，由于会有寄生电容产生于其中的问题，像素结构的效能将可能会受到此寄生电容的影响。进一步而言，当薄膜晶体管结构中有寄生电容产生时，液晶显示器的画面品质将可能会受影响，例如，寄生电容将可能造成液晶显示画面有亮暗不均的问题。
【发明内容】
本发明的一实施方式提供一种像素结构，于此像素结构中，可通过第二绝缘层的设置而降低源极与漏极的其中之一与栅极之间所产生的寄生电容，借以降低馈通电压与栅极负载，以使应用像素结构的显示面板可以有更佳的品质。
本发明的一实施方式提供一种像素结构，包含基板、栅极、通道层、第一绝缘层、源极、漏极与第二绝缘层。栅极设置于基板上。通道层设置于基板上。第一绝缘层设置于栅极与通道层之间。源极电性连接于通道层。漏极电性连接于通道层。第二绝缘层设置于垂直投影落于通道层内的源极与漏极的其中之一的一部分与栅极之间，其中，垂直投影落于通道层内的源极与漏极的其中之一的一部分与栅极之间的垂直距离为第一距离，而垂直投影落于通道层内的源极与漏极的其中另一者的一部分与栅极之间的垂直距离为第二距离，其中，第一距离至少包含第二绝缘层的厚度，且第一距离大于第二距离。
于部分实施方式中，通道层至栅极的垂直投影落于栅极之内。
于部分实施方式中，第一绝缘层覆盖栅极背向基板的表面，且第二绝缘层设置于垂直投影落于通道层内的源极与漏极的其中之一的一部分与部分通道层之间。
于部分实施方式中，第二绝缘层设置于部分漏极与部分通道层之间，且第二绝缘层的相对两表面分别被部分漏极与部分通道层完全覆盖。
于部分实施方式中，通道层、源极、漏极与第二绝缘层位于基板与第一绝缘层之间，且栅极设置于第一绝缘层背向基板的表面。
于部分实施方式中，像素结构更包含遮蔽层。遮蔽层位于基板与通道层之间，其中，通道层至遮蔽层的垂直投影落于遮蔽层之内。
于部分实施方式中，第二绝缘层设置于第一绝缘层朝向源极与漏极的其中之一与朝向通道层的表面上，且第二绝缘层至通道层的垂直投影落于源极与漏极的其中之一至通道层的垂直投影内。
于部分实施方式中，第二绝缘层设置于第一绝缘层背向源极与漏极的其中之一与背向通道层的表面上，且第二绝缘层至通道层的垂直投影落于源极与漏极的其中之一至通道层的垂直投影内。
于部分实施方式中，第二绝缘层的厚度为300纳米(nm)至400纳米(nm)。
于部分实施方式中，像素结构更包含栅极驱动电路(gate on array；GOA)单元。栅极驱动电路包含第一导电单元与第二导电单元。第一导电单元设置于基板上，并电性连接至栅极。第二导电单元设置于第一导电单元之上。
于部分实施方式中，像素结构更包含钝化层与像素电极。钝化层位于第一绝缘层、通道层、第二绝缘层、源极与漏极之上。钝化层具有通孔，以至少暴露部分漏极。像素电极位于钝化层上，并通过通孔与漏极电性连接。像素电极、漏极、钝化层与栅极于基板的垂直投影至少部分重叠。
本发明的一实施方式提供一种像素结构的制作方法，包含以下步骤。形成栅极于基板上。形成第一绝缘层于基板与栅极上。形成半导体层于第一绝缘层上，并图案化半导体层成通道层，其中，通道层具有源极连接部与漏极连接部。形成第二绝缘层，并图案化第二绝缘层，以使图案化的第二绝缘层至通道层的垂直投影落于源极连接部与漏极连接部的其中之一之内。形成金属层于第一绝缘层、通道层与第二绝缘层上，并将金属层图案化为源极与漏极，其中，源极电性连接源极连接部，漏极电性连接漏极连接部，且第二绝缘层位于源极与漏极的其中之一与栅极之间。
于部分实施方式中，图案化半导体层与图案化第二绝缘层为通过同一道半阶式光罩(half-tone mask)制程完成，且图案化半导体层与图案化第二绝缘层的步骤包含以下步骤。形成第二绝缘层于半导体层上，并形成光阻层于第二绝缘层上。通过半阶式光罩曝光光阻层，并对光阻层进行显影制程。进行第一蚀刻制程，以图案化半导体层与第二绝缘层，并移除部分光阻层，以暴露图案化的第二绝缘层。进行第二蚀刻制程，以移除部分图案化的第二绝缘层，并暴露部分通道层。
于部分实施方式中，像素结构的制作方法更包含以下步骤。形成钝化层于第一绝缘层、通道层、第二绝缘层、源极与漏极之上。形成通孔于钝化层之中，以至少暴露部分漏极。形成像素电极于钝化层上，并将像素电极通过通孔与漏极电性连接，其中，像素电极、漏极、钝化层与栅极于基板的垂直投影至少部分重叠。
于部分实施方式中，像素结构的制作方法更包含形成栅极驱动电路单元，其中，形成栅极驱动电路单元的步骤包含以下步骤。形成第一导电单元于基板上，其中，第一导电单元与栅极为通过同一道光罩制程形成。形成第二导电单元于第二绝缘层上，其中，第二导电单元、源极与漏极为通过同一道光罩制程形成。
本发明的一实施方式提供一种像素结构的制作方法，包含以下步骤。形成金属层于基板上，并将金属层图案化为源极与漏极。形成半导体层于源极与漏极上，并图案化半导体层成通道层。形成第一绝缘层，其中，第一绝缘层至通道层的垂直投影与源极与漏极的其中之一的一部分至通道层的垂直投影重叠。形成第二绝缘层于源极、漏极、通道层与第一绝缘层上。形成栅极于第二绝缘层上。
于部分实施方式中，像素结构的制作方法更包含于形成金属层于基板上的步骤前，形成遮蔽层于基板上，其中，通道层至遮蔽层的垂直投影落于遮蔽层之内。
本发明的一实施方式提供一种薄膜晶体管，包含基板、栅极、通道层、第一绝缘层、第一电极与第二电极。栅极设置于基板上。通道层设置于基板上。第一绝缘层设置于栅极与通道层之间。第一电极以及第二电极电性连接于通道层，其中，第一电极与栅极间形成第一电容，第二电极与栅极间形成第二电容，且第一电容大于第二电容。
于部分实施方式中，第一电容与第二电容的差值约为10pF至100pF。
本发明的一实施方式提供一种薄膜晶体管，包含基板、栅极、通道层、第一绝缘层、第一电极与第二电极。栅极设置于基板上。通道层设置于基板上。第一绝缘层设置于栅极与通道层之间。第一电极以及第二电极电性连接于通道层，其中，第一电极与栅极间的最大垂直距离和第二电极与栅极间的最大垂直距离的差值约为300埃至约10000埃。
【附图说明】
图1绘示本发明第一实施方式的像素结构的剖面图。
图2A至图2K绘示图1的像素结构于制作流程的不同阶段的剖面图。
图3绘示本发明第二实施方式的像素结构的剖面图。
图4绘示本发明第三实施方式的像素结构的剖面图。
图5绘示本发明第四实施方式的像素结构的剖面图。
图6绘示本发明第五实施方式的像素结构的剖面图。
图7A至图7G绘示图6的像素结构于制作流程的不同阶段的剖面图。
图8绘示本发明第六实施方式的像素结构的剖面图。
图9A至图9D绘示图8的像素结构于制作流程的不同阶段的剖面图。
【符号说明】
100A、100B、100C、100D、100E、100F 像素结构
102 基板
104 栅极
106 第一绝缘层
107 半导体层
108 通道层
108d 漏极连接部
108s 源极连接部
109 辅助层
110 源极
112 漏极
113、113a、113a1、113a2、113b、113b1、113b2 光阻层
114、114a、114a1、114a2、114b、114c 第二绝缘层
115 半阶式光罩
116 第一钝化保护层
118 钝化层
120 通孔
122 共用电极
124 第二钝化保护层
126 像素电极
130 栅极驱动电路单元
132 第一导电单元
134 第二导电单元
140 遮蔽层
D1 第一距离
D2 第二距离
T1、T2 厚度
【具体实施方式】
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，该多个实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，该多个实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示的。
有鉴于寄生电容将可能造成液晶显示画面有亮暗不均的问题。有鉴于此，于本发明的像素结构中，可通过第二绝缘层的设置而降低源极与漏极的其中之一与栅极之间所产生的寄生电容，借以降低馈通电压与栅极负载，以使应用像素结构的显示面板可以有更佳的品质，并改善亮暗不均的问题。
图1绘示本发明第一实施方式的像素结构100A的剖面图。像素结构100A包含基板102、栅极104、第一绝缘层106、通道层108、源极110、漏极112、第二绝缘层114b、第一钝化保护层116、钝化层118、共用电极122、第二钝化保护层124与像素电极126。此外，基板102、栅极104、通道层108、第一绝缘层106、源极110、漏极112与第二绝缘层114b的组合至少可视为构成一个薄膜晶体管。
栅极104设置于基板102上。通道层108设置于基板102上。第一绝缘层106设置于栅极104与通道层108之间。图1中，自基板102向上层叠的元件依序为栅极104、第一绝缘层106与通道层108，其中，第一绝缘层106覆盖栅极104背向基板102的表面(即栅极104之上表面)。亦即，图1所绘的像素结构100A显示了底栅极(bottom gate)薄膜晶体管结构。此外，源极110电性连接于通道层108，且漏极112也电性连接于通道层108。
本实施方式中，第二绝缘层114b设置于垂直投影落于通道层108内的漏极112与栅极104之间。于其他的实施方式中，第二绝缘层114b为设置于垂直投影落于通道层108内的源极110与栅极104的一部分之间。
换言之，第二绝缘层114b可设置于垂直投影落于通道层108内的源极110与漏极112的其中之一的一部分与栅极104之间。此外，于第二绝缘层114b设置于漏极112与栅极104之间的实施方式中，源极110与栅极104之间可以不设置第二绝缘层114b。同样地，于第二绝缘层114b设置于源极110与栅极104之间的实施方式中，漏极112与栅极104之间可以不设置第二绝缘层114b。
进一步而言，第二绝缘层114b设置于垂直投影落于通道层108内的部分漏极112的一部分与部分通道层108之间。亦即，对漏极112朝向栅极104的表面而言，其一部分为连接通道层108，而其另一部分为连接第二绝缘层114b。换言之，第二绝缘层114b设置于部分漏极112与部分通道层108之间，且第二绝缘层114b的相对两表面分别被部分漏极112与部分通道层108完全覆盖。
于此配置下，垂直投影落于通道层108内的漏极112的一部分与栅极104之间的垂直距离为第一距离D1，而垂直投影落于通道层108内的源极110的一部分与栅极104之间的垂直距离为第二距离D2，其中，第一距离D1至少包含第二绝缘层114b的厚度，第二距离D2举例是不包含第二绝缘层114b的厚度。以上所述的「第一距离D1至少包含第二绝缘层114b的厚度」的意思为，第二绝缘层114b的厚度会被列入第一距离D1的范围之中。例如，本实施方式中，第一距离D1至少包含第二绝缘层114b的厚度、通道层108的厚度与第一绝缘层106的厚度。此外，第二距离D2至少包含通道层108的厚度与第一绝缘层106的厚度。进一步而言，图1中，第一距离D1为漏极112朝向栅极104与第二绝缘层114b的表面与栅极104朝向漏极112与第二绝缘层114b的表面之间的垂直距离，第二距离D2为源极110朝向栅极104与通道层108的表面与栅极104朝向通道层108与源极110的表面之间的垂直距离。
由于第一距离D1相对第二距离D2更进一步将第二绝缘层114b的厚度列入其中，因此第一距离D1会大于第二距离D2。借由此第一距离D1大于第二距离D2的配置，可以降低漏极112与栅极104之间所产生的寄生电容，借以降低馈通(feed through)电压与栅极负载(gate loading)。因此，通过此配置降低漏极112与栅极104之间所产生的馈通电压与栅极负载后，应用此像素结构100A的显示面板可以有更佳的品质。
换言之，若源极110与栅极104间形成第一电容，漏极112与栅极104间形成第二电容，其中，第一电容例如是栅极/源极电容(CGS)，而第二电容例如是栅极/漏极电容(CGD)，借由设置于漏极112与栅极104之间的第二绝缘层114b，可以降低第二电容，使得第一电容大于第二电容，进而降低馈通电压与栅极负载。另一方面，于部分实施方式中，第二绝缘层114b的厚度举例为300纳米(nm)至400纳米(nm)。通过调整第二绝缘层114b的厚度，可以调整第一距离D1的大小，使得第二电容(栅极/漏极电容)具有可调性。
除此之外，通道层108至栅极104的垂直投影落于栅极104之内。换言之，通道层108至基板102的垂直投影面积小于或等于栅极104至基板102的垂直投影面积，且通道层108至基板102的垂直投影落于栅极104至基板102的垂直投影的范围内或与其一致。于此配置下，由于栅极104可遮蔽自基板102背向通道层108的一侧射向通道层108的光线，因此，可避免通道层108因光照而产生的光电流，进而防止有漏电产生。
另一方面，第一钝化保护层116与钝化层118位于第一绝缘层106、通道层108、第二绝缘层114b、源极110与漏极112之上，其中，钝化层118位于第一钝化保护层116上表面并覆盖第一钝化保护层116。第一钝化保护层116与钝化层118具有通孔120，以至少暴露部分漏极112。第二钝化保护层124位于钝化层118上，且共用电极122位于第二钝化保护层124与钝化层118之间。
像素电极126位于钝化层118、共用电极122与第二钝化保护层124上，其中，像素电极126通过通孔120与漏极112电性连接。像素电极126、漏极112、钝化层118与栅极104于基板102的垂直投影至少部分重叠。同样地，由于像素电极126、漏极112、钝化层118与栅极104于基板102的垂直投影至少部分重叠，栅极104可用以遮蔽来自基板102背向通道层108的一侧射向像素电极126的光线，以避免像素电极126产生光电流而产生漏电。
综上所述，像素结构100A中，通过设置第二绝缘层114b，可以降低漏极112与栅极104之间所产生的寄生电容，借以降低馈通电压与栅极负载，以使应用此像素结构100A的显示面板可以有更佳的品质，并改善亮暗不均的问题。另一方面，像素结构100A中的栅极104可用以作为遮蔽自基板102背向通道层108的一侧射入像素结构100A的光线，以避免通道层108产生光电流而产生漏电。
此外，图1所绘的像素结构100A可通过图2A至图2K所绘示的制作流程完成，其中，图2A至图2K绘示图1的像素结构100A于制作流程的不同阶段的剖面图。以下将对像素结构的制作方法的各流程作说明。
图2A中，形成栅极104于基板102上。于此步骤中，可以先形成金属层(未绘示)于基板102上，接着，图案化此金属层，以形成栅极104。
图2B中，依序形成第一绝缘层106、半导体层107与第二绝缘层114，其中，第一绝缘层106形成于基板102与栅极104上，半导体层107形成于第一绝缘层106上，第二绝缘层114形成于半导体层107上。当依序形成第一绝缘层106、半导体层107与第二绝缘层114之后，再形成光阻层113于第二绝缘层114上，其中，光阻层113举例为正型光阻。
图2C中，使用半阶式光罩115对光阻层113进行曝光。于曝光结束后，再接着对光阻层113进行显影制程。由于对光阻层113所进行的曝光制程是通过半阶式光罩115完成，因此位于第二绝缘层114a上的光阻层113a会有两种厚度(如图2D所示)。
图2D中，以光阻层113a为遮罩，进行第一蚀刻制程，以图案化半导体层107与第二绝缘层114b，其中，半导体层107于图案化之后形成通道层108，并具有源极连接部108s与漏极连接部108d，其中，第二绝缘层114于图案化之后形成第二绝缘层114a。源极连接部108s与漏极连接部108d分别为通道层108的相对两端部，其用于连接后续制程中所形成的源极与漏极(如图1的源极110与漏极112)。
图2E中，移除光阻层113a中较薄的部分而形成光阻层113b，以暴露部分图案化的第二绝缘层114a，其中，移除光阻层113a中较薄的部分的步骤包含减薄光阻层113a的厚度，例如通过灰化(ashing)制程。由于第二绝缘层114a上的光阻层113a具有两种厚度，因此，光阻层113a中较薄的部分会先被移除，而光阻层113a中较厚的部分可以于减薄后留存于第二绝缘层114a上。
请参考图2E至图2F，通过留存于第二绝缘层114a上的光阻层113b(请见图2E)来进行第二蚀刻制程，以移除部分图案化的第二绝缘层114a，并暴露部分通道层108。接着，于移除部分图案化的第二绝缘层114a后形成第二绝缘层114b，再将光阻层113b移除。此外，图案化的第二绝缘层114b至通道层108的垂直投影落于漏极连接部108d之内。亦即，图案化的第二绝缘层114b至通道层108的垂直投影落于预计形成漏极的范围内，以使第二绝缘层114b可位于栅极104与后续制程中所形成的漏极之间。然而，于其他实施方式中，图案化的第二绝缘层114b至通道层108的垂直投影可落于源极连接部108s之内，即落于预计形成源极的范围内，以使第二绝缘层114b可位于栅极104与后续制程中所形成的源极之间。
图2G中，形成金属层(未绘示)于第一绝缘层106、通道层108与第二绝缘层114b上，接着，将金属层图案化为源极110与漏极112。源极110与漏极112电性连接于通道层108，其中，源极110位于源极连接部108s上，漏极112位于漏极连接部108d上，且第二绝缘层114b位于漏极112与栅极104之间。
图2H中，形成第一钝化保护层116与钝化层118于第一绝缘层106、通道层108、第二绝缘层114b、源极110与漏极112之上，其中，钝化层118位于第一钝化保护层116上表面并覆盖第一钝化保护层116。接着，于钝化层118形成通孔120，并暴露部分第一钝化保护层116。
图2I中，形成共用电极122于钝化层118上。其中共用电极122的材料包含透明金属氧化物，例如铟锡氧化物(Indium Tin Oxide；ITO)。
图2J中，形成第二钝化保护层124于钝化层118上，其中，共用电极122位于第二钝化保护层124与钝化层118之间。接着，移除部分第一钝化保护层116与部分第二钝化保护层124，使得通孔120至少贯穿第一钝化保护层116与钝化层118，以暴露部分漏极112。
图2K中，形成像素电极126于钝化层118、共用电极122与第二钝化保护层124上，其中，像素电极126通过通孔120与漏极112电性连接。此外，同前所述，像素电极126、漏极112、钝化层118与栅极104于基板102的垂直投影至少部分重叠。当像素电极126形成后，即可得到如图1所示的像素结构100A。
综合以上，通过使用半阶式光罩制程，可以在不增加光罩制程数量的情况下，于同一道光罩制程中形成通道层108与第二绝缘层114b。然而，于其他的实施方式中，通道层108与第二绝缘层114b也可以分别通过两道光罩制程形成。
此外，由于半阶式光罩制程可使所形成的绝缘层具有多个厚度。于部分实施方式中，所形成的第一绝缘层可通过半阶式光罩制程图案化，以使其具有至少两个厚度，借以使源极与栅极之间的垂直距离与漏极与栅极之间的垂直距离不相同。
例如，请看到图3，其中，图3绘示本发明第二实施方式的像素结构100B的剖面图。为了不使图式过于复杂，图3无绘示第一钝化保护层、钝化层、共用电极、第二钝化保护层与像素电极，然而，本实施方式可参照第一实施方式配置第一钝化保护层、钝化层、共用电极、第二钝化保护层与像素电极。
本实施方式与第一实施方式的差异在于，本实施方式的第一绝缘层106具有至少两个厚度，以使得源极110与栅极104之间的垂直距离与漏极112与栅极104之间的垂直距离不相同。具体而言，垂直投影落于通道层108内的源极110与栅极104之间的垂直距离和垂直投影落于通道层108内的漏极112与栅极104之间的垂直距离不相同。
换言之，通过半阶式光罩制程，第一绝缘层106位于栅极104与源极110之间的厚度T1可小于第一绝缘层106位于栅极104与漏极112之间的厚度T2。进一步而言，源极110与栅极104之间的最大垂直距离小于漏极112与栅极104之间的最大垂直距离，其中，源极110与栅极104之间的最大垂直距离为源极110朝向栅极104的表面与栅极104朝向源极110的表面之间的垂直距离中的最大者，而漏极112与栅极104之间的最大垂直距离为漏极112朝向栅极104的表面与栅极104朝向漏极112的表面之间的垂直距离中的最大者。此外，源极110与栅极104之间的最大垂直距离和漏极112与栅极104之间的最大垂直距离的差值约为300埃至约10000埃。
于此配置下，当源极110与栅极104间形成第一电容，漏极112与栅极104间形成第二电容，其中，第一电容例如是栅极/源极电容(CGS)，而第二电容例如是栅极/漏极电容(CGD)，借由源极110与栅极104之间的最大垂直距离小于漏极112与栅极104之间的最大垂直距离，可以降低第二电容，使得第一电容可大于第二电容。例如，第一电容与第二电容的差值约为10pF至100pF。同前所述，通过降低第二电容，可以降低馈通电压与栅极负载。
也就是说，于本实施方式的像素结构100B中，省略了第一实施方式中的第二绝缘层，而基板102、栅极104、第一绝缘层106、通道层108、源极110与漏极112所成的薄膜晶体管可通过具有两种厚度的第一绝缘层106达到降低栅极/漏极电容的效果。
此外，本实施方式的像素结构100B是以第一绝缘层106位于栅极104与源极110之间的厚度小于第一绝缘层106位于栅极104与漏极112之间的厚度为例，于其他实施方式中，也可以是第一绝缘层106位于栅极104与漏极112之间的厚度小于第一绝缘层106位于栅极104与源极110之间的厚度，使得源极110与栅极104之间的最大垂直距离会大于漏极112与栅极104之间的最大垂直距离。
图4绘示本发明第三实施方式的像素结构100C的剖面图。为了不使图式过于复杂，图4无绘示第一钝化保护层、钝化层、共用电极、第二钝化保护层与像素电极，然而，本实施方式可参照第一实施方式配置第一钝化保护层、钝化层、共用电极、第二钝化保护层与像素电极。
请参照图4，本实施方式与第一实施方式的差异在于，本实施方式的第二绝缘层114b设置于第一绝缘层106朝向漏极112与通道层108的表面上，且第二绝缘层114b至通道层108的垂直投影例如落于漏极112至通道层108的垂直投影内。具体而言，第二绝缘层114b为设置于通道层108与第一绝缘层106之间。图4中，第一距离D1为漏极112朝向栅极104与第二绝缘层114b的表面与栅极104朝向漏极112与第二绝缘层114的表面之间的最大垂直距离，第二距离D2为源极110朝向栅极104与通道层108的表面与栅极104朝向通道层108与源极110的表面之间的最大垂直距离，其中，第一距离D1大于第二距离D2。于此配置下，由于第一距离D1通过第二绝缘层114b的设置而增加，因此可降低漏极112与栅极104之间所产生的寄生电容，借以降低馈通电压与栅极负载，以使应用此像素结构100C的显示面板可以有更佳的品质。
此外，本实施方式是以第二绝缘层114b至通道层108的垂直投影落于漏极112至通道层108的垂直投影内为例，然而，于其他实施方式中，第二绝缘层114b至通道层108的垂直投影也可以是落于源极110至通道层108的垂直投影内，以降低源极110与栅极104之间所产生的寄生电容。
图5绘示本发明第四实施方式的像素结构100D的剖面图。为了不使图式过于复杂，图5无绘示第一钝化保护层、钝化层、共用电极、第二钝化保护层与像素电极，然而，本实施方式可参照第一实施方式配置第一钝化保护层、钝化层、共用电极、第二钝化保护层与像素电极。
请参照图5，本实施方式与第一实施方式的差异在于，本实施方式的第二绝缘层114b设置于第一绝缘层106背向漏极112与通道层108的表面上，且第二绝缘层114b至通道层108的垂直投影落于漏极112至通道层108的垂直投影内。具体而言，第二绝缘层114b是设置于第一绝缘层106与栅极104之间，且第一绝缘层106覆盖于第二绝缘层114b之上。图5中，第一距离D1为漏极112朝向栅极104与第二绝缘层114b的表面与栅极104朝向漏极112与第二绝缘层114b的表面之间的最大垂直距离，第二距离D2为源极110朝向栅极104与通道层108的表面与栅极104朝向通道层108与源极110的表面之间的最大垂直距离，其中，第一距离D1大于第二距离D2。于此配置下，由于第一距离D1通过第二绝缘层114b的设置而增加，因此可降低漏极112与栅极104之间所产生的寄生电容，借以降低馈通电压与栅极负载，以使应用此像素结构100D的显示面板可以有更佳的品质。
此外，本实施方式是以第二绝缘层114b至通道层108的垂直投影落于漏极112至通道层108的垂直投影内为例，然而，于其他实施方式中，第二绝缘层114b至通道层108的垂直投影也可以是落于源极110至通道层108的垂直投影内，以降低源极110与栅极104之间所产生的寄生电容。
图6绘示本发明第五实施方式的像素结构100E的剖面图。本实施方式与第一实施方式的差异在于，本实施方式的像素结构100E更包含栅极驱动电路(gate on array；GOA)单元130。栅极驱动电路单元130包含第一导电单元132与第二导电单元134。第一导电单元132设置于基板102上，并电性连接至栅极104。第二导电单元134设置于第一导电单元132之上，其中，第一绝缘层106、半导体层107与第二绝缘层114c位于第一导电单元132与第二导电单元134之间。
由于第一绝缘层106与第二绝缘层114c可增加栅极驱动电路单元130的第一导电单元132与第二导电单元134之间的距离，因此可以降低第一导电单元132与第二导电单元134之间的寄生电容。
另一方面，通过第二绝缘层114b，栅极104与漏极112之间的第一距离D1仍大于栅极104与源极110之间的第二距离D2。此外，于本实施方式的像素结构100E中，漏极112与通道层108之间的第二绝缘层114b和第一导电单元132与第二导电单元134之间的第二绝缘层114c可通过同一道制程完成，请见以下说明。
图7A至图7G绘示图6的像素结构100E于制作流程的不同阶段的剖面图。本实施方式与图2A至图2K所绘示的制作流程剖面图的差异在于，像素结构100E的制作方法更包含形成栅极驱动电路单元130(请见图6)。
图7A中，形成栅极104与第一导电单元132于基板102上。于此步骤中，可以先形成金属层(未绘示)于基板102上，接着图案化此金属层成栅极104与第一导电单元132。亦即，栅极104与第一导电单元132可通过同一道光罩制程图案化同一金属层而形成。
图7B中，依序形成第一绝缘层106、半导体层107与第二绝缘层114，其中，第一绝缘层106形成于基板102、栅极104与第一导电单元132上，半导体层107形成于第一绝缘层106上，第二绝缘层114形成于半导体层107上。当依序形成第一绝缘层106、半导体层107与第二绝缘层114之后，再形成光阻层113于第二绝缘层114上。
图7C中，同图2C所述，图案化半导体层107与图案化第二绝缘层114可通过半阶式光罩制程完成。此外，由于光阻层113举例为正型光阻，因此半阶式光罩115遮蔽第一导电单元132上方的光线，以使第一导电单元132上方的光阻层113可于显影之后留存于第一导电单元132上方的第二绝缘层114上。此时便形成位于栅极104上方的光阻层113a1及位于第一导电单元132上方的光阻层113a2(如图7D所示)。
图7D中，进行第一蚀刻制程，以图案化半导体层107与第二绝缘层114，其中，半导体层107于图案化之后形成位于栅极104上方的通道层108以及位于第一导电单元132上方的辅助层109，第二绝缘层114于图案化之后形成位于栅极104上方的第二绝缘层114a1以及位于第一导电单元132上方的第二绝缘层114a2，而第一导电单元132上方的辅助层109仍位于第一绝缘层106与第二绝缘层114a2之间。此外，由于图7C对光阻层所进行的曝光制程是通过半阶式光罩115完成，因此位于通道层108上方的第二绝缘层114a1上的光阻层113a1会有两种厚度，其中，第二绝缘层114a1上的光阻层113a1的厚度较大的一者与第一导电单元132上方的第二绝缘层114a2举例具有相同厚度。
图7E中，减薄光阻层113a1及光阻层113a2，以移除光阻层113a1中较薄的部分，以形成位于第二绝缘层114a1上的光阻层113b1及位于辅助层109上的光阻层113b2，并暴露部分的第二绝缘层114a1。另一方面，请同时参照图7D及图7E，第一导电单元132上方的光阻层113b2的厚度小于光阻层113a2的厚度。
图7F中，通过留存的光阻层113b1(请见图7E)进行第二蚀刻制程，以移除通道层108上方的部分的第二绝缘层114a1，并暴露部分通道层108。接着，于移除第二绝缘层114a1的一部分以形成第二绝缘层114b后，再移除光阻层113b1及光阻层113b2。
图7G中，形成金属层(未绘示)于第一绝缘层106、通道层108、通道层108上方的第二绝缘层114b与第一导电单元132上方的第二绝缘层114a2上，接着，将金属层图案化为源极110、漏极112与第二导电单元134，其中，第二导电单元134、源极110与漏极112为可通过同一道光罩制程形成。
所形成的源极110与漏极112连接于通道层108，且第二绝缘层114b位于漏极112与栅极104之间。另一方面，于栅极驱动电路单元130中，第二导电单元134位于第一导电单元132上方，且第二绝缘层114a2至少位于第一导电单元132与第二导电单元134之间。
当第二导电单元134形成后，形成栅极驱动电路单元130的步骤也随的完成。接着，后续所进行的制程可如图2H至图2K所绘的流程完成。亦即，图6所绘的第一钝化保护层116、钝化层118、通孔120、共用电极122、第二钝化保护层124与像素电极126可通过图2H至图2K所绘的流程形成，以完成图6所示的像素结构100E。
图8绘示本发明第六实施方式的像素结构100F的剖面图。本实施方式与第一实施方式的差异在于，本实施方式的像素结构100F包含顶栅极(top gate)薄膜晶体管结构，其中，栅极104与漏极112之间的第一距离D1仍大于栅极104与源极110之间的第二距离D2。
于本实施方式中，通道层108、源极110、漏极112与第二绝缘层114b位于基板102与第一绝缘层106之间，且栅极104设置于第一绝缘层106背向基板102的表面。换言之，位于基板102上的通道层108、源极110、漏极112与第二绝缘层114b被第一绝缘层106覆盖。第二绝缘层114b位于漏极112上方并位于通道层108与第一绝缘层106之间，且第二绝缘层114b于基板102的垂直投影举例是落于漏极112于基板102的垂直投影之中。
图8中，第一距离D1为漏极112朝向栅极104与第二绝缘层114b的表面与栅极104朝向漏极112与第二绝缘层114b的表面之间的最大垂直距离，第二距离D2为源极110朝向栅极104与通道层108的表面与栅极104朝向通道层108与源极110的表面之间的最大垂直距离，其中，第一距离D1大于第二距离D2。借由第二绝缘层114b的设置，由于第一距离D1可大于第二距离D2，因此降低了漏极112与栅极104之间所产生的寄生电容，并也降低馈通电压与栅极负载。也因此，应用像素结构100F的显示面板也可以有较佳的品质。
除此之外，像素结构100F更包含遮蔽层140。遮蔽层140位于基板102与通道层108之间，其中，通道层108至遮蔽层140的垂直投影落于遮蔽层140之内。换言之，通道层108至遮蔽层140的垂直投影落于遮蔽层140至基板102的垂直投影内。于此配置下，由于遮蔽层140可遮蔽自基板102背向通道层108的一侧射入像素结构100F的光线，因此可以避免通道层108因照射而产生光电流，进而防止漏电产生。遮蔽层140的材料举例是为金属或黑色树脂等等遮光材料。
除此之外，图8所绘的像素结构100F是以将第二绝缘层114b设置于通道层108与于第一绝缘层106之间，且第二绝缘层114b于基板102的垂直投影是落于漏极112于基板102的垂直投影之中为例。然而，在其他的实施方式中，第二绝缘层114b也可以设置于通道层108与漏极112之间，且第二绝缘层114于基板102的垂直投影是落于源极110于基板102的垂直投影之中，以至少增加栅极104与源极110的距离，进而降低栅极104与源极110之间的寄生电容。此外，在其他的实施方式中，两个第二绝缘层114b也可以分别设置于通道层108与漏极112之间和通道层108与于第一绝缘层106之间，进一步增加栅极104与源极110的距离。
图8所绘的像素结构100F可通过图9A至图9D所绘示的制作流程完成，其中，图9A至图9D绘示图8的像素结构100F于制作流程的不同阶段的剖面图。以下将对图8的像素结构100F的制作方法的各流程作说明。
图9A中，形成遮蔽层140于基板102上，接着，形成金属层(未绘示)于基板102上，并将金属层图案化为源极110与漏极112。
图9B中，形成半导体层(未绘示)于遮蔽层140、源极110与漏极112上，并图案化半导体层成通道层108，其中，所形成的通道层108电性连接源极110与漏极112，且通道层108至遮蔽层140的垂直投影落于遮蔽层140之内。
图9C中，形成第二绝缘层114b于通道层108上，其中，第二绝缘层114b至通道层108的垂直投影举例是落于漏极112至通道层108的垂直投影内。亦即，部分的通道层108会位于第二绝缘层114b与部分的漏极112之间。
图9D中，形成第一绝缘层106，并覆盖源极110、漏极112、通道层108与第二绝缘层114b，接着，形成栅极104于第一绝缘层106上。由于图9C所形成的第二绝缘层114b的垂直投影是落于漏极112至通道层108的垂直投影内，因此，所形成的栅极104与漏极112的垂直距离会大于其与源极110的垂直距离，借以降低栅极104与漏极112之间的寄生电容。
综上所述，本发明的像素结构通过第二绝缘层的设置，降低源极与漏极的其中之一与栅极之间所产生的寄生电容，借以降低馈通电压与栅极负载，以使应用像素结构的显示面板可以有更佳的品质，并改善亮暗不均的问题。另一方面，像素结构的栅极可用以作为遮蔽射入像素结构内的光线，以避免像素结构中的通道层因产生光电流而导致漏电产生。
虽然本发明已以多种实施方式揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (14)

1.一种像素结构，包含：
一基板；
一栅极，设置于该基板上；
一通道层，设置于该基板上；
一第一绝缘层，设置于该栅极与该通道层之间；
一源极，电性连接于该通道层；
一漏极，电性连接于该通道层；以及
一第二绝缘层，设置于垂直投影落于该通道层内的该源极与该漏极的其中之一的一部分与该栅极之间，其中垂直投影落于该通道层内的该源极与该漏极的其中之一的一部分与该栅极之间的垂直距离为一第一距离，而垂直投影落于该通道层内的该源极与该漏极的其中另一者的一部分与该栅极之间的垂直距离为一第二距离，其中该第一距离至少包含该第二绝缘层的厚度，且该第一距离大于该第二距离；
该第二绝缘层设置于该第一绝缘层朝向该源极与该漏极的其中之一与朝向该通道层的表面上，且该第二绝缘层至该通道层的垂直投影落于该源极与该漏极的其中之一至该通道层的垂直投影内。
2.如权利要求1所述的像素结构，其特征在于，该通道层至该栅极的垂直投影落于该栅极之内。
3.如权利要求1所述的像素结构，其特征在于，该第一绝缘层覆盖该栅极背向该基板的表面，且该第二绝缘层设置于垂直投影落于该通道层内的该源极与该漏极的其中之一与部分该通道层之间。
4.如权利要求3所述的像素结构，其特征在于，该第二绝缘层设置于部分该漏极与部分该通道层之间，且该第二绝缘层的相对两表面分别被部分该漏极与部分该通道层完全覆盖。
5.如权利要求1所述的像素结构，其特征在于，该第二绝缘层的厚度为300纳米至400纳米。
6.如权利要求1所述的像素结构，其特征在于，更包含一栅极驱动电路(gate onarray；GOA)单元，包含：
一第一导电单元，设置于该基板上，并电性连接至该栅极；以及
一第二导电单元，设置于该第一导电单元之上。
7.如权利要求1所述的像素结构，其特征在于，更包含：
一钝化层，位于该第一绝缘层、该通道区、该第二绝缘层、该源极与该漏极之上，其中该钝化层具有一通孔，以至少暴露部分该漏极；以及
一像素电极，位于该钝化层上，并通过该通孔与该漏极电性连接，其中该像素电极、该漏极、该钝化层与该栅极于基板的垂直投影至少部分重叠。
8.一种像素结构，包含：
一基板；
一栅极，设置于该基板上；
一通道层，设置于该基板上；
一第一绝缘层，设置于该栅极与该通道层之间；
一源极，电性连接于该通道层；
一漏极，电性连接于该通道层；以及
一第二绝缘层，设置于垂直投影落于该通道层内的该源极与该漏极的其中之一的一部分与该栅极之间，其中垂直投影落于该通道层内的该源极与该漏极的其中之一的一部分与该栅极之间的垂直距离为一第一距离，而垂直投影落于该通道层内的该源极与该漏极的其中另一者的一部分与该栅极之间的垂直距离为一第二距离，其中该第一距离至少包含该第二绝缘层的厚度，且该第一距离大于该第二距离；
其中，该通道层、该源极、该漏极与该第二绝缘层位于该基板与该第一绝缘层之间，且该栅极设置于该第一绝缘层背向该基板的表面。
9.如权利要求8所述的像素结构，其特征在于，更包含一遮蔽层，位于该基板与该通道层之间，其中该通道层至该遮蔽层的垂直投影落于该遮蔽层之内。
10.一种像素结构，包含：
一基板；
一栅极，设置于该基板上；
一通道层，设置于该基板上；
一第一绝缘层，设置于该栅极与该通道层之间；
一源极，电性连接于该通道层；
一漏极，电性连接于该通道层；以及
一第二绝缘层，设置于垂直投影落于该通道层内的该源极与该漏极的其中之一的一部分与该栅极之间，其中垂直投影落于该通道层内的该源极与该漏极的其中之一的一部分与该栅极之间的垂直距离为一第一距离，而垂直投影落于该通道层内的该源极与该漏极的其中另一者的一部分与该栅极之间的垂直距离为一第二距离，其中该第一距离至少包含该第二绝缘层的厚度，且该第一距离大于该第二距离；
其中，该第二绝缘层设置于该第一绝缘层背向该源极与该漏极的其中之一与背向该通道层的表面上，且该第二绝缘层至该通道层的垂直投影落于该源极与该漏极的其中之一至该通道层的垂直投影内。
11.一种像素结构的制作方法，包含：
形成一栅极于一基板上；
形成一第一绝缘层于该基板与该栅极上；
形成一半导体层于该第一绝缘层上，并图案化该半导体层成一通道层，其中该通道层具有一源极连接部与一漏极连接部；
形成一第二绝缘层，并图案化该第二绝缘层，以使图案化的该第二绝缘层至该通道层的垂直投影落于该源极连接部与该漏极连接部的其中之一之内；以及
形成一金属层于该第一绝缘层、该通道层与该第二绝缘层上，并将该金属层图案化为一源极与一漏极，其中该源极与该源极连接部电性连接，该漏极与该漏极连接部电性连接，且该第二绝缘层位于该源极与该漏极的其中之一与该栅极之间，其中，图案化该半导体层与图案化该第二绝缘层为通过同一道半阶式光罩(half-tone mask)制程完成，且图案化该半导体层与图案化该第二绝缘层的步骤包含：
形成该第二绝缘层于该半导体层上，并形成一光阻层于该第二绝缘层上；
通过一半阶式光罩曝光该光阻层，并对该光阻层进行显影制程；
进行一第一蚀刻制程，以图案化该半导体层与该第二绝缘层，并移除部分该光阻层，以暴露图案化的该第二绝缘层；以及
进行一第二蚀刻制程，以移除部分图案化的该第二绝缘层，并暴露部分该通道层。
12.如权利要求11所述的像素结构的制作方法，其特征在于，更包含：
形成一钝化层于该第一绝缘层、该通道层、该第二绝缘层、该源极与该漏极之上；
形成一通孔于该钝化层之中，以至少暴露部分该漏极；以及
形成一像素电极于该钝化层上，并将该像素电极通过该通孔与该漏极电性连接，其中该像素电极、该漏极、该钝化层与该栅极于基板的垂直投影至少部分重叠。
13.如权利要求11所述的像素结构的制作方法，其特征在于，更包含形成一栅极驱动电路(gate on array；GOA)单元，其中形成该栅极驱动电路单元的步骤包含：
形成一第一导电单元于该基板上，其中该第一导电单元与该栅极为通过同一道光罩制程形成；以及
形成一第二导电单元于该第二绝缘层上，其中该第二导电单元、该源极与该漏极为通过同一道光罩制程形成。
14.一种像素结构的制作方法，包含：
形成一金属层于一基板上，并将该金属层图案化为一源极与一漏极；
形成一半导体层于该源极与该漏极上，并图案化该半导体层成一通道层；
形成一第一绝缘层，其中该第一绝缘层至该通道层的垂直投影与该源极与该漏极的其中之一的一部分至该通道层的垂直投影重叠；
形成一第二绝缘层于该源极、该漏极、该通道层与该第一绝缘层上；以及
形成一栅极于该第二绝缘层上；
其中，于形成该金属层于该基板上的步骤前，形成一遮蔽层于该基板上，其中该通道层至该遮蔽层的垂直投影落于该遮蔽层之内。
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