CN105655336A - 鳍型装置系统和方法 - Google Patents

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Abstract

本发明揭示一种鳍型装置系统和方法。在特定实施例中，揭示一种制造晶体管的方法，其包含在具有表面的衬底内形成晶体管的栅极，以及在所述衬底内形成内埋氧化物BOX层，所述BOX层在第一BOX层面处邻近于所述栅极。所述方法还包含形成凸起的源极-漏极通道(“鳍”)，其中所述鳍的至少一部分从所述衬底的所述表面延伸，且其中所述鳍具有邻近于所述BOX层的第二BOX层面的第一鳍面。

Description

鳍型装置系统和方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2010年9月1日、申请号为201080047779.2、发明名称为“鳍型装置系统和方法”的发明专利申请案。
技术领域
本发明大体而言涉及鳍型装置。
背景技术
技术的进步已产生更小且更强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如便携式无线电话、个人数字助理(PDA)和传呼装置，所述装置体积小、重量轻且易于由用户携带。更具体来说，便携式无线电话(例如，蜂窝式电话和因特网协议(IP)电话)可经由无线网络传达声音和数据包。另外，许多所述无线电话包含并入于其中的其它类型的装置。举例来说，无线电话还可包含数字照相机、数字摄像机、数字记录器和音频文件播放器。而且，所述无线电话可处理可执行指令，包含可用以对因特网进行存取的软件应用程序(例如，网页浏览器应用程序)。因而，这些无线电话可包含显著的计算能力。
鳍型场效应晶体管(本文中称为FinFET或FinFET晶体管)是包含从衬底突出的鳍形源极-漏极通道的场效应晶体管。所述FinFET晶体管可以是可用于便携式计算装置中的有效节省空间的有源元件。FinFET装置的一个用途是作为便携式计算装置中的存储器的部分。
发明内容
在特定实施例中，揭示一种制造晶体管的方法。所述方法包含：在具有表面的衬底内形成晶体管的栅极；以及在所述衬底内形成内埋氧化物(BOX)层。所述BOX层在第一BOX层面处邻近于所述栅极。所述方法还包含形成凸起的源极-漏极通道(“鳍”)，使得所述鳍的至少一部分从所述衬底的所述表面延伸，其中所述鳍具有邻近于第二BOX层面的第一鳍面。
在另一特定实施例中，揭示一种晶体管，其包含从衬底的表面突出的源极-漏极通道(“鳍”)。所述晶体管包含第一栅极，所述第一栅极在第一鳍面处电耦合到所述鳍且通过位于所述衬底内的内埋氧化物(BOX)层与所述鳍分离。
在另一特定实施例中，揭示一种编程位单元的方法，所述方法包含在第一写入偏压电压下对位单元的第一栅极加偏压，其中所述第一栅极电耦合到位单元的源极-漏极通道(“鳍”)。所述鳍具有源极端和漏极端，且从衬底突出。第一栅极通过位于所述衬底内的内埋氧化物(BOX)层与所述鳍分离。所述方法还包含在所述鳍的所述源极端与所述鳍的所述漏极端之间施加编程电压。
由所揭示实施例中的至少一者提供的一个特定优点为，当利用所描述的FinFET晶体管作为存储器中的位单元时，控制通过BOX层与鳍分离的栅极处的偏压使得能够增大存储器刷新之间的时间周期，且功率消耗随之减小。
本发明的其它方面、优点和特征将在审阅包含以下部分的完整申请案之后变得显而易见：[附图说明]、[具体实施方式]和[权利要求书]。
附图说明
图1是可用于存储器装置的位单元中的FinFET晶体管的第一说明性实施例的图；
图2是可用于存储器装置的位单元中的FinFET晶体管的第二说明性实施例；
图3是可用于存储器装置的位单元中的FinFET晶体管的第三说明性实施例；
图4是根据特定实施例的处于未加偏压条件下的FinFET晶体管的能带图；
图5是根据特定实施例的FinFET晶体管的能带图，其说明WRITE阶段期间的第一栅极；
图6是根据特定实施例的FinFET晶体管的能带图，其说明在HOLD阶段期间对第一栅极加偏压；
图7是根据特定说明性实施例的在不同后栅极偏压电压下源极-漏极电流对时间的曲线图；
图8是利用FinFET的存储器的特定说明性实施例的图；
图9是制造晶体管的方法的特定说明性实施例的流程图；
图10是编程位单元的方法的特定说明性实施例的流程图；以及
图11是利用FinFET的电子装置的特定说明性实施例的框图。
具体实施方式
图1是FinFET晶体管的第一说明性实施例的图，所述FinFET晶体管大体上以100来表示。FinFET晶体管100包含从衬底112的表面突出的源极-漏极通道102(“鳍”)。鳍102位于内埋氧化物(BOX)层110上，所述内埋氧化物(BOX)层110位于衬底112内。在特定说明性实例中，衬底112是硅衬底。BOX层110形成硅衬底的一部分，所述硅衬底包含位于BOX层110下方的第一栅极108(还称为“底栅极”)。BOX层110在第一BOX层面114处邻近于第一栅极108。鳍102具有邻近于BOX层110的第二BOX层面122的第一鳍面116。在特定说明性实施例中，第一栅极108经由BOX层110电耦合到鳍102。在特定说明性实施例中，第一栅极108可操作以电耦合到第一偏压源(未图示)。第二栅极104(还称为“前栅极”)经定位而邻近于鳍102的第二鳍面118。在特定说明性实施例中，第二栅极104在第二鳍面118处电耦合到鳍102。在特定说明性实施例中，第二栅极104可操作以电耦合到第二偏压源(未图示)。第三栅极106(还称为“后栅极”)经定位而邻近于鳍102的第三鳍面120。在特定说明性实施例中，第三栅极106在第三鳍面120处电耦合到鳍102。在特定说明性实施例中，第三栅极106可操作以电耦合到第三偏压源(未图示)。根据所说明的几何结构的FinFET晶体管100可包含硅绝缘体(SOI)技术。
在操作中，可沿鳍102的纵向轴线103对鳍102加电偏压，所述操作可使得电流沿平行于纵向轴线103的方向流动。可通过第一栅极108来门控电流流动，所述第一栅极108经由BOX层110耦合到鳍102。还可通过第二栅极104和第三栅极106来门控通过鳍102的电流流动。第一栅极108、第二栅极104和第三栅极106可各自独立地加电偏压，即，可独立地对第一栅极108、第二栅极104和第三栅极106中的每一者加偏压。在特定说明性实施例中，晶体管100经配置以通过以下操作而被编程：将第一电偏压施加到第一栅极108、将第二电偏压施加到第二栅极104且将第三电偏压施加到第三栅极106且通过沿鳍102的纵向轴线103对鳍102加电偏压。在特定说明性实施例中，当对鳍102加偏压时，多个空穴(electricalhole)(本文中还称为“空穴(hole)”)聚集于鳍102内。栅极偏压的组合可影响通过鳍102的电流流动。通过允许栅极108、104和106中的每一者可独立地加偏压，可以针对所述三个栅极中的任一者维持相对较低的偏压电压的方式来控制通过鳍102的电流流动。当在位存储的保持(HOLD)阶段期间维持每一栅极电压的低的栅极偏压时，所述低的栅极偏压可导致较长的刷新循环时间，且因此导致减小的功率消耗。
图2是FinFET晶体管的第二说明性实施例的图，所述FinFET晶体管大体上以200来表示。FinFET晶体管200包含位于内埋氧化物(BOX)层210上的源极-栅极通道(鳍)202，所述内埋氧化物(BOX)层210位于衬底212内。在特定说明性实例中，衬底212是硅衬底。第一栅极208位于BOX层210下方。在特定说明性实施例中，第一栅极208位于邻近于BOX层210之处。在特定说明性实施例中，第一栅极208在第一鳍面214处电耦合到鳍202。第二栅极204经定位而在鳍202的第二鳍面216处邻近于鳍202，且可通过栅极氧化物(未图示)与鳍202分离。在特定说明性实施例中，第二栅极204在第二鳍面216处电耦合到鳍202。第三栅极206经定位而在鳍202的第三鳍面218处邻近于鳍202，且可通过另一氧化物层(未图示)与鳍202分离。在特定说明性实施例中，第三栅极206在第三鳍面218处电耦合到鳍202。第四栅极224经定位而邻近于鳍202的第四鳍面220，且可通过另一氧化物层(未图示)与鳍202分离。在特定说明性实施例中，第四栅极224电耦合到鳍202的第四鳍面220。
可沿鳍202的纵向轴线203对鳍202加偏压，使得电流在平行于纵向轴线203的方向上流动。可独立地对栅极208、204、206和224中的每一者加电偏压。当加偏压时，栅极208、204、206和224中的每一者可影响通过鳍202的电流流动量。具体而言，第一栅极208经由BOX层210电耦合到鳍202。通过独立地对栅极208、204、206和224中的每一者加偏压，与缺少可独立地加偏压的下部栅极的另一系统相比，可利用相对较低的偏压电压来控制沿鳍202的纵向轴线的电流流动。在将FinFET晶体管200用作存储装置(如稍后将描述)的特定实施例中，在位存储的HOLD阶段期间在每一栅极处所维持的偏压电压的小的值可导致较长的刷新循环时间，且因此导致减小的功率消耗。
图3是可用于存储器装置的位单元中的FinFET晶体管的第三说明性实施例的图，所述FinFET晶体管大体上表示为300。FinFET晶体管300可用作多位存储器(例如，将在图8中描述的存储器装置)中的单位(singlebit)存储装置。FinFET晶体管300包含位于内埋氧化物(BOX)层310上的源极-漏极通道(鳍)302，所述内埋氧化物(BOX)层310位于衬底312内。在特定说明性实例中，衬底312是硅衬底。第一栅极304经定位而邻近于鳍302的第一面，且可通过薄氧化物层(未图示)与鳍302分离。第二栅极306经定位而邻近于鳍302的第二面，且可通过另一薄氧化物层(未图示)与鳍302分离。第三栅极308经定位而邻近于鳍302的第三面，且可通过另一薄氧化物层(未图示)与鳍302分离。
在操作中，可独立地对FinFET晶体管300的栅极304、306和308中的每一者加偏压。另外，可沿鳍302的源极-漏极纵向轴线303对鳍302加偏压，所述操作使得电流沿平行于源极-漏极纵向轴线303的方向流动。对栅极304、306和308中的一者或一者以上加偏压可控制沿鳍302的电流流动。当将FinFET晶体管300用作存储器中的位存储装置时，与仅具有一或两个可独立地加偏压的栅极的系统相比，写入(WRITE)操作和HOLD操作两者均可在相对较低的栅极偏压电压下实现。
图4是可用作存储器装置的FinFET晶体管的能带图。根据特定实施例，大体上表示为400的能带图与在加偏压之前FinFET晶体管的热平衡条件相关联。能带图400包含与FinFET晶体管的前栅极相关联的第一区域412、与FinFET晶体管的鳍相关联的第二区域414和与FinFET晶体管的后栅极相关联的第三区域416。在特定实施例中，前栅极是栅极104、204或304，且后栅极分别是图1、2或3的对应栅极106、206或306。虚线402表示费米能级(Fermilevel)，其为跨越三个邻近区域412、414和416的恒定能级。通过三个区域412、414和416中的每一者的线404表示FinFET内的价带能级。出现在所述区域中的每一者中的线406表示FinFET内的导带能级。垂直条408表示使第一栅极(前栅极)与鳍分离的边界。垂直条410表示使鳍与第二栅极(后栅极)分离的边界。在特定实施例中，垂直条408和410是使对应栅极与鳍分离的氧化物层。能带图400与在通过外部施加的电压来对栅极加偏压之前处于热平衡下的FinFET晶体管相关联。
图5是根据特定实施例的FinFET晶体管在WRITE阶段期间的能带图。所述FinFET晶体管包含位于BOX层下方的第一栅极、第二栅极(前栅极)和第三栅极(后栅极)。在说明性实施例中，FinFET晶体管可以是图1的FinFET晶体管100。区域512包含前栅极中的能带阶。区域514包含FinFET晶体管的鳍的内部内的能带阶。区域516表示FinFET晶体管的后栅极中的能带阶。费米能级502存在于区域512、514和516中的每一者中。前栅极相对于鳍的加偏压和后栅极相对于鳍的加偏压导致能带515、504、513和506在势垒508和510处的“能带弯折”。
距离532表示在不对第一栅极加偏压的情况下编程FinFET晶体管所需的后偏压电压。当对第一栅极加偏压时，从价带504(无第一栅极偏压)到价带515(施加了第一栅极偏压)发生价带能量偏移526，且从导带506(无第一栅极偏压)到导带513(施加了第一栅极偏压)发生导带能量偏移522。WRITE功能是经由空穴(即，正电荷载流子)在鳍的最接近后栅极的内部区域中的聚集来实现的。区域528与在不对第一栅极加偏压的情况下的空穴俘获相关联，而区域530与在施加第一栅极偏压的情况下的空穴俘获相关联。
距离534表示在对第一栅极加偏压时编程FinFET晶体管所需的后偏压电压。由于对第一栅极加偏压时的能带偏移，与不对第一栅极加偏压时相比，编程可在较低后栅极偏压下发生。在特定实施例中，在较低后栅极偏压下编程导致较长的刷新循环时间，且因此导致较低的功率消耗。
图6是根据特定实施例的与FinFET晶体管相关联的能带图，其说明在HOLD阶段期间对第一栅极加偏压。在说明性实施例中，FinFET晶体管可以是图1的FinFET晶体管100。所述能带图大体上表示为600。在特定说明性实施例中，晶体管包含位于衬底内的BOX层下方的第一栅极、经定位而邻近于鳍的第二栅极(前栅极)和经定位而邻近于所述鳍的第三栅极(后栅极)。区域612对应于所述前栅极。区域614对应于FinFET晶体管的鳍。区域616对应于FinFET晶体管的后栅极。费米能级指示于602处。展示尚未施加第一栅极加偏压的价带604和导带606。展示已施加第一栅极加偏压的经偏移的价带615和经偏移的导带613。由于第一栅极加偏压，价带604已偏移了量626，且由于第一栅极加偏压，导带606已偏移了量622。势垒608和610分别表示鳍与前栅极和后栅极的分离。在说明性实施例中，势垒608和610与对应氧化物层相关联。
在FinFET晶体管的可存储位值的HOLD阶段期间，电流由于鳍的纵向加偏压而沿鳍的纵向方向流动。可通过对栅极中的每一者加偏压而影响所述电流。在特定实施例中，可在独立选定的偏压电压下对栅极中的每一者加偏压。FinFET晶体管中的数据位的保持是经由在鳍的接近于分离鳍与栅极的绝缘势垒的区域中所俘获的稳态过剩空穴浓度而建立。当未对第一栅极加偏压时，能带图600的鳍区域614中的空穴的过剩浓度俘获于区域628内，且当对第一栅极加偏压时，所述过剩空穴浓度俘获于区域630内。在对第一栅极加偏压之前，在632处展示建立HOLD状态所需的后栅极偏压，且在施加第一栅极偏压的情况下，在634处展示建立HOLD状态所需的后栅极偏压。可能需要较小的后栅极偏压电压以维持施加了第一栅极偏压的FinFET晶体管内的HOLD状态。
图7是根据特定说明性实施例的FinFET晶体管的源极-漏极电流对时间的曲线图。曲线图700说明当将FinFET晶体管用作存储器存储位单元时在减小栅极偏压电压方面的特定优点。
FinFET晶体管已被编程以在HOLD阶段中存储数据位。曲线702表示已存储数据位“1”且维持约-1.0伏特的后栅极电压的FinFET晶体管的随时间变化的源极-漏极电流。曲线704表示在约-1.0伏特的后栅极偏压电压下具有所存储数据位“0”的FinFET晶体管的随时间变化的源极-漏极电流。电流差706是1×10-6秒之后所存储位“1”与所存储位“0”之间的源极-漏极电流值的差。大体上，702与704之间的电流值的差越大，则越易于确定所存储位的值。
随着时间的推移，由于例如电子-空穴重组等因素，位“1”与位“0”之间的源极-漏极电流值的差趋于减少。举例来说，在指针710处，经过的时间是约1×10-1秒，且“1”与“0”之间的电流差708具有大约为电流差706的一半的值。量708与702之间的对应经过时间的差称作“1”状态与“0”状态之间的半寿命。在-1.0V的后栅极电压下，半寿命为约(1×10-1-1×10-6)≈1×10-1秒。
相比之下，曲线714和716描绘针对为约-2.0V的后栅极偏压的随时间变化的源极-漏极电流。曲线714表示针对所存储位“1”的源极-漏极电流，且曲线716表示针对所存储位“0”的源极-漏极电流。在718处指示在约1×10-6秒处为“1”的所存储位与为“0”的所存储位的源极-漏极电流之间的差。在720处指示半寿命值，且通过指针722指示约2×10-3秒的对应经过时间。在-2.0V的后栅极电压下，半寿命为约(2×10-3-1×10-6)≈2×10-3秒。
比较在1.0V之后偏压下的半寿命710与在-2.0V之后偏压下的半寿命722，可看出，在-1.0V的后栅极偏压下操作的FinFET晶体管的半寿命是在-2.0V之后栅极偏压下操作的FinFET晶体管的半寿命的约50倍。在较低偏压电压下操作后栅极导致存储器刷新之间有较长的时间间隔，且因此导致较低的功率消耗。具有三个或三个以上栅极的FinFET(例如，图1、图2或图3的FinFET晶体管)可在相比于单栅极FinFET晶体管或双栅极FinFET晶体管较低的后栅极偏压下操作，具有相应较大的半寿命和存储器刷新之间的较长时间，且因此具有较低的功率消耗。
图8是利用FinFET的存储器的特定说明性实施例的图，所述存储器大体上表示为800。存储器800可包含多个FinFET晶体管，其中每一FinFET晶体管经配置以存储单一数据位。每一FinFET晶体管802、804、852、854、856和858经配置以存储一位的数据。可根据图1、图2或图3来建构所展示的FinFET晶体管中的每一者。所述存储器包含第一栅极WRITE和HOLD逻辑控制电路830，所述第一栅极WRITE和HOLD逻辑控制电路830用以控制FinFET晶体管802、804、852、854、856和858中的每一者的对应第一栅极。所述存储器还包含第二栅极WRITE和HOLD逻辑控制电路840，所述第二栅极WRITE和HOLD逻辑控制电路840用以控制FinFET晶体管802、804、852、854、856和858中的每一者的对应第二栅极。所述存储器还包含第三栅极WRITE和HOLD逻辑控制电路850，所述第三栅极WRITE和HOLD逻辑控制电路850用以控制FinFET晶体管802、804、852、854、856和858中的每一者的对应第三栅极。为了陈述的简单起见，如图1中来建构FinFET晶体管802、804、852、854、856和858中的每一者。
在操作期间，使用FinFET晶体管804作为代表性实例，可在基本上平行于源极-漏极通道(鳍)814的纵向轴线860的方向上施加源极-漏极偏压。第一栅极816位于内埋氧化物(BOX)层818下方，且BOX层818经定位而邻近于鳍814的第一面。第二栅极806在第二面处邻近于鳍814，且第三栅极812经定位而在第三面处邻近于鳍814。第一偏压线824经配置以对第一栅极816加偏压。第二偏压线820经配置以对第二栅极806加偏压，且第三偏压线822经配置以对第三栅极812加偏压。由于沿鳍814的纵向轴线860所施加的纵向偏压，电流808沿鳍814的纵向轴线从源极流动到漏极。在FinFET晶体管804的WRITE阶段期间，选择偏压电压并将其施加到线824、820和822中的每一者，从而导致鳍内的电流808的特定值和空穴在鳍的内部区域中的累积。在FinFET晶体管804的HOLD状态期间，将通过线824和820以及822所施加的电压设置在对应的HOLD值。在FinFET晶体管804的擦除(ERASE)模式中，可将电子注入到鳍814的内部中，从而中和过剩空穴浓度。
可通过第一栅极WRITE和HOLD逻辑控制电路830来控制第一偏压线824。可通过第二栅极WRITE和HOLD逻辑控制电路840来控制第二偏压线820。可通过第三栅极WRITE和HOLD逻辑控制电路850来控制第三偏压线822。以类似方式，可通过对应的偏压线来控制存储单一位数据的其它FinFET晶体管中的每一者，且又通过对应控制电路对每一偏压线加偏压。举例来说，通过第二栅极WRITE和HOLD逻辑控制电路840来控制FinFET的对应第二栅极中的每一者，通过第一栅极WRITE和HOLD逻辑控制电路830来控制第一栅极偏压中的每一者，且通过第三栅极WRITE和HOLD逻辑控制电路850来控制FinFET的对应第三栅极中的每一者。如图4至6中所说明，可在WRITE和HOLD阶段期间使用较低的偏压电压以提供如参看图7所解释的益处。
图9是制造晶体管的方法的特定说明性实施例的流程图。在块902处，在具有表面的衬底内形成晶体管的栅极。移至块904，在衬底内形成内埋氧化物(BOX)层使其在第一BOX层面处邻近于所述栅极。进行至块906，形成凸起的源极-漏极通道(鳍)，其中所述鳍的至少一部分从衬底的表面延伸，第一鳍面邻近于BOX层的第二BOX层面。所述栅极(底栅极)经由BOX层电耦合到所述鳍，且所述栅极可操作以电耦合到第一偏压源。前进至块908，形成第二栅极(前栅极)，其在第二鳍面处电耦合到所述鳍。移至块910，形成第三栅极(后栅极)，其在第三鳍面处电耦合到所述鳍。所述前栅极可操作以电耦合到第二偏压源，且所述后栅极可操作以电耦合到第三偏压源。前进至块912，视情况形成第四栅极，其在第四鳍面处电耦合到所述鳍。所述方法在块914终止。
图10是编程FinFET晶体管位单元(本文中还称为“位单元”)的方法的特定说明性实施例的流程图。在块1002，在第一WRITE偏压电压下对FinFET晶体管位单元的底栅极(本文中还称为“第一栅极”)加偏压，其中所述底栅极电耦合到位单元的源极-漏极通道(“鳍”)，所述鳍具有源极端和漏极端且所述鳍从衬底突出，且其中所述底栅极通过位于衬底内的内埋氧化物(BOX)层与所述鳍分离。移至块1004，视情况在第二WRITE偏压电压下对前栅极(本文中还称为“第二栅极”)加偏压，所述前栅极在第二鳍面处电耦合到所述鳍。前进至块1006，视情况在第三WRITE偏压电压下对后栅极(本文中还称为“第三栅极”)加偏压，所述后栅极在第三鳍面处电耦合到所述鳍。移至块1008，视情况在第四WRITE偏压电压下对顶栅极(本文中还称为“第四栅极”)加偏压。前进至1010，在鳍的源极端与漏极端之间纵向地施加编程电压，从而使得源极-漏极电流流动。
移至块1012，在第一HOLD偏压电压下对位单元的底栅极加偏压。在特定说明性实施例中，第一HOLD偏压电压不同于第一WRITE偏压电压。移至块1014，视情况可在第二HOLD偏压电压下对前栅极加偏压。在特定说明性实施例中，第二HOLD偏压电压不同于第二WRITE偏压电压。移至块1016，可在第三HOLD偏压电压下对后栅极加偏压。在特定说明性实施例中，第三HOLD偏压电压不同于第三WRITE偏压电压。进行至块1018，可在第四HOLD偏压电压下对顶栅极加偏压。在特定说明性实施例中，第四HOLD偏压电压不同于第四WRITE偏压电压。移至块1020，在数据位的存储期间将偏压电压维持在HOLD偏压值。
进行至决策块1022，进行关于是否刷新所存储位的决策。如果将刷新所存储位，那么返回至块1002，在第一WRITE偏压电压下对位单元的底栅极加偏压，且所述方法进行至块1004。如果在决策块1022中，将不刷新所存储位，那么进行至决策块1024，进行关于是否擦除所述位单元的决策。如果将不擦除所述位单元，那么所述方法在块1028处终止。如果将擦除所述位单元，那么进行至块1026，将电子注入到鳍中以擦除位单元。所述方法在块1028处终止。
相比于在仅具有两个栅极的FinFET晶体管中，FinFET晶体管具有三个可独立地加电偏压的栅极使得所述FinFET晶体管能够通过较低的偏压电压来存储数据位。如图7中所说明，在较低偏压电压下保持数据可导致存储器刷新之间的较长时间，且因此导致较低的功率消耗。具体而言，FinFET晶体管可经建构而具有第一栅极，所述第一栅极电耦合到鳍且位于内埋氧化物(BOX)层下方。当选择性地对内埋氧化物(BOX)层下方的栅极加偏压时，与仅具有两个栅极的FinFET晶体管中的对应偏压电压相比，可在第二栅极和第三栅极的较低偏压电压下调用HOLD阶段。
参看图11，描绘利用FinFET晶体管的电子装置的特定说明性实施例的框图，所述电子装置大体上表示为1100。装置1100包含耦合到存储器1132的处理器，例如，数字信号处理器(DSP)1110。装置1100还包含FinFET存储器1164。在说明性实例中，FinFET存储器1164包含在图1至3和8的系统中的一者或一者以上中所描绘的FinFET晶体管，所述FinFET晶体管可根据图4至7和10中的一者或一者以上来操作，且可根据图9而形成，或其任何组合。尽管将FinFET存储器1164描绘为数字信号处理器(DSP)1110的部分，但在其它实施例中，FinFET存储器1164可与DSP1110分离。
图11还展示显示控制器1126，其耦合到数字信号处理器1110且耦合到显示器1128。编码器/解码器(CODEC)1134还可耦合到数字信号处理器1110。扬声器1136和麦克风1138可耦合到CODEC1134。
图11还指示无线控制器1140，其可耦合到数字信号处理器1110且耦合到无线天线1142。在特定实施例中，FinFET存储器1164、DSP1110、显示控制器1126、存储器1132、CODEC1134和无线控制器1140包含在系统级封装或系统芯片装置1122中。在特定实施例中，输入装置1130和电源1144耦合到系统芯片装置1122。此外，在特定实施例中，如图11中所说明，显示器1128、输入装置1130、扬声器1136、麦克风1138、无线天线1142和电源1144是在系统芯片装置1122外部。然而，显示器1128、输入装置1130、扬声器1136、麦克风1138、无线天线1142和电源1144中的每一者可耦合到系统芯片装置1222的组件，例如，接口或控制器。
所属领域的技术人员将进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、电脑软件或两者的组合。为了清楚地说明硬件与软件的此可互换性，各种说明性组件、块、配置、模块、电路和步骤已在上文大体在其功能性方面加以描述。将所述功能性实施为硬件或是软件取决于特定应用和外加于整个系统的设计约束。对于每一特定应用而言，所属领域的技术人员可以变化的方式实施所描述的功能性，但不应将所述实施决策解释为导致脱离本发明的范畴。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中，或两者的组合中。软件模块可驻存于随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、抽取式磁盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代例中，存储媒体可集成到处理器。处理器和存储媒体可驻存于专用集成电路(ASIC)中。所述ASIC可驻存于计算装置或用户终端中。在替代例中，处理器和存储媒体可作为离散组件驻存于计算装置或用户终端中。
提供所揭示的实施例的前述描述以使任何所属领域的技术人员能够制作或使用所揭示的实施例。这些实施例的各种修改对于所属领域的技术人员而言将显而易见，且本文所界定的原理可在不脱离本发明的范畴的情况下应用于其它实施例。因此，本发明并非希望限于本文中所展示的实施例，而应符合可能与如权利要求书所界定的原理和新颖特征相一致的最广泛范畴。

Claims (20)

1.一种制造晶体管的方法，所述方法包括：
在具有表面的衬底内形成晶体管的栅极；
在所述衬底内形成内埋氧化物BOX层，所述BOX层在第一BOX层面处邻近于所述栅极；以及
形成凸起的源极-漏极通道，即鳍，其中所述鳍的至少一部分从所述衬底的所述表面延伸，且其中所述鳍具有邻近于所述BOX层的第二BOX层面的第一鳍面。
2.根据权利要求1所述的方法，其中所述栅极经由所述BOX层电耦合到所述鳍。
3.根据权利要求1所述的方法，其中所述栅极可操作以电耦合到第一偏压源。
4.根据权利要求1所述的方法，其中所述栅极是底栅极，且所述方法进一步包括形成前栅极，所述前栅极在第二鳍面处电耦合到所述鳍。
5.根据权利要求4所述的方法，其进一步包括形成后栅极，所述后栅极在第三鳍面处电耦合到所述鳍。
6.根据权利要求5所述的方法，其中所述前栅极可操作以电耦合到第二偏压源，且其中所述后栅极可操作以电耦合到第三偏压源。
7.根据权利要求1所述的方法，其进一步包括形成顶栅极，其中所述顶栅极在第四鳍面处电耦合到所述鳍。
8.一种半导体装置，其包括：
衬底；
所述衬底内的第一栅极；
所述衬底内的内埋氧化物BOX层，所述BOX层具有邻近于所述第一栅极的第一面且具有第二面；以及
凸起的源极-漏极通道，即鳍，其中所述鳍的至少一部分从所述衬底的表面延伸，且其中所述鳍具有邻近于所述BOX层的所述BOX层的所述第二面的第一鳍面。
9.根据权利要求8所述的半导体装置，其中所述第一栅极经由所述BOX层电耦合到所述鳍，且其中所述第一栅极电耦合到第一偏压源。
10.根据权利要求8所述的半导体装置，其进一步包括：
第二栅极，所述第二栅极在第二鳍面处电耦合到所述鳍；以及
第三栅极，所述第三栅极在第三鳍面处电耦合到所述鳍。
11.根据权利要求10所述的半导体装置，其中所述第一栅极为底栅极，其中所述第二栅极为前栅极，且其中所述第三栅极为后栅极。
12.根据权利要求10所述的半导体装置，其中所述第一栅极耦合到第一偏压源，其中所述第二栅极耦合到第二偏压源，且其中所述第三栅极耦合到第三偏压源。
13.根据权利要求12所述的半导体装置，其中由所述第一偏压源提供的第一栅极电压、由所述第二偏压源提供的第二栅极电压以及由所述第三偏压源提供的第三栅极电压致使多个空穴在所述鳍内的累积。
14.根据权利要求10所述的半导体装置，其进一步包括第四栅极，所述第四栅极在第四鳍面处耦合到所述鳍。
15.一种设备，其包括：
用于选择性地传导电流的装置，其中所述用于选择性地传导电流的装置的至少一部分从衬底的表面延伸；
用于控制所述用于选择性地传导电流的装置的第一装置，其中用于控制的所述第一装置在所述衬底内；以及
用于将用于控制的所述第一装置与所述用于选择性地传导电流的装置隔离的装置，其中用于隔离的所述装置在所述衬底内，其中用于隔离的所述装置的第一面邻近用于控制的所述第一装置，且其中用于隔离的所述装置的第二面邻近所述用于选择性地传导电流的装置的第一面。
16.根据权利要求15所述的设备，其中用于控制的所述第一装置经由用于隔离的所述装置电耦合到所述用于选择性地传导电流的装置，且其中用于控制的所述第一装置电耦合到用于提供第一栅极电压的装置。
17.根据权利要求15所述的设备，其进一步包括：
用于控制所述用于选择性地传导电流的装置的第二装置，其中用于控制的所述第二装置在所述用于选择性地传导电流的装置的第二面处电耦合到所述用于选择性地传导电流的装置；及
用于控制所述用于选择性地传导电流的装置的第三装置，其中用于控制的所述第三装置在所述用于选择性地传导电流的装置的第三面处电耦合到所述用于选择性地传导电流的装置。
18.根据权利要求17所述的设备，其中用于控制的所述第一装置电耦合到用于提供第一栅极电压的装置，其中用于控制的所述第二装置电耦合到用于提供第二栅极电压的装置，且其中用于控制的所述第三装置电耦合到用于提供第三栅极电压的装置。
19.根据权利要求18所述的设备，其中通过所述用于选择性地传导电流的装置的电流流动量是基于所述第一栅极电压、所述第二栅极电压和所述第三栅极电压的。
20.根据权利要求17所述的设备，其进一步包括用于控制所述用于选择性地传导电流的装置的第四装置，其中用于控制的所述第四装置在所述用于选择性地传导电流的装置的第四面处电耦合到所述用于选择性地传导电流的装置。
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