KR101389083B1 - 핀-타입 디바이스 시스템 및 방법 - Google Patents

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Abstract

핀-타입 디바이스 시스템 및 방법이 개시된다. 특정 실시예에서, 트랜지스터를 제조하는 방법이 개시되며, 상기 방법은 표면을 가지는 기판 내에 트랜지스터의 게이트를 형성하는 단계, 및 기판 내에 있으며, 제1 BOX층 면에서 게이트에 인접한 매립 산화물(BOX)층을 형성하는 단계를 포함한다. 방법은 또한, 융기된 소스-드레인 채널("핀(fin)")을 형성하는 단계를 포함하고, 핀의 적어도 일부분은 기판의 표면으로부터 연장되며, 핀은 BOX층의 제2 BOX층 면에 인접한 제1 핀 면을 가진다.

Description

핀-타입 디바이스 시스템 및 방법{FIN-TYPE DEVICE SYSTEM AND METHOD}
본 발명은 일반적으로 핀-타입(fin-type) 디바이스들에 관한 것이다.
기술 진보로 컴퓨팅 디바이스들이 더욱 소형화되고 더욱 강력해졌다. 예를 들어, 소형이고, 경량이며, 사용자들에 의해 쉽게 운반되는, 휴대용 무선 전화들, 개인 디지털 정보 단말(PDA)들 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대용 개인용 컴퓨팅 디바이스들이 현재 존재한다. 더욱 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜(IP) 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 전달할 수 있다. 또한, 많은 이러한 무선 전화들은 그 내부에 통합된 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 액세스하는데 사용될 수 있는, 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하는 실행가능한 명령들을 프로세싱할 수 있다. 이와 같이, 이들 무선 전화들은 상당한 컴퓨팅 성능들을 포함할 수 있다.
핀-타입 전계 효과 트랜지스터(본 명세서에서 FinFET 또는 FinFET 트랜지스터)는 기판으로부터 돌출된 핀-형상 소스-드레인 채널을 포함하는 전계 효과 트랜지스터이다. FinFET 트랜지스터는 휴대용 컴퓨팅 디바이스들에서 사용될 수 있는 효과적인 공간-절약형 능동 소자일 수 있다. FinFET 디바이스의 일 사용은 휴대용 컴퓨팅 디바이스 내에서의 메모리의 일부분으로서이다.
특정 실시예에서, 트랜지스터를 제조하는 방법이 개시된다. 방법은 표면을 가지는 기판 내에 트랜지스터의 게이트를 형성하는 단계, 및 기판 내에 매립 산화물(BOX) 층을 형성하는 단계를 포함한다. BOX층은 제1 BOX층 면에서 게이트에 인접한다. 방법은 또한 핀의 적어도 일부분이 상기 기판의 표면으로부터 연장하는, 융기된 소스-드레인 채널("핀(fin)")을 형성하는 단계를 포함하고, 핀은 제2 BOX층 면에 인접한 제1 핀 면을 가진다.
또 다른 특정 실시예에서, 기판의 표면으로부터 돌출된 소스-드레인 채널("핀")을 포함하는 트랜지스터가 개시된다. 트랜지스터는 제1 핀 면에서 핀에 전기적으로 연결되며, 기판 내에 위치된 매립 산화물(BOX)층에 의해 핀으로부터 분리되는 제1 게이트를 포함한다.
또 다른 특정 실시예에서, 비트 셀을 프로그래밍하는 방법이 개시되며, 상기 방법은 제1 기록 바이어스 전압으로 비트 셀의 제1 게이트를 바이어싱하는 단계를 포함하고, 제1 게이트는 비트 셀의 소스-드레인 채널("핀")에 전기적으로 연결된다. 핀은 소스 종단 및 드레인 종단을 가지며, 기판으로부터 돌출된다. 제1 게이트는 기판 내에 위치된 매립 산화물(BOX) 층에 의해 핀으로부터 분리된다. 방법은 또한, 핀의 소스 종단과 핀의 드레인 종단 사이에 프로그램 전압을 인가하는 단계를 포함한다.
개시된 실시예들 중 적어도 하나에 의해 제공되는 한 가지 특정 장점은, 기재된 FinFET 트랜지스터가 메모리 내의 비트 셀로서 이용되는 경우, BOX 층에 의해 핀으로부터 분리된 게이트에서 바이어스를 제어하는 것이 메모리 리프레시들 사이의 시간 기간의 증가 및 결과적으로 전력 소모의 감소를 가능하게 한다는 것이다.
본 발명의 다른 양상들, 장점들 및 특징들은 후속하는 섹션들: 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용, 및 청구범위를 포함하는, 전체 출원의 리뷰 이후에 명백해질 것이다.
도 1은 메모리 디바이스의 비트 셀에서 사용될 수 있는 FinFET 트랜지스터의 제1 예시적인 실시예의 다이어그램이다.
도 2는 메모리 디바이스의 비트 셀 내에서 사용될 수 있는 FinFET 트랜지스터의 제2 예시적인 실시예이다.
도 3은 메모리 디바이스의 비트 셀 내에서 사용될 수 있는 FinFET 트랜지스터의 제3 예시적인 실시예이다.
도 4는, 특정 실시예에 따라, 바이어싱되지 않은 조건에서의 FinFET 트랜지스터의 에너지 대역 다이어그램이다.
도 5는, 특정 실시예에 따라, 기록 페이즈(WRITE phase) 동안 제1 게이트를 예시하는 FinFET 트랜지스터의 에너지 대역 다이어그램이다.
도 6은, 특정 실시예에 따라, 홀드 페이즈(HOLD phase) 동안 제1 게이트의 바이어싱을 예시하는 FinFET 트랜지스터의 에너지 대역 다이어그램이다.
도 7은 특정 예시적인 실시예에 따른, 상이한 후면 게이트 바이어스 전압들에서의 시간 대 소스-드레인 전류의 그래프이다.
도 8은 FinFET들을 이용하는 메모리의 특정 예시적인 실시예의 다이어그램이다.
도 9는 트랜지스터를 제조하는 방법의 특정 예시적인 실시예의 흐름도이다.
도 10은 비트 셀을 프로그래밍하는 방법의 특정 예시적인 실시예의 흐름도이다.
도 11은 FinFET을 이용하는 전자 디바이스의 특정 예시적인 실시예의 블록도이다.
도 1은 일반적으로 100으로 표기된, FinFET 트랜지스터의 제1 예시적인 실시예의 다이어그램이다. FinFET 트랜지스터(100)는 기판(112)의 표면으로부터 돌출된 소스-드레인 채널(102)("핀")을 포함한다. 핀(102)은 기판(112) 내에 위치된 매립 산화물(BOX) 층(110) 상에 위치된다. 특정 예시적인 예에서, 기판(112)은 실리콘 기판이다. BOX층(110)은 BOX층(110) 아래에 위치된 제1 게이트(108)(또한, "하부 게이트"라고 명명됨)를 포함하는 실리콘 기판의 일부분을 형성한다. BOX층(110)은 제1 BOX층 면(114)에서 제1 게이트(108)에 인접한다. 핀(102)은 BOX층(110)의 제2 BOX층 면(122)에 인접한 제1 핀 면(116)을 가진다. 특정 예시적인 실시예에서, 제1 게이트(108)는 BOX층(110)을 통해 핀(102)에 전기적으로 연결된다. 특정 예시적인 실시예에서, 제1 게이트(108)는 제1 바이어스 소스(미도시)에 전기적으로 연결되도록 동작가능하다. 제2 게이트(104)(또한, "전면 게이트"라 명명됨)는 핀(102)의 제2 핀 면(118)에 인접하게 위치된다. 특정 예시적인 실시예에서, 제2 게이트(104)는 제2 핀 면(118)에서 핀(102)에 전기적으로 연결된다. 특정 예시적인 실시예에서, 제2 게이트(104)는 제2 바이어스 소스(미도시)에 전기적으로 연결되도록 동작가능하다. 제3 게이트(106)(또한 "후면 게이트"라고 명명됨)는 핀(102)의 제3 핀 면(120)에 인접하게 위치된다. 특정 예시적인 실시예에서, 제3 게이트(106)는 제3 핀 게이트(120)에서 핀(102)에 전기적으로 연결된다. 특정 예시적인 실시예에서, 제3 게이트(106)는 제3 바이어스 소스(미도시)에 전기적으로 연결되도록 동작가능하다. 예시된 기하형상(geometry)에 따른 FinFET 트랜지스터(100)는 SOI(silicon-on-insulator) 기술을 포함할 수 있다.
동작시, 핀(102)은 핀(102)의 길이 축(103)을 따라 전기적으로 바이어싱될 수 있으며, 이는 전류가 길이 축(103)에 평행한 방향을 따라 흐르게 할 수 있다. 전류 흐름은 BOX층(110)을 통해 핀(102)에 연결되는 제1 게이트(108)에 의해 게이팅될 수 있다. 핀(102)을 통한 전류 흐름은 또한 제2 게이트(104)에 의해, 그리고 제3 게이트(106)에 의해 게이팅될 수 있다. 제1 게이트(108), 제2 게이트(104), 및 제3 게이트(106)는 각각 독립적으로 전기적으로 바이어싱가능하며, 즉, 제1 게이트(108), 제2 게이트(104), 및 제3 게이트(106) 각각은 독립적으로 바이어싱될 수 있다. 특정 예시적인 실시예에서, 트랜지스터(100)는 제1 전기적 바이어스를 제1 게이트(108)에, 제2 전기적 바이어스를 제2 게이트(104)에, 그리고 제3 전기적 바이어스를 제3 게이트(106)에 인가함으로써, 그리고 핀(102)의 길이 축(103)을 따라 핀(102)을 전기적으로 바이어싱함으로써 프로그래밍되도록 구성된다. 특정 예시적인 실시예에서, 핀(102)이 바이어싱되는 경우, 복수의 전기적 정공들(또한, 여기서 "정공"이라 명명됨)이 핀(102) 내에 누적된다. 게이트 바이어스들의 결합은 핀(102)을 통한 전류 흐름에 영향을 줄 수 있다. 게이트들(108, 104 및 106) 각각이 독립적으로 바이어싱가능하게 함으로써, 핀(102)을 통한 전류 흐름은 3개의 게이트들 중 임의의 것에 대해 상대적으로 낮은 바이어스 전압을 유지하는 방식으로 제어될 수 있다. 각각의 게이트 전압의 낮은 게이트 바이어스는, 비트 저장의 홀드 페이즈 동안 유지되는 경우 더욱 긴 리프레시 사이클 시간을 초래할 수 있고, 결과적으로 전력 소모를 감소시킬 수 있다.
도 2는 일반적으로 200으로 라벨링되는, FinFET 트랜지스터의 제2 예시적인 실시예의 다이어그램이다. FinFET 트랜지스터(200)는 기판(212) 내에 위치되는 매립 산화물(BOX)층(210) 상에 위치되는, 소스-드레인 채널(핀)(202)을 포함한다. 특정 예시적인 예에서, 기판(212)은 실리콘 기판이다. 제1 게이트(208)가 BOX층(210) 아래에 위치된다. 특정 예시적인 실시예에서, 제1 게이트(208)는 BOX층(210)에 인접하게 놓인다. 특정 예시적인 실시예에서, 제1 게이트(208)는 제1 핀 면(214)에서 핀(202)에 전기적으로 연결된다. 제2 게이트(204)는 핀(202)의 제2 핀 면(216)에서 핀(202)에 인접하게 위치되며, 게이트 산화물(미도시)에 의해 핀(202)으로부터 분리될 수 있다. 특정 예시적인 실시예에서, 제2 게이트(204)는 제2 핀 면(216)에서 핀(202)에 전기적으로 연결된다. 제3 게이트(206)는 핀(202)의 제3 핀 면(218)에서 핀(202)에 인접하게 위치되며, 또 다른 산화물층(미도시)에 의해 핀(202)으로부터 분리될 수 있다. 특정 예시적인 실시예에서, 제3 게이트(206)는 제3 핀 면(218)에서 핀(202)에 전기적으로 연결된다. 제4 게이트(224)는 핀(202)의 제4 핀 면(220)에 인접하게 위치되며, 또 다른 산화물층(미도시)에 의해 핀(202)으로부터 분리될 수 있다. 특정 예시적인 실시예에서, 제4 게이트(224)는 핀(202)의 제4 핀 면(220)에 전기적으로 연결된다.
핀(202)은 핀(202)의 길이 축(203)을 따라 바이어싱되어, 전류가 길이 축(203)에 평행한 방향으로 흐르게 할 수 있다. 게이트들(208, 204, 206, 및 224) 각각은 독립적으로 전기적으로 바이어싱될 수 있다. 게이트들(208, 204, 206, 및 224) 각각은, 바이어싱되는 경우, 핀(202)을 통해 전류 흐름의 크기에 영향을 줄 수 있다. 특히, 제1 게이트(208)는 BOX층(210)을 통해 핀(202)에 전기적으로 연결된다. 게이트들(208, 204, 206, 및 224) 각각을 독립적으로 바이어싱함으로써, 핀(202)의 길이 축을 따르는 전류 흐름은 독립적으로 바이어싱가능한 하부 게이트가 결여된 또 다른 시스템에 비해 상대적으로 낮은 바이어스 전압들을 이용하여 제어될 수 있다. FinFET 트랜지스터(200)가 (이후 설명될 바와 같이) 저장 디바이스로서 사용되는 특정 실시예에서, 비트 저장소의 홀드 페이즈 동안 각각의 게이트에 유지되는 바이어스 전압의 작은 값이 더 긴 리프레시 사이클 시간을 초래할 수 있으며, 결과적으로 전력 소모를 감소시킨다.
도 3은 일반적으로 300으로 표기되는, 메모리 디바이스의 비트 셀에서 사용될 수 있는 FinFET 트랜지스터의 제3 예시적인 실시예의 다이어그램이다. FinFET 트랜지스터(300)는 (도 8에서 기재되는 메모리 디바이스와 같은) 멀티-비트 메모리에서 단일 비트 저장 디바이스로서 이용될 수 있다. FinFET 트랜지스터(300)는 기판(312) 내에 위치되는 매립 산화물(BOX)층(310) 위에 위치되는 소스-드레인 채널(핀)(302)을 포함한다. 특정 예시적인 예에서, 기판(312)은 실리콘 기판이다. 제1 게이트(304)는 핀(302)의 제1 면에 인접하게 위치되며, 얇은 산화물층(미도시)에 의해 핀(302)으로부터 분리될 수 있다. 제2 게이트(306)는 핀(302)의 제2 면에 인접하게 위치되고, 또 다른 얇은 산화물층(미도시)에 의해 핀(302)으로부터 분리될 수 있다. 제3 게이트(308)는 핀(302)의 제3 면에 인접하게 위치되며, 또 다른 얇은 산화물층(미도시)에 의해 핀(302)으로부터 분리될 수 있다.
동작 시, FinFET 트랜지스터(300)의 게이트들(304, 306, 및 308) 각각은 독립적으로 바이어싱될 수 있다. 추가로, 핀(302)은 핀(302)의 소스-드레인 길이 축(303)을 따라 바이어싱될 수 있으며, 이는 소스-드레인 길이 축(303)에 평행한 방향을 따라 전류가 흐르게 할 수 있다. 게이트들(304, 306, 및 308) 중 하나 이상을 바이어싱하는 것은 핀(302)을 따르는 전류 흐름을 제어할 수 있다. FinFET 트랜지스터(300)가 메모리 내의 비트 저장 디바이스로서 이용되는 경우, 기록 및 홀드 동작들 모두, 오직 하나 또는 두 개의 독립적으로 바이어싱가능한 게이트들을 가지는 시스템에 비해, 상대적으로 낮은 게이트 바이어스 전압들에서 달성될 수 있다.
도 4는 메모리 디바이스로서 사용될 수 있는 FinFET 트랜지스터의 에너지 대역 다이어그램이다. 일반적으로 400으로 표기되는 에너지 대역 다이어그램은, 특정 실시예에 따라, 바이어싱 이전의 FinFET 트랜지스터의 열 평형 조건과 연관된다. 에너지 대역 다이어그램(400)은 FinFET 트랜지스터의 전면 게이트와 연관된 제1 영역(412), FinFET 트랜지스터의 핀과 연관된 제2 영역(414), 및 FinFET 트랜지스터의 후면 게이트와 연관된 제3 영역(416)을 포함한다. 특정 실시예에서, 전면 게이트는 각각 도 1, 2 또는 3의 게이트(104, 204, 또는 304)이고, 후면 게이트는 대응하는 게이트(106, 206, 또는 306)이다. 점선(402)은, 3개의 인접 영역들(412, 414, 및 416)에 걸친 일정한 에너지 레벨인 페르미 레벨을 나타낸다. 3개의 영역들(412, 414, 및 416) 각각을 통과하는 라인(404)은 FinFET 내의 가전자대 에너지 레벨을 나타낸다. 영역들 각각에 나타나는 라인(406)은 FinFET 내의 전도대 에너지 레벨을 나타낸다. 수직 바(408)는 제1 게이트(전면 게이트)와 핀을 분리시키는 경계를 나타낸다. 수직 바(410)는 핀과 제2 게이트(후면 게이트)를 분리하는 경계를 나타낸다. 특정 실시예에서, 수직 바들(408 및 410)은 핀으로부터 대응하는 게이트를 분리시키는 산화물 층들이다. 에너지 대역 다이어그램(400)은 외부에서 인가된 전압들로 게이트들을 바이어싱하기 전의 열 평형 상태인 FinFET 트랜지스터와 연관된다.
도 5는 특정 실시예에 따른, 기록 페이즈 동안 FinFET 트랜지스터의 에너지 대역 다이어그램이다. FinFET 트랜지스터는 BOX 층 아래에 위치된 제1 게이트, 제2 게이트(전면 게이트), 및 제3 게이트(후면 게이트)를 포함한다. 예시적인 실시예에서, FinFET 트랜지스터는 도 1의 FinFET 트랜지스터(100)일 수 있다. 영역(512)은 전면 게이트의 에너지 대역 레벨들을 포함한다. 영역(514)은 FinFET 트랜지스터의 핀 내부 내에서의 에너지 대역 레벨들을 포함한다. 영역(516)은 FinFET 트랜지스터의 후면 게이트 내의 에너지 대역 레벨들을 나타낸다. 페르미 레벨(502)은 영역들(512, 514 및 516) 각각에 존재한다. 핀에 대한 전면 게이트의 바이어싱 및 핀에 대한 후면 게이트의 바이어싱은 장벽들(508 및 510)에서의 에너지 대역들(515, 504, 513 및 506)의 "대역 벤딩(band bending)"을 초래한다.
거리(532)는 제1 게이트를 바이어싱하지 않고 FinFET 트랜지스터를 프로그래밍하는데 요구되는 백 바이어스 전압을 나타낸다. 제1 게이트가 바이어싱되는 경우, 가전자대(504)(제1 게이트 바이어스 없음)로부터 가전자대(515)(제1 게이트 바이어스가 인가됨)로의 가전자대 에너지 시프트(526)가 발생하고, 전도대(506)(제1 게이트 바이어스 없음)로부터 전도대(513)(제1 게이트 바이어스가 인가됨)로의 전도대 에너지 시프트(522)가 발생한다. 기록 기능은 후면 게이트에 가장 가까운 핀의 내부 영역에서 정공들(즉, 양전하 캐리어들)의 누적을 통해 달성된다. 영역(528)은 제1 게이트의 바이어싱 없는 정공 트래핑(trapping)과 연관되고, 영역(530)은 제1 게이트 바이어스가 인가된 정공 트래핑과 연관된다.
거리(534)는 제1 게이트가 바이어싱되는 경우 FinFET 트랜지스터를 프로그래밍하기 위해 요구되는 백 바이어스 전압을 나타낸다. 제1 게이트가 바이어싱되는 경우의 에너지 대역 시프트의 결과로서, 제1 게이트가 바이어싱되지 않을 때보다 더 낮은 후면 게이트 바이어스에서 프로그래밍이 발생할 수 있다. 특정 실시예에서, 더 낮은 후면 게이트 바이어스 전압에서의 프로그래밍은 더 긴 리프레시 사이클 시간을 초래하고, 결과적으로 전력 소비를 더욱 낮춘다.
도 6은 특정 실시예에 따라, 홀드 상태 동안 제1 게이트의 바이어싱을 예시하는 FinFET 트랜지스터와 연관된 에너지 대역 다이어그램이다. 예시적인 실시예에서, FinFET 트랜지스터는 도 1의 FinFET 트랜지스터(100)일 수 있다. 대역 다이어그램은 일반적으로 600으로 표기된다. 특정 예시적인 실시예에서, 트랜지스터는 기판 내의 BOX층 아래에 위치된 제1 게이트, 핀에 인접하게 위치된 제2 게이트(전면 게이트), 및 핀에 인접하게 위치된 제3 게이트(후면 게이트)를 포함한다. 영역(612)은 전면 게이트에 대응한다. 영역(614)은 FinFET 트랜지스터의 핀에 대응한다. 영역(616)은 FinFET 트랜지스터의 후면 게이트에 대응한다. 페르미 레벨이 602로 표시된다. 어떠한 제1 게이트 바이어싱도 인가되지 않는 가전자대(604) 및 전도대(606)가 도시된다. 제1 게이트 바이어싱이 인가된 시프트된 가전자대(615) 및 시프트된 전도대(613)가 도시된다. 가전자대(604)는 제1 게이트 바이어싱으로 인해 양(626)만큼 시프트되고, 전도대(606)는 제1 게이트 바이어싱으로 인해 양(622)만큼 시프트된다. 장벽들(608 및 610)은 각각 전면 게이트 및 후면 게이트로부터의 핀의 분리들을 나타낸다. 예시적인 실시예에서, 장벽(608 및 610)은 대응하는 산화물 층들과 연관된다.
비트 값이 저장될 수 있는 FinFET 트랜지스터의 홀드 페이즈 동안, 핀의 길이측 바이어싱으로 인해 전류는 핀의 길이 방향을 따라 흐른다. 전류는 게이트들 각각의 바이어싱을 통해 영향을 받을 수 있다. 특정 실시예에서, 게이트들 각각은 독립적으로 선택된 바이어스 전압으로 바이어싱될 수 있다. FinFET 트랜지스터 내의 데이터 비트의 홀드는 게이트로부터 핀을 분리시키는 절연 장벽 근처의 핀 영역에서 트래핑되는 안정-상태의 초과 정공 농도를 통해 설정된다. 에너지 대역 다이어그램(600)의 핀 영역(614) 내의 정공들의 초과 농도는 제1 게이트가 바이어싱되지 않는 경우 영역(628) 내에 트래핑되고, 초과 정공 농도는 제1 게이트가 바이어싱되는 경우 영역(630) 내에 트래핑된다. 제1 게이트의 바이어싱 이전에, 홀드 상태를 설정하는데 요구되는 후면 게이트 바이어스가 632로서 도시되며, 제1 게이트 바이어스가 인가된 상태에서 홀드 상태를 설정하는데 요구되는 후면 게이트 바이어스는 634로서 도시된다. 더 작은 후면 게이트 바이어스 전압은 제1 게이트에 바이어스 인가된 FinFET 트랜지스터 내에 홀드 상태를 유지하기 위해 요구된다.
도 7은 특정 예시적인 실시예에 따른, FinFET 트랜지스터의 시간 경과에 따른 소스-드레인 전류의 그래프이다. 그래프(700)는 메모리 저장 비트셀로서 FinFET 트랜지스터를 사용하는 경우 게이트 바이어스 전압을 감소시키는데 있어서의 특정 장점을 예시한다.
FinFET 트랜지스터는 홀드 상태에서 데이터 비트를 저장하기 위해 프로그래밍된다. 곡선(702)은 저장된 "1" 데이터 비트를 가지고, 대략 마이너스 1.0 볼트의 후면 게이트 전압을 유지하는 FinFET 트랜지스터의 시간 경과에 따른 소스-드레인 전류를 나타낸다. 곡선(704)은 대략 마이너스 1.0V의 후면 게이트 바이어스 전압을 가지는 저장된 "0" 데이터 비트를 가지는 FinFET 트랜지스터의 시간 경과에 따른 소스-드레인 전류를 나타낸다. 전류 차(706)는 1xlO-6 초 이후 저장된 "1" 비트와 저장된 "0" 비트 사이의 소스-드레인 전류 값들에서의 차이다. 일반적으로, 702와 704 사이의 전류 값들에서의 차이가 클수록 저장된 비트의 값을 결정하기가 더 쉽다.
시간 경과에 따라, "1" 비트와 "0" 비트 사이의 소스-드레인 전류 값의 차이는 전자-정공 재결합과 같은 요인들로 인해 감소하려는 경향이 있다. 예를 들어, 포인터(710)에서, 경과된 시간은 대략 1x10-1초이고, "1"과 "0" 사이의 전류 차(708)는 전류 차(706)의 대략 절반인 값을 가진다. 수량들(708 및 702) 사이의 대응하는 경과된 시간에서의 차이는 "1" 상태와 "0" 상태 사이의 절반-수명으로 지칭된다. 마이너스 1.0V의 후면 게이트 전압에서, 절반-수명은 대략
Figure 112013069168996-pat00001
초이다.
반면, 곡선들(714 및 716)은 대략 마이너스 2.0V의 후면 게이트 바이어스에 대한 시간 경과에 따른 소스-드레인 전류를 도시한다. 곡선(714)은 저장된 "1" 비트에 대한 소스-드레인 전류를 나타내고, 곡선(716)은 저장된 "0" 비트에 대한 소스-드레인 전류를 나타낸다. 대략 1xlO-6 초에서 "1" 저장된 비트와 "0" 저장된 비트의 소스-드레인 전류들 사이의 차이는 718로 표시된다. 절반-수명 값은 720으로 표시되며, 대응하는 경과된 시간은 포인터(722)에 의해 표시되며, 이는 대략 2x10-3초이다. 마이너스 2.0V의 후면 게이트 전압에서, 절반-수명은 대략
Figure 112013069168996-pat00002
초이다.
1.0V의 백 바이어스에서의 절반-수명(710)과 마이너스 2.0V의 백 바이어스에서의 절반-수명(722)을 비교하면, 마이너스 1.0V의 후면 게이트 바이어스에서 동작하는 FinFET 트랜지스터의 절반 수명은 마이너스 2.0V의 후면 게이트 바이어스에서 동작하는 FinFET 트랜지스터의 절반 수명의 대략 50배임을 알 수 있다. 더 낮은 바이어스 전압으로 후면 게이트를 동작시키는 것은 메모리 리프레시 사이의 더욱 긴 시간 간격들을 초래하고, 결과적으로 전력 소비를 더욱 낮춘다. 도 1, 도 2, 또는 도 3의 FinFET 트랜지스터와 같은 3개 이상의 게이트들을 가지는 FinFET는 단일 게이트 FinFET 트랜지스터 또는 듀얼 게이트 FinFET 트랜지스터보다 더욱 낮은 후면 게이트 바이어스에서 동작할 수 있고, 이에 대응하여 절반 수명들이 더욱 커지고 메모리 리프레시 사이의 시간들이 더 길어지며, 결과적으로 전력 소비를 더욱 낮춘다.
도 8은 일반적으로 800으로 표기된 FinFET들을 이용하는 메모리의 특정 예시적인 실시예의 다이어그램이다. 메모리(800)는 복수의 FinFET 트랜지스터들을 포함할 수 있는데, 각각의 FinFET 트랜지스터는 단일 데이터 비트를 저장하도록 구성된다. 각각의 FinFET 트랜지스터(802, 804, 852, 854, 856 및 858)는 1비트의 데이터를 저장하도록 구성된다. 도시된 FinFET 트랜지스터들 각각은 도 1, 도 2 또는 도 3에 따라 구성될 수 있다. 메모리는 FinFET 트랜지스터들(802, 804, 852, 854, 856 및 858) 각각의 대응하는 제1 게이트를 제어하기 위해 제1 게이트 기록 및 홀드 로직 제어 회로(830)를 포함한다. 또한, 메모리는 FinFET 트랜지스터들(802, 804, 852, 854, 856 및 858) 각각의 대응하는 제2 게이트를 제어하기 위해 제2 게이트 기록 및 홀드 로직 제어 회로(840)를 포함한다. 메모리는 또한, FinFET 트랜지스터들(802, 804, 852, 854, 856 및 858) 각각의 대응하는 제3 게이트를 제어하기 위해 제3 게이트 기록 및 홀드 로직 제어 회로를 포함한다. 표현의 간략함을 위해, FinFET 트랜지스터들(802, 804, 852, 854, 856 및 858) 각각은 도 1에서와 같이 구성된다.
동작 동안, 대표적인 예로서 FinFET 트랜지스터(804)를 사용하여, 소스-드레인 바이어스는 소스-드레인 채널(핀)(814)의 길이 축(860)에 본질적으로 평행한 방향으로 인가될 수 있다. 제1 게이트(816)는 매립 산화물(BOX)층(818) 아래에 위치되고, BOX층(818)은 핀(814)의 제1 면에 인접하게 위치된다. 제2 게이트(806)는 제2 면에서 핀(814)에 인접하고, 제3 게이트(812)는 제3 면에서 핀(814)에 인접하게 위치된다. 제1 바이어스 라인(824)은 제1 게이트(816)를 바이어싱하도록 구성된다. 제2 바이어스 라인(820)은 제2 게이트(806)를 바이어싱하도록 구성되고, 제3 바이어스 라인(822)은 제3 게이트(812)를 바이어싱하도록 구성된다. 길이 측 바이어스가 핀(814)의 길이 축(860)을 따라 인가된 결과, 전류(808)는 소스로부터 드레인까지 핀(814)의 길이 축을 따라 흐른다. FinFET 트랜지스터(804)의 기록 페이즈 동안, 바이어스 전압들이 선택되고 라인들(824, 820, 및 822) 각각에 인가되어 핀 내의 전류(808)의 특정 값 및 핀의 내부 영역 내의 정공들의 구축을 초래한다. FinFET 트랜지스터(804)의 홀드 상태 동안, 라인들(824, 820 및 822)에 의해 인가된 전압들은 대응하는 홀드 값들에서 세팅된다. FinFET 트랜지스터(804)의 소거 모드에서, 전자들이 핀(814)의 내부로 주입되어, 초과 홀 농도를 중립화할 수 있다.
제1 바이어스 라인(824)은 제1 게이트 기록 및 홀드 로직 제어 회로(830)에 의해 제어될 수 있다. 제2 바이어스 라인(820)은 제2 게이트 기록 및 홀드 로직 제어 회로(840)에 의해 제어될 수 있다. 제3 바이어스 라인(822)은 제3 게이트 기록 및 홀드 로직 제어 회로(850)에 의해 제어될 수 있다. 유사한 방식으로, 단일 비트의 데이터를 저장하는 다른 FinFET 트랜지스터들 각각은 대응하는 바이어스 라인들에 의해 제어될 수 있고, 각각의 바이어스 라인은 대응하는 제어 회로에 의해 차례로 바이어싱된다. 예를 들어, FinFET들의 대응하는 제2 게이트들 각각은 제2 게이트 기록 및 홀드 로직 제어 회로(840)에 의해 제어되며, 제1 게이트 바이어스들 각각은 제1 게이트 기록 및 홀드 로직 제어 회로(830)에 의해 제어되고, FinFET들의 대응하는 제3 게이트들 각각은 제3 게이트 기록 및 홀드 로직 제어 회로(850)에 의해 제어된다. 도 4-6에 예시된 바와 같이, 더 낮은 바이어스 전압들은 도 7과 관련하여 설명된 바와 같은 이점들을 제공하기 위해 기록 및 홀드 페이즈 동안 사용될 수 있다.
도 9는 트랜지스터를 제조하는 방법의 특정 예시적인 실시예의 흐름도이다. 블록(902)에서, 트랜지스터의 게이트는 표면을 가지는 기판 내에 형성된다. 블록(904)으로 이동하면, 매립 산화물(BOX)층이 제1 BOX층 면에서의 게이트에 인접한 기판 내에 형성된다. 블록(906)으로 진행하면, 융기된 소스-드레인 채널(핀)이 핀의 적어도 일부분이 기판의 표면으로부터 연장하는 곳에 형성되며, 제1 핀 면은 BOX층의 제2 BOX층 면에 인접한다. 게이트(하부 게이트)는 BOX층을 통해 핀에 전기적으로 연결되며, 게이트는 제1 바이어스 소스에 전기적으로 연결되도록 동작가능하다. 블록(908)으로 진행하면, 제2 핀 면에서의 핀에 전기적으로 연결되는 제2 게이트(전면 게이트)가 형성된다. 블록(910)으로 이동하면, 제3 핀 면에서의 핀에 전기적으로 연결되는 제3 게이트(후면 게이트)가 형성된다. 전면 게이트는 제2 바이어스 소스에 전기적으로 연결되도록 동작가능하고, 후면 게이트는 제3 바이어스 소스에 전기적으로 연결되도록 동작가능하다. 블록(912)으로 진행하면, 선택적으로, 제4 핀 면에서 핀에 전기적으로 연결되는 제4 게이트가 형성된다. 방법은 블록(914)에서 종료한다.
도 10은 FinFET 트랜지스터 비트 셀(또한, 여기서 "비트 셀"이라 명명됨)을 프로그래밍하는 방법의 특정 예시적인 실시예의 흐름도이다. 블록(1002)에서, FinFET 트랜지스터 비트 셀의 하부 게이트(또한 여기서 "제1 게이트"라 명명됨)는 제1 기록 바이어스 전압으로 바이어싱되고, 하부 게이트는 비트 셀의 소스-드레인 채널("핀")에 전기적으로 연결되고, 핀은 소스 종단 및 드레인 종단을 가지고, 핀은 기판으로부터 돌출되고, 하부 게이트는 기판 내에 위치된 매립 산화물(BOX)층에 의해 핀으로부터 분리된다. 블록(1004)으로 이동하면, 선택적으로 전면 게이트(또한, 여기서 "제2 게이트")가 제2 기록 바이어스 전압으로 바이어싱되고, 전면 게이트는 제2 핀 면에서 핀에 전기적으로 연결된다. 블록(1006)으로 진행하면, 후면 게이트(또한 여기서 "제3 게이트")는 선택적으로 제3 기록 바이어스 전압으로 바이어싱되며, 후면 게이트는 제3 핀 면에서 핀에 전기적으로 연결된다. 블록(1008)으로 이동하면, 선택적으로, 상부 게이트(또한, 여기서 "제4 게이트"라고 명명됨)는 제4 기록 바이어스 전압으로 바이어싱된다. 1010으로 진행하면, 프로그램 전압은 핀의 드레인 종단과 소스 종단 간의 길이 방향으로 인가되어, 소스-드레인 전류가 흐르게 한다.
블록(1012)으로 이동하면, 비트 셀의 하부 게이트는 제1 홀드 바이어스 전압으로 바이어싱된다. 특정 예시적인 실시예에서, 제1 홀드 바이어스 전압은 제1 기록 바이어스 전압과는 상이하다. 블록(1014)으로 이동하면, 선택적으로, 전면 게이트는 제2 홀드 바이어스 전압으로 바이어싱될 수 있다. 특정 예시적인 실시예에서, 제2 홀드 바이어스 전압은 제2 기록 바이어스 전압과는 상이하다. 블록(1016)으로 이동하면, 후면 게이트는 제3 홀드 바이어스 전압으로 바이어싱될 수 있다. 특정 예시적인 실시예에서, 제3 홀드 바이어스 전압은 제3 기록 바이어스 전압과는 상이하다. 블록(1018)으로 진행하면, 상부 게이트는 제4 홀드 바이어스 전압으로 바이어싱될 수 있다. 특정 예시적인 실시예에서, 제4 홀드 바이어스 전압은 제4 기록 바이어스 전압과는 상이하다. 블록(1020)으로 이동하면, 바이어스 전압들은 데이터 비트의 저장 동안 홀드 바이어스 값들로 유지된다.
결정 블록(1022)으로 진행하면, 저장된 비트를 리프레시할 지의 여부에 대한 결정이 이루어진다. 저장된 비트가 리프레시되는 경우, 블록(1002)으로 돌아가서, 비트 셀의 하부 게이트는 제1 기록 바이어스 전압으로 바이어싱되고, 방법은 블록(1004)으로 진행한다. 만약, 결정 블록(1022)에서, 저장된 비트가 리프레시되지 않는다면, 결정 블록(1024)으로 진행하여, 비트 셀을 소거할 지의 여부에 대한 결정이 이루어진다. 비트 셀이 소거되지 않는 경우, 방법은 블록(1028)에서 종료한다. 비트 셀이 소거되는 경우, 블록(1026)으로 진행하여, 전자들이 비트 셀을 소거하기 위해 핀 내로 주입된다. 방법은 블록(1028)에서 종료한다.
3개의 독립적으로 전기적으로 바이어스 가능한 게이트들을 가지는 FinFET 트랜지스터는 FinFET 트랜지스터가 오직 2개의 게이트들만을 가지는 FinFET 트랜지스터에서보다 더 낮은 바이어스 전압들을 가지고 데이터 비트를 저장가능 하게 한다. 더 낮은 바이어스 전압들에서 데이터를 홀드하는 것은 도 7에 예시된 바와 같이 메모리 리프레시 사이의 시간들을 더 길게 할 수 있어서, 결과적으로 전력 소비를 낮출 수 있다. 특히, FinFET 트랜지스터는 핀에 전기적으로 연결하며, 매립 산화물(BOX)층 아래에 위치되는 제1 게이트를 가지도록 구성될 수 있다. 매립 산화물(BOX)층 아래의 게이트가 선택적으로 바이어싱되는 경우, 홀드 페이즈는 오직 2개의 게이트들을 가지는 FinFET 트랜지스터에서의 대응하는 바이어스 전압들보다 제2 게이트 및 제3 게이트의 더 낮은 바이어스 전압들에서 작동(invoke)될 수 있다.
도 11을 참조하면, FinFET 트랜지스터를 이용하는 전자 디바이스의 특정 예시적인 실시예의 블록도가 도시되며, 일반적으로 1100으로 표기된다. 디바이스(1100)는 메모리(1132)에 연결된 디지털 신호 프로세서(DSP)(1110)와 같은 프로세서를 포함한다. 디바이스(1100)는 또한 FinFET 메모리(1164)를 포함한다. 예시적인 예에서, FinFET 메모리(1164)는 도 1-3 및 8의 시스템들 중 하나 이상에 도시된 FinFET 트랜지스터를 포함하고, FinFET 트랜지스터는 도 4-7 및 10 중 하나 이상에 따라 동작할 수 있고, 도 9 또는 이들의 임의의 조합에 따라 형성될 수 있다. FinFET 메모리(1164)가 디지털 신호 프로세서(DSP)(1110)의 일부분으로서 도시되지만, 다른 실시예들에서, FinFET 메모리(1164)는 DSP(1110)로부터 분리될 수 있다.
도 11은 또한, 디지털 신호 프로세서(1110)에 그리고 디스플레이(1128)에 연결되는 디스플레이 제어기(1126)를 도시한다. 코더/디코더(CODEC)(1134)는 또한 디지털 신호 프로세서(1110)에 연결될 수 있다. 스피커(1136) 및 마이크로폰(1138)은 CODEC(1134)에 연결될 수 있다.
도 11은 또한 무선 제어기(1140)가 디지털 신호 프로세서(1110)에 그리고 무선 안테나(1142)에 연결될 수 있음을 표시한다. 특정 실시예에서, FinFET 메모리(1164), DSP(1110), 디스플레이 제어기(1126), 메모리(1132), CODEC(1134) 및 무선 제어기(1140)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(1122)에 포함된다. 특정 실시예에서, 입력 디바이스(1130) 및 전력 공급기(1144)는 시스템-온-칩 디바이스(1122)에 연결된다. 또한, 특정 실시예에서, 도 11에 예시된 바와 같이, 디스플레이(1128), 입력 디바이스(1130), 스피커(1136), 마이크로폰(1138), 무선 안테나(1142) 및 전력 공급기(1144)는 시스템-온-칩 디바이스(1122) 외부에 있다. 그러나, 디스플레이(1128), 입력 디바이스(1130), 스피커(1136), 마이크로폰(1138), 무선 안테나(1142), 및 전력 공급기(1144) 각각은 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(1122)의 컴포넌트에 연결될 수 있다.
당업자는 여기서 개시된 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합으로서 구현될 수 있음을 추가로 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환가능성을 명백하게 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 일반적으로 이들의 기능성의 견지에서 전술되었다. 이러한 기능성이 하드웨어로 구현될지 또는 소프트웨어로 구현될 지의 여부는 전체 시스템에 부과된 특정 애플리케이션 및 설계 제약들에 따른다. 당업자는 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정들이 본 개시내용의 범위로부터 벗어나게 하는 것으로서 해석되지 않아야 한다.
여기서 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이 둘의 조합에서 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그램가능한 판독-전용 메모리(PROM), 소거가능한 프로그램가능한 판독 전용 메모리(EPROM), 전기적 소거가능한 프로그램가능한 판독 전용 메모리(EEPROM), 레지스터들, 하드 디스크, 이동식 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 또는 당해 기술분야에 공지된 임의의 다른 형태의 저장 매체에서 상주할 수 있다. 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체로 정보를 기록할 수 있도록 예시적인 저장 매체가 프로세서에 연결된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC) 내에 상주할 수 있다. ASIC은 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말 내의 이산 컴포넌트들로서 상주할 수 있다.
개시된 실시예들의 이전 설명은 개시된 실시예들을 당업자가 제작 또는 사용하게 하도록 제공된다. 이들 실시예들에 대한 다양한 수정들이 당업자에게 필시 명확할 것이며, 여기서 정의된 원리들은 본 개시내용의 범위로부터 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 개시내용은 여기서 보여진 실시예들에 제한되도록 의도되는 것이 아니라 후속하는 청구범위에서 정의되는 바와 같은 원리들 및 신규한 특징들에 부합하는 가능한 최광의의 범위에 따라야 한다.

Claims (6)

  1. 비트 셀을 프로그래밍하는 방법으로서,
    제1 기록 바이어스 전압으로 비트 셀의 제1 게이트를 바이어싱하는 단계 ― 상기 제1 게이트는 제1 핀 면에서 상기 비트 셀의 소스-드레인 채널("핀")에 전기적으로 연결되고, 상기 핀은 소스 종단 및 드레인 종단을 가지고, 상기 핀은 기판으로부터 돌출되고, 상기 제1 게이트는 상기 기판 내에 위치된 매립 산화물(BOX) 층에 의해 상기 핀으로부터 분리됨 ―;
    제2 기록 바이어스 전압으로 상기 핀에 연결된 제2 게이트를 전기적으로 바이어싱하는 단계 ― 상기 제2 게이트는 제2 핀 면에서 상기 핀에 전기적으로 연결됨 ―;
    제3 기록 바이어스 전압으로 상기 핀에 연결된 제3 게이트를 전기적으로 바이어싱하는 단계 ― 상기 제3 게이트는 제3 핀 면에서 상기 핀에 전기적으로 연결됨 ―;
    상기 핀의 소스 종단과 상기 핀의 드레인 종단 사이에 프로그램 전압을 인가하는 단계; 및
    미리 결정된 시간 기간 이후, 제1 홀드 바이어스 전압으로 상기 제1 게이트를 바이어싱하고, 제2 홀드 바이어스 전압으로 상기 제2 게이트를 바이어싱하고, 그리고 제3 홀드 바이어스 전압으로 상기 제3 게이트를 바이어싱하는 단계를 포함하고,
    상기 제1 홀드 바이어스 전압, 상기 제2 홀드 바이어스 전압, 및 상기 제3 홀드 바이어스 전압은, 상기 제1 홀드 바이어스 전압, 상기 제2 홀드 바이어스 전압, 및 상기 제3 홀드 바이어스 전압의 낮은 값들의 조합, 및 비트 저장소의 홀드 페이즈 동안 긴 리프레시(refresh) 사이클을 획득하도록 독립적으로 제어되는,
    비트 셀을 프로그래밍하는 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    제4 기록 바이어스 전압으로 상기 핀에 연결되는 제4 게이트를 전기적으로 바이어싱하는 단계를 더 포함하고, 상기 제4 게이트는 제4 핀 면에서 상기 핀에 전기적으로 연결되는, 비트 셀을 프로그래밍하는 방법.
  6. 제1항에 있어서,
    상기 제1 홀드 바이어스 전압은 상기 제1 기록 바이어스 전압과는 상이한, 비트 셀을 프로그래밍하는 방법.
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