CN105655244B - 使用轻离子注入制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

本发明涉及使用轻离子注入制造半导体器件的方法和半导体器件。在单晶半导体衬底(500a)中形成第一掺杂区(115)。经过处理表面(102a)将轻离子(499)注入到半导体衬底(500a)中以在第一掺杂区(115)和处理表面(102a)之间生成晶格空位,其中被用于注入轻离子(499)的注入束的主束轴(495)偏离沿着其发生轻离子(499)的引导的主晶向(485)至多1.5度。在晶格空位和氢原子的基础上形成具有与第一掺杂区(115)相反的导电类型的第二掺杂区(122)。

Description

使用轻离子注入制造半导体器件的方法和半导体器件
技术领域
本发明涉及使用轻离子注入制造半导体器件的方法和半导体器件。
背景技术
整流半导体器件以及半导体开关元件可以充当电荷载流子源以便当整流半导体器件从正向模式切换到阻断模式时或者当半导体开关元件从导通状态切换到关断状态时避免电路中的电压峰值。例如,电布置在半桥电路中的开关元件的接线形成只要开关元件处于导通状态时就存储磁能的寄生电感。当开关元件关闭时,寄生电感倾向于维持电流流动以耗散所存储的能量。通过提供足够的电荷载流子用于供应由寄生电感感生的电流,关闭的开关元件可以避免在半桥电路中的电压峰值。
期望改善半导体器件的开关行为。
发明内容
以独立权利要求的主题实现目标。从属权利要求涉及进一步的实施例。
根据实施例,一种制造半导体器件的方法包括在单晶半导体衬底中形成第一掺杂区。经过处理表面将轻离子注入到半导体衬底中以在第一掺杂区和处理表面之间生成晶格空位。被用于注入轻离子的注入束的主束轴偏离沿着其在半导体衬底中发生轻离子的引导(channel)的主晶向至多1.5度。在晶格空位和氢原子的基础上形成具有与第一掺杂区相反的导电类型的第二掺杂区。
根据另一实施例,一种制造半导体器件的方法包括在单晶半导体衬底中形成p掺杂区。经过处理表面将轻离子注入到半导体衬底中以在p掺杂区和处理表面之间生成晶格空位。被用于注入轻离子的注入束的主束轴偏离沿着其在半导体衬底中发生轻离子的引导的主晶向至多1.5度。在晶格空位处生成氢相关的施主以形成n掺杂区。
根据进一步的实施例,一种半导体器件包括在单晶半导体部分中的p掺杂区以及在p掺杂区和半导体部分的第二表面之间的n掺杂区。n掺杂区包含氢相关的掺杂剂。沿着垂直于第二表面的垂直轴的氢相关的掺杂剂的浓度分布至少包括第一范围结束峰值(end-of-range peak)。(i)在第一范围结束峰值与在第一范围结束峰值和最接近的相邻范围结束峰值之间的局部最小值之间,或者(ii)在不存在氢相关的掺杂剂的任何进一步的范围结束峰值的情况下,在第一范围结束峰值和第二表面之间的距离的一半之内,在第一垂直方向上距离第一范围结束峰值的第一距离处的第一掺杂剂浓度偏离在相对的第二垂直方向上距离第一范围结束峰值第一距离处的第二掺杂剂浓度不多于一个数量级。
本领域技术人员将在阅读以下详细描述以及查看附图时认识到附加的特征和优点。
附图说明
附图被包括以提供本发明的进一步理解,并且附图被并入本说明书,且组成本说明书的一部分。附图图示了本发明的实施例并且与描述一起用于解释本发明的原理。将容易理解本发明的其他实施例以及预期的优点,因为参考以下详细描述本发明的其他实施例以及预期的优点变得更好理解。
图1A是半导体衬底的部分的示意性横截面视图,用于图示根据实施例的涉及引导的轻离子注入的制造半导体器件的方法。
图1B是示意性地图示了分别具有一个范围结束峰值的晶体损伤密度分布的图,用于讨论实施例的效果。
图1C是示意性地图示了包括两个范围结束峰值的掺杂剂浓度分布的进一步的图,用于讨论实施例的效果。
图1D是示意性地示出了掺杂剂浓度分布的进一步的图,用于图示实施例的效果。
图2是用于执行根据实施例的制造半导体器件的方法的装置的示意性框图。
图3A是图示了具有由四个非引导的轻离子注入产生的四个范围结束峰值的掺杂剂浓度分布的示意图,用于讨论实施例的效果。
图3B是图示了根据实施例的具有由四个引导的轻离子注入产生的四个范围结束峰值的掺杂剂浓度分布的示意图。
图4A是根据实施例的功率半导体二极管的示意性横截面视图。
图4B是根据另一实施例的IGFET(绝缘栅场效应晶体管)的示意性横截面视图。
图4C是根据进一步的实施例的IGBT(绝缘栅双极晶体管)的示意性横截面视图。
图5A是图示了根据实施例的与处于不同加速能量的四个轻离子注入相关的在图4A至4C的任何半导体器件的部分中的HD(氢相关的施主)分布的示意性横截面视图,其中具有最高加速能量的轻离子注入被执行为引导的注入。
图5B是图示了根据实施例的与处于不同加速能量的四个轻离子注入相关的在图4A至4C的任何半导体器件的部分中的HD分布的示意性横截面视图,其中具有第二高加速能量的轻离子注入被执行为引导的注入。
图5C是图示了根据实施例的与处于不同加速能量的四个轻离子注入相关的在图4A至4C的任何半导体器件的部分中的HD分布的示意性横截面视图,其中具有第三高加速能量的轻离子注入被执行为引导的注入。
图5D是图示了根据实施例的与处于不同加速能量的四个轻离子注入相关的在图4A至4C的任何半导体器件的部分中的HD分布的示意性横截面视图,其中具有最低加速能量的轻离子注入被执行为引导的注入。
图6A是根据实施例的与通过使用轻离子注入形成漂移区带相关的半导体器件的部分的示意性横截面视图。
图6B是图示了根据实施例的涉及在漂移区带中的轻离子的使用的图6A的半导体器件中的HD分布的示意图。
图6C是图示了根据进一步实施例的涉及针对具有凸出的HD分布的漂移区带的轻离子的使用的图6A的半导体器件中的HD分布的示意图。
图7是根据实施例的与引导的轻离子注入的横向变化相关的半导体器件的部分的示意性横截面视图。
图8A是根据进一步实施例的制造半导体器件的方法的简化流程图。
图8B是根据与HD相关的另一实施例的制造半导体器件的方法的简化流程图。
具体实施方式
在以下详细描述中,参考形成所述以下详细描述的一部分的附图,并且在附图中经由图示示出其中可以实践本发明的具体实施例。要理解的是,在不背离本发明的范围的情况下可以利用其他实施例并且可以做出结构或逻辑改变。例如,可以在其他实施例上或者连同其他实施例使用针对一个实施例说明或描述的特征以产生又进一步的实施例。旨在本发明包括这样的修改和变化。使用具体语言描述示例,这不应被解释为限制所附权利要求书的范围。附图不按比例,并且仅供说明性目的。若非另有声明,否则由相同的参考标记在不同附图中指定相应的元件。
术语“具有”、“包含”、“包括”、“含有”等等是开放的,并且所述术语指示所声明的结构、元素或特征的存在,但不排除附加的元素或特征。冠词“一”、“一个”和“该”意图包括复数以及单数,除非上下文另有清楚指示。
术语“电连接”描述在电连接的元件之间的永久低欧姆连接,例如在所涉及的元件之间的直接接触或者经由金属和/或高度掺杂的半导体的低欧姆连接。术语“电耦合”包括可以在电耦合的元件之间提供适于信号传输的一个或多个介入元件,例如在第一状态中可控制以暂时地提供低欧姆连接并且在第二状态中提供高欧姆电去耦的元件。
图1A示出了用于制造多个相同的半导体器件的半导体衬底500a的部分。半导体衬底500a的材料是单晶半导体材料,例如硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗晶体(SiGe)、氮化镓(GaN)、砷化镓(GaAs)或者任何其他AIIIBV半导体。根据实施例,半导体衬底500a是单晶硅晶片或者单晶碳化硅晶片,其具有在前侧处的平面前表面101a以及在相对的后侧处的处理表面102a。垂直于处理表面102a的方向是垂直方向,并且平行于处理表面102a的方向是水平方向。
半导体衬底500a具有适于引导轻离子的晶格。通常,在单晶材料的一些晶向上,开放空间直地延伸到晶体中。开放空间形成沟道,经过所述沟道,相比于沟道之外,轻离子以与晶格的原子更少的相互作用行进。沟道某种程度上引导轻离子,其中进入这样的沟道的轻离子示出不同于进入在沟道之外的半导体衬底500a的轻离子的减速模式的减速模式。沟道方向与主晶向一致。
在接近或者直接邻接前表面101a的半导体衬底500a中形成至少一个第一掺杂区115。第一掺杂区115可以是p掺杂的,例如,以硼(B)原子掺杂。将诸如氢(H)、氦(He)或锂(Li)离子之类的轻离子499通过处理表面102a注入到半导体衬底500a中以在处理表面102a和第一掺杂区115之间形成具有与第一掺杂区115相反的导电类型的第二掺杂区122。第一和第二掺杂区115、122可以直接彼此相邻。根据其他实施例,中间漂移区带121可以与第一掺杂区115形成pn结,并且与第二掺杂区122形成单极同质结。
在将轻离子499指向半导体衬底500a的注入束的主束轴495和沿着其发生轻离子的引导的主晶向485之间的最大倾角是至多1.5度,例如,至多1.0度。在主束方向495和沿着其发生轻离子的引导的主晶向485之间的最大倾角以及至多±0.5度的注入束入射角可变性针对半导体衬底500a的至少80%的处理表面102a有效。
根据实施例,半导体衬底500a具有比如硅(Si)的金刚石立方晶格。在金刚石立方晶格的情况下,半导体衬底500a的暴露的处理表面102a可以与(100)晶面一致,可以向{100}晶面倾斜至多±2度或者可以是适于引导的任何其它面。相应地,<100>晶向或者任何其他适合的方向与处理表面102a垂直延伸,所述<100>晶向是沿着其发生引导的若干主晶向中的一个。
图1B示出了图1A的引导的轻离子注入的效果。分布401指示以对数刻度的根据针对处于0、±0.2和±0.5度的倾角的引导的氢注入到处理表面102a的距离d的在图1A的半导体衬底500a中的晶体损伤密度NC(d)。分布402指示针对处于相同的加速能量的、处于7度的倾角并且以相同对数刻度的非引导的氢注入的晶体损伤密度NC(d)。
当通过非引导的注入经过在d=0处的处理表面102a注入诸如氢离子(质子)之类的轻离子时,大多数轻离子最终以晶体损伤例如晶格空位的代价在是加速能量的函数的峰值距离dpr处停下来。只有很少的轻离子更深穿透到晶格中,使得晶体损伤密度NC(d)超过峰值距离dpr突然减少。在由轻离子横越(traverse)的区中,晶体损伤的密度近似恒定,或者随着穿透深度增加而稍微增加。
针对非引导的轻离子注入的晶体损伤密度NC(d)的分布402示出在dpr处的明显的范围结束峰值,其中晶体损伤密度NC(d)的峰值是轻离子在最终被减速之后停下来之处。在低于HD(氢相关的施主)的离解温度的温度处回火之后,固有和/或注入的氢原子装饰(decorate)晶格空位并且形成HD。因为晶格空位不扩散,所以分布402还定性地近似非引导的注入的最终垂直HD浓度梯度(HD分布)NHD(d)。在对数NHD(d)轴处的长条分别对应于一个数量级。
分布401示出了在引导的轻离子注入之后的晶体损伤密度NC(d)。由于注入的轻离子的高动能,仅轻离子的大约百分之十的小部分经过沟道进入晶格。其余的离子如在非引导的注入的情况下那样进入沟道之外的晶格。因此,指示引导的轻离子的范围结束峰值的峰值距离dp1近似对应于指示非引导的轻离子的范围结束峰值的峰值距离dpr。范围结束峰值的峰值被减小了实质上对应于引导的轻离子的部分的量,该引导的轻离子的部分仅在超过峰值距离dp1后通过与晶格的破坏性相互作用而停下来。进入沟道的注入的轻离子的部分不贡献于或者仅很低程度上贡献于在所横越的区中的晶体损伤,但是比非引导的轻离子显著地更深穿透到半导体衬底500a中。因此,在范围结束峰值周围的区中,针对引导的注入的分布401示出比针对非引导的注入的分布402相对于峰值距离dpr的对称性显著更高程度的相对于峰值距离dp1的对称性。
可以通过在范围结束峰值周围的更高程度的对称性将引导的轻离子注入区分于非引导的轻离子注入。例如,在轻离子的引导的注入之后的晶体损伤密度NC(d)的分布401包括在峰值距离dp1处的范围结束峰值。对于从1/2 dp1到3/2 dp1的半导体衬底的部分而言,晶体损伤密度NC(dp1-Δd)偏离晶体损伤密度NC(dp1+Δd)不多于一个数量级,其中0≤ Δd ≤ 1/2*dp1。在说明的示例中,在1/2*dp1处的NC1是在3/2*dp1处的NC2小于5倍,即小于500%。
根据使用非引导的轻离子注入的参考示例,在相同的范围之内,晶体损伤密度NC(dpr-Δd)偏离晶体损伤密度NC(dpr+Δd)多于一个数量级,其中0 ≤ Δd ≤ 1/2*dpr。在说明的示例中,在1/2*dpr处的NCR1是在3/2*dpr处的NCR2大于100倍,即多于两个数量级。
对于由峰值距离dp1的四分之一限定的从3/4*dp1到5/4*dp1的范围结束峰值周围的范围而言,针对dp1-Δd的引导的注入的晶体损伤密度NC(d)偏离针对dp1+Δd的晶体损伤密度NC(d)至多500%,而对于参考示例而言,在等价的范围中,偏离处于一个数量级的范围内。例如,在3/4*dp1处的NC3是在5/4*dp1处的NC4的2倍,即大约200%。
相同的考虑适用于通过以注入的和/或固有的氢装饰晶格空位生成的氢相关的施主的浓度NHD(d)。
图1C涉及具有多于一个范围结束峰值的HD分布403。在该情况下,参考在所涉及的范围结束峰值和最接近的相邻范围结束峰值之间的平滑的HD分布403的局部最小值,而不是参考在范围结束峰值和在d=0处的处理表面102a之间的一半距离,来限定在范围结束峰值周围的高对称性的区。平滑的HD分布是在两个相邻的范围结束峰值之间仅留下一个局部最小值的低通滤波的HD分布。
HD分布403示出了以对数刻度的、具有在dp1和dp2处的两个范围结束峰值以及在相邻的范围结束峰值之间的dm处的平滑的HD分布403的局部最小值的垂直HD密度梯度NHD(d)。在dm和(2*dp1-dm)之间,HD密度NHD(dp1-Δd)偏离HD密度NHD(dp1+Δd)不多于一个数量级。例如,在图1C中,在d=dm处的ND1以及在d=2*dp1-dm处的ND2彼此偏离小于2倍。在从dp1-1/2(dp1-dm)到dp1+1/2(dp1-dm)的距离的一半之内,HD密度NHD(dp1-Δd)偏离HD密度NHD(dp1+Δd)不多于500%。
在具有三个或更多个范围结束峰值的HD分布并且范围结束峰值具有两个相邻的进一步范围结束峰值的情况下,在所涉及的范围结束峰值以及两个相邻的范围结束峰值中的最接近的一个范围结束峰值之间的局部最小值被选择用于确定对称性并且用于将引导的注入区别于非引导的注入。
图1D图示了在由引导的注入产生的第一HD密度441和由非引导的注入产生的第二HD密度442之间的进一步差别。
第一HD密度441具有带有在到d=0处的第二表面的峰值距离dp处的峰值浓度NP的范围结束峰值。在dp和1.2*dp之间,第一HD密度441下降至多两个数量级。在dp和1.4*dp之间,第一HD密度441下降至多两个半数量级。
第二HD密度442具有带有在到第二表面的峰值距离dpr处的参考峰值浓度NPR的范围结束峰值。在dpr和1.2*dpr之间,参考HD密度442下降多于三个数量级。在dpr和1.4*dpr之间,参考HD密度442下降近似四个数量级。
图2涉及用于执行以上描述的注入方法的装置。
半导体衬底500a可以停在衬底载体480上,或者可以被固定在衬底载体480处。倾斜传感器单元492可以感测具有由离子束源490关于参考轴或者关于半导体衬底500a的表面生成的轻离子499的注入束的主束方向495的倾斜。倾斜传感器单元492可以将描述主束方向495的倾斜的信息传输到控制器470或者直接传输到致动器单元481。致动器单元481可以响应于从控制器470或者倾斜传感器单元492接收的信号来调整衬底载体480或者半导体衬底500a的倾斜。
离子束相对于主束方向495或者相对于半导体衬底500a的总入射角可变性是至多0.5度,例如至多0.3度。
针对半导体衬底500a的至少80%的表面满足涉及主束入射角可变性的条件。根据实施例,针对半导体衬底500a的至少90%的表面满足涉及主束入射角可变性的条件。
使用倾斜传感器单元492以及致动器单元481,半导体衬底500a被对准到主束方向495,使得主束方向495在至多± 2度的主束方向495和主晶向485之间的偏离下与主晶向485至少近似一致。根据实施例,在被选择用于引导的主晶向485和主束方向495之间的偏离小于1.0度,例如0度。
图3A和3B涉及应用引导的轻离子注入用于形成多注入场停止层。
图3A示出了基于以7度的注入角的四个非引导的轻离子注入的功率半导体二极管或PT-IGBT(穿通IGBT)的多注入场停止层122的HD分布413。HD分布413在超过在峰值距离dp4、dp3、dp2和dp1处的范围结束峰值中的每个后急剧减少。
图3B示出了使用以0度(分布411)和0.2度(分布412)的注入角的引导的轻离子注入的功率半导体二极管或PT-IGBT的掺杂分布411、412。由于在dp4、dp3、dp2和dp1处的范围结束峰值周围的对称性,氢相关的施主的基础(pedestal)密度更加逐渐地减少并且范围结束峰值从基础密度以不太明显的方式突出。
当例如PT-IGBT关闭时,供应阻断电压的耗尽区带从在IGFET单元的体区带和在图3B中的图的右侧处的漂移区带121之间的pn结开始逐渐地扩张。缓冲或场停止区带122避免耗尽区带和在逐渐地扩张的耗尽区带中的电场达到后侧的d=0处的电极。当电场扩张到后侧的方向中时,半导体器件可以从在耗尽区带和后侧之间的衬底部分供应电荷载流子用于支持外部电流流动。
当诸如砷或磷原子之类的掺杂剂原子被用作场停止区带122中的掺杂剂时,掺杂剂原子的扩散导致平滑的、类高斯的掺杂剂分布。因为在诸如掺杂剂原子之类的固定电荷载流子的数目是低的情况下,移动电荷载流子的数目是高的,并且反之亦然,所以随着耗尽区带扩张,可用于维持外部电流的自由电荷载流子的数目稳定地增加,并且这样的PT-IGBT的敏捷性(snappiness)是低的。然而,从后侧注入的掺杂剂原子的外扩散需要热预算(thermal budget),所述热预算可能损害在PT-IGBT的前侧上先前形成的掺杂区带中的结构以及掺杂剂梯度。
替代地,可以通过在完成在前侧处的处理之后生成HD来形成场停止区带122。然而,来自后侧的常规的轻离子注入示出在漂移区带121的侧上的陡峭HD分布过渡和/或使开关行为恶化的多个明显的峰值。仅处于不同的加速能量的相当大数目的注入可以使得这样的HD分布足够平滑。
替代地,仅少量引导的轻离子注入提供掺杂剂浓度的更加逐渐增加,使得半导体器件可以在已经触发开关过程之后的早期的时间点处逐渐地耗散电场。在相同总厚度的半导体器件处并且在相同数目的注入处,引导的轻离子注入改善半导体器件的敏捷性,因为耗尽区带可以以平滑、不太急剧的方式逐渐地扩张。在扩张的耗尽区带之外的电荷载流子连续可用于供应由外部电路元件感生的电流。
引导的轻离子注入允许在后期的处理阶段处组合在漂移区带121和晶片后侧之间的有效掺杂剂浓度的逐渐过渡与来自半导体器件的后侧的缓冲或场停止区带122的形成。与以非引导的注入近似针对场停止区带122的逐渐场(gradual field)浓度分布的方法相比,实施例用较少数目的注入进行用于实现可比较的效果或者甚至更好的效果。
图4A图示了具有大于1000mA(例如大于10A或大于100A)的标称正向电流IF的功率半导体二极管501。
单晶半导体材料(例如硅)形成具有在前侧处的平面第一表面101以及在相对于前侧的后侧处的平行于第一表面101的平面第二表面102的半导体部分100。
在第一和第二表面101、102之间的最小距离取决于功率半导体二极管501被指定的电压阻断能力。例如,当半导体二极管501被指定大约1200 V的阻断电压时,在第一和第二表面101、102之间的距离可以在从90 µm到200 µm的范围内。与具有更高阻断能力的半导体器件相关的其他实施例可以提供几百µm的厚度的半导体部分100。具有更低阻断能力的半导体器件的半导体部分100可以具有25 µm到90 µm的厚度。
在平行于第一表面101的平面中,半导体部分100可以具有带有几毫米的范围内的边长的矩形形状或者带有几厘米的直径的圆形形状。平行于第一表面101的方向是水平方向并且垂直于第一表面101的方向是垂直方向。
半导体部分100包括与在前侧处的第一负载电极310形成欧姆接触的第一掺杂区115。第一负载电极310形成阳极端子A或者电连接到阳极端子A。
重掺杂接触层130与在后侧处的第二负载电极320形成欧姆接触。第二负载电极320形成阴极端子K或者电连接到阴极端子K。半导体部分100进一步包括与第一掺杂区115形成pn结的弱掺杂的漂移区121。在漂移区121中的有效掺杂剂浓度可以是至少1E12 cm-3并且是至多1E17 cm-3。在漂移区121中的掺杂可以对应于在半导体部分100中的初始背景掺杂。场停止区带122将接触层130和漂移区121分离并且与接触层130和漂移区121形成单极同质结。场停止区带122包括基于轻离子(例如质子)的引导的注入的HD。HD的浓度分布可以包括一个、两个或更多个的范围结束峰值,其中范围结束峰值的峰值可以随着到第二表面102的距离增加而减少。
图4B涉及IGFET 502。至于半导体部分100、漂移区带121、场停止区带122和接触层130的细节,参考图4A的描述。IGFET 502包括晶体管单元TC,所述晶体管单元TC可以是具有n导电性源区带并且具有形成晶体管单元TC的体区带的第一掺杂区115的部分的IGFET单元。体区带分别将源区带与漂移区带121分离。源区带可以电连接或者耦合到在前侧处的第一负载电极。第一负载电极可以形成或者可以电连接到源端子S。
晶体管单元TC的栅极电极可以电连接或耦合到栅极端子G并且可以通过栅极电介质电容性地耦合到体区带。经受被施加于栅极端子G的电压,反型沟道在体区带中形成并且提供经过晶体管单元TC的电子流,使得在IGFET 502的导通状态下,电子经过晶体管单元TC进入漂移区带121。
晶体管单元TC可以是具有被布置在半导体部分100的轮廓之外的横向栅极结构的平面单元,或者可以是具有从第一表面101延伸到半导体部分100中的沟槽栅极结构的沟槽单元。例如,可以在由沟槽栅极结构分离的半导体台面中形成晶体管单元TC的源和体区带。
图4C涉及IGBT 503,例如具有p型接触层130和电连接到集电极端子C的第二负载电极320的PT-IGBT。源和体区带电连接或耦合到发射极端子E。为了进一步细节,参考图4A的半导体二极管501以及图4B的IGFET 502的描述。
图4A至4C的半导体器件501、502、503的场停止区带122的形成包括来自晶片后侧的至少一个引导的轻离子注入。可以通过多个引导的轻离子注入或者通过一个或多个引导的轻离子注入与一个或多个非引导的轻离子注入的组合来形成场停止区带122。
例如,针对氢相关的施主的以下垂直密度梯度中的任何一个可以与图4A至4C的半导体二极管501、IGFET 502和IGBT 503中的任何一个组合。
在图5A至5D中,处于不同加速能量的四个轻离子注入限定场停止区带122的垂直延伸。轻离子注入的剂量可以随着加速能量增加而减少,以近似NHD(d)到d=0处的第二表面的方向上的稳定增加。在场停止区带122中的HD密度NHD(d)的基础部分从接触层130的界面到与漂移区带121的界面逐渐地减少。范围结束峰值在峰值距离dp4、dp3、dp2、dp1处从基础部分突出。漂移区带121的至少一部分可以具有均匀的背景掺杂剂浓度NB。逐渐地减少的基础部分支持在改变到阻断状态期间的自由电荷载流子的连续增加的可用性。明显的范围结束峰值可以贡献于在开关行为中的不连续性。
在图5A中,具有最低剂量并且处于最低的加速能量的、在峰值距离dp4处的注入被执行为引导的注入,而在峰值距离dp3、dp2和dp1处的注入是非引导的注入。引导的注入的高剂量导致HD分布431在超过dp1后的基础密度的稳定减少。
在图5B的HD分布432中,具有第三高的加速能量的、在峰值距离dp3处的注入是引导的注入,而在峰值距离dp4、dp2和dp1处的注入是非引导的注入。
在图5C中,具有第二高的加速能量的、在峰值距离dp2处的注入是引导的注入,而对应于峰值距离dp4、dp3和dp1的注入是非引导的注入。将引导的注入移到更高加速能量可以支持所产生的HD分布433在漂移区带121和场停止区带122中的最深的范围结束峰值dp1之间的更平滑过渡。
在图5D中,由处于对应于峰值距离dp1的最高加速能量的一个引导的注入产生HD分布434。具有对应于峰值距离dp2、dp3和dp4的加速能量的进一步注入是非引导的注入。HD分布434展示在漂移区带121中的掺杂剂浓度NB与在场停止区带122中的峰值距离dp1处的第一范围结束峰值之间的长的、平滑的过渡。过渡可以延伸得深入漂移区带121,例如深入直到在第一范围结束峰值和p掺杂区之间的距离的至少三分之一,该p掺杂区与漂移区带121形成pn结并且在漂移区带121与在d=dmax处的第一表面之间形成。引导的注入的注入角相对于第一表面是至少3.5度,例如至少5度,例如7度。
图6A到6C涉及半导体器件500,该漂移区带121通过使用引导的轻离子注入至少部分地形成。说明的实施例涉及具有晶体管单元TC和漂移区带121的半导体器件500,其中在漂移区带121中的有效掺杂剂分布被引导的轻离子注入调制。其他实施例可以涉及没有任何晶体管单元TC的半导体器件500。
可以是IGFET、IGBT或MGD(MOS栅极二极管)的半导体器件500包括具有沿着在前侧处的第一表面101形成的IGFET单元TC的半导体部分100。沿着在相对于前侧的后侧处的第二表面102形成重p或n掺杂的接触层130。每个晶体管单元TC包括具有导电栅极电极155的栅极结构150,所述导电栅极电极155可以包括重掺杂的多晶硅层和/或含金属层或者由重掺杂的多晶硅层和/或含金属层组成。栅极结构150可以是从第一表面101延伸到半导体部分100中的沟槽栅极。栅极电极155针对半导体部分100完全绝缘。栅极电介质151将栅极电极155至少与体区带115分离。栅极电介质151将栅极电极155电容性地耦合到在体区带115中的沟道部分。栅极电介质151可以包括下述项或者由下述项组成:半导体氧化物,例如热生长或沉积的氧化硅、半导体氮化物,例如沉积或热生长的氮化硅、半导体氮氧化合物,例如氮氧化硅,或者其组合。
当施加到栅极电极150的电压超过预设的阈值电压时,电子在体区带115的沟道部分中积聚并且形成使得在漂移区带121和体区带115之间的pn结对于电子可渗透的反型沟道。
除了晶体管单元TC之外,半导体器件500可以包括辅助单元AC,所述辅助单元AC可以是针对RC-IGBT(逆导型IGBT)的二极管单元、用于在关闭晶体管单元TC之前减少在半导体部分100中的电荷载流子等离子体密度的去饱和单元和/或增加在IGFET单元TC的导通状态的子期间(sub period)中增加电荷载流子等离子体密度的增强单元。辅助单元AC可以包括具有场电极165的场电极结构160以及使场电极165与半导体部分100的材料绝缘的场电介质161,所述场电极165可以电连接到发射极端子E。为了进一步细节,参考先前的附图的描述。
在漂移区带121中的有效掺杂剂浓度至少部分地由从晶片的后部的一个或多个引导的轻离子注入产生,其中漂移区带121可以具有或者可以不具有由施主原子、氧相关的掺杂剂和/或HD产生的初始n型背景掺杂。初始背景掺杂可以低于1E14 cm-3并且可以在最终掺杂水平的1%和80%之间。替代地,可以在通过轻离子生成n型掺杂之前提供低掺杂的p型掺杂。
图6B示出了图6A沿着线I-I的半导体器件500的垂直掺杂剂分布460。
第一分布部分461表示沿着d=0处的第二表面102的重掺杂的p掺杂或n掺杂接触层130。在接触层130中的掺杂剂浓度足够高以确保与第二负载电极320的欧姆接触。
第二分布部分462对应于体区带115。沿着第一表面101,第三分布部分463指示重n掺杂的源区带110。第四分布部分464由质子的四个引导的注入产生,并且形成更重掺杂的场停止区带122以及更低掺杂的漂移区带121的至少一部分。在场停止区带122和漂移区带121之间的界面可以被限定在距离第二表面102距离dT处,在距离dT处,漂移区带122中的有效掺杂剂浓度低于例如5E13 cm-3的预先限定的值。
使用至少一个引导的注入,可以调整在漂移区带121中的基区掺杂。例如,在到第二表面102的一段距离处的氢相关的施主的浓度是在pn结处的氢相关的施主的浓度的至少150%,例如至少200%,所述一段距离是最接近于在体区带115和漂移区带121之间的pn结的氢相关的施主的该范围结束峰值的峰值距离的至少150%,例如至少200%。经由示例,在体区带115和第二表面102之间的距离可以在50 µm和500 µm之间,例如在80 µm和200 µm之间,并且在最接近于pn结的氢相关的施主的范围结束峰值和第二表面102之间的距离可以在从20 µm 到40 µm的范围内。相同的考虑适用于没有晶体管单元、具有阳极区带而不是体区带115的功率半导体二极管。
提供根据实施例的漂移区带掺杂剂分布在没有处于超过2.6 MeV的阈值能量的加速能量处的质子注入的情况下进行,这鉴于针对核技术装置的法律要求可以导致临界中子辐射。
因为在注入之后,氢原子近似处于用于形成HD的必要位置处,所以可以以处于或者低于400摄氏度的温度执行注入的回火,使得氧诱导热施主的形成可以被抑制到高的程度。以热施主的低形成率,相比于包括以高于400度的温度诱导热施主的形成的回火的方法,从半导体衬底到半导体衬底或者在半导体衬底之内的氧浓度的波动对器件特性的影响可以被减小。此外,在处于或者低于近似400 °C的适中温度处的退火使得该过程可兼容于BEOL(线的后端)过程,并且因此促进将其引入到过程流中。另外,所述方法在没有从前侧的高能量注入的情况下进行,该高能量注入可能损伤先前形成的栅极电介质151。以该方式,从后侧的引导的注入增加栅极电介质的可靠性。
通过适当地选择加速能量、注入剂量以及针对在注入之后的回火的温度梯度,第四分布部分464可以被调整以生成处于阻断状态的梯形场分布,由此改善半导体器件500在开关期间的软化度(softness)并且同时提高阻断能力和辐射强度(ruggedness)。处于至少部分地补偿短路感生的电子流的短路条件下的固定的正空间电荷支持耗尽区带的更宽扩张并且减小在短路条件期间发生的最大场强。
根据另一实施例,引导的轻离子注入可以补偿半导体衬底500的背景掺杂的波动。
根据涉及富氧和/或富碳半导体部分100的实施例,由在漂移区带121中的引导效应生成的晶体损伤被用于增加氧相关的热施主(OTD)的生成率以便实现在漂移区带122中的更高背景掺杂或者以低热预算和/或以更低的注入剂量实现相同的背景掺杂。
在半导体器件500是IGFET的情况下,如图示的在漂移区带121中的掺杂剂梯度显著地减少导通电阻RDSon而没有或具有对电压阻断能力的低负面影响。
图6C涉及使用一个或引导的注入的对称性来调整半导体器件500的基区掺杂的掺杂分布470。一个或多个引导的轻离子注入可以被用于增加在漂移区带121的垂直中心中的有效掺杂剂浓度。方法以相比于例如以高能量注入掺杂剂原子更简单并且更有成本效率的方式提供凸出的掺杂剂分布470。凸出的掺杂剂分布能够实现功率器件的更软开关行为。
在图6C中示出的掺杂分布470的类型或者类似于在图6C中示出的掺杂分布470的埋藏引导分布可以与在图3A和3B中示出的HD分布411、412、413的类型或者类似于在图3A和3B中示出的HD分布411、412、413的引导或非引导缓冲或场停止分布组合。
图7示出了根据实施例的与横向变化的氢相关的掺杂剂浓度分布相关的半导体器件500。可以在引导的注入之前形成注入掩模,其中注入掩模覆盖第一部分并且暴露从其获得半导体器件的半导体衬底的前侧或后侧上的第二部分。注入掩模可以针对注入束遮蔽所覆盖的部分,或者可以使注入束从引导轴散射离开,使得注入在被暴露的部分中是引导的,并且在被覆盖的部分中是非引导的。
例如,半导体器件500可以包括半导体部分100的有源区域610,其中有源区域610包括限定半导体器件500的功能的结构,所述结构可以是或者可以包含功率半导体二极管、IGBT、IGFET或MGD。可以根据图4A至4C的半导体二极管501、IGFET 502和IGBT 503中的任何一个来配置有源区域610。边缘区域690直接地邻接围绕有源区域610的半导体部分100的侧向表面103。
可以例如在后侧处使用注入掩模,使得边缘区域690和有源区域610中的至少一个包含由具有比对于非引导的轻离子注入更高的对称性的范围结束峰值的引导的轻离子注入产生的氢相关的施主。在边缘区域690和有源区域610两者包含氢相关的掺杂剂的情况下,在边缘区域690中的氢相关的掺杂剂的垂直浓度分布不同于在有源区域610中的氢相关的掺杂剂的垂直浓度分布。在仅将注入的离子从引导方向散射离开的意义上,可以使用注入掩模,因而局部地减小引导的离子的分数但不阻断注入。
根据实施例,在有源区域610中的漂移区带121中的垂直HD分布不同于在边缘区域690的相应的部分中的垂直HD分布。
根据另一实施例,在有源区域610中的场停止区带122中的垂直HD分布不同于在边缘区域690的相应部分中的垂直HD分布。
根据进一步实施例,在有源区域610中的半导体部分100的基区掺杂可以不同于在边缘区域690中的基区掺杂。例如,在边缘区域690中的基区掺杂可以低于在单元区域610中的以在没有显著地降低开关软化度的情况下改善边缘区域690的阻断能力。
图8A涉及制造半导体器件的方法。在单晶半导体衬底中形成第一掺杂区(702)。通过引导的轻离子注入,经过处理表面将轻离子注入到半导体衬底中以在第一掺杂区和处理表面之间生成晶格空位(704)。在晶格空位的基础上,形成具有与第一掺杂区相反的导电类型的第二掺杂区(706)。
图8B涉及制造半导体器件的进一步方法。在单晶半导体衬底中形成p掺杂区(712)。通过引导的轻离子注入,经过处理表面将轻离子注入到半导体衬底中以在p掺杂区和处理表面之间生成晶格空位(714)。通过以氢原子装饰晶格空位,形成n掺杂区(716)。
虽然本文已经说明和描述了具体的实施例,但是本领域普通技术人员将理解,在不背离本发明的范围的情况下,各种变更和/或等价实施方式可以代替所示出和描述的具体实施例。本申请意图覆盖本文讨论的具体实施例的任何修改或变型。因此,意图是本发明仅被权利要求书及其等价物限制。

Claims (30)

1.一种制造半导体器件的方法,所述方法包括:
在单晶半导体衬底(500a)中形成第一掺杂区(115);
经过处理表面(102a)将轻离子(499)注入到半导体衬底(500a)中以在第一掺杂区(115)和处理表面(102a)之间生成晶格空位,其中被用于注入轻离子(499)的注入束的主束轴(495)偏离沿着其发生轻离子(499)的引导的主晶向(485)至多1.5度;以及
在晶格空位和氢原子的基础上形成具有与第一掺杂区(115)相反的导电类型的第二掺杂区(122)。
2.根据权利要求1所述的方法,其中
注入束的入射角可变性针对处理表面(102a)的至少80%是至多±0.5度。
3.根据权利要求2所述的方法,其中
半导体衬底(500a)具有金刚石立方晶格,处理表面(102a)偏离{100}晶面至多±2度,并且主晶向(485)是<100>方向。
4.根据权利要求1至3中任一项所述的方法,其中
在半导体衬底(500a)中的氧浓度是至少1E15 cm-3和/或在半导体衬底(500a)中的碳浓度是至少1E13 cm-3
5.根据权利要求1至3中任一项所述的方法,进一步包括:
在相对于处理表面(102a)的前表面(101a)和第二掺杂区(122)之间形成绝缘栅场效应晶体管单元(TC),其中第一掺杂区(115)的部分形成晶体管单元(TC)的体区带(115),并且晶体管单元(TC)被配置成控制经过在前表面(101a)和处理表面(102a)之间的半导体衬底(500a)的电流流动。
6.根据权利要求1至3中任一项所述的方法,其中
以处于不同加速能量的两个或更多注入来注入轻离子(499),其中注入的注入剂量越低,注入的加速能量越高。
7.根据权利要求1至3中任一项所述的方法,进一步包括:
以大于1.5度的、在主束轴(495)和主晶向(485)之间的注入角注入轻离子(499)。
8.根据权利要求7所述的方法,其中
对于至少一个注入而言,注入角是至少3.5度。
9.根据权利要求8所述的方法,其中
在主束轴(495)偏离主晶向(485)至少3.5度下注入轻离子(499)的任何注入的加速能量低于在主束轴(495)偏离主晶向(485)至多1.5度下注入轻离子(499)的至少一个注入的注入能量。
10.根据权利要求1至3中任一项所述的方法,其中
半导体衬底(500a)是硅衬底并且第一掺杂区(115)是p掺杂的。
11.根据权利要求10所述的方法,其中
在形成第一和第二掺杂区(115、122)之前,在半导体衬底(500a)中的初始净掺杂剂浓度低于1E14 cm-3
12.根据权利要求1至3中任一项所述的方法,进一步包括:
在形成第一和第二掺杂区(115、122)之前测量在半导体衬底(500a)中的初始净掺杂剂浓度,并且在主束轴(495)偏离主晶向(485)至多1.5度的情况下确定至少一个注入的注入参数,以便在半导体衬底(500a)的至少部段中补偿初始净掺杂剂浓度与目标值的偏离。
13.根据权利要求1至3中任一项所述的方法,进一步包括:
通过在轻离子的引导的注入之后以高于热氧施主的形成温度的温度对半导体衬底(500a)进行回火来调整半导体衬底(500a)的基区掺杂。
14.根据权利要求1至3中任一项所述的方法,进一步包括:
在注入轻离子(499)之前,形成覆盖半导体衬底(500a)的第一部分并且暴露半导体衬底(500a)的第二部分的注入掩模。
15.根据权利要求14所述的方法,其中
注入掩模针对轻离子(499)遮蔽第一部分。
16.根据权利要求14所述的方法,其中
注入掩模将轻离子(499)从主束轴(495)散射离开。
17.一种制造半导体器件的方法,所述方法包括:
在单晶硅衬底(500a)中形成p掺杂区(115);
经过处理表面(102a)将轻离子(499)注入到半导体衬底(500a)中以在p掺杂区(115)和处理表面(102a)之间生成晶格空位,其中被用于注入轻离子(499)的注入束的主束轴(495)偏离沿着其发生注入轻离子的引导的主晶向(485)至多1.5度;以及
通过在晶格空位处生成氢相关的施主来形成n掺杂区(122)。
18.一种半导体器件,包括:
在单晶半导体部分(100)中的p掺杂区(115);以及
在半导体部分(100)的第二表面(102)和p掺杂区(115)之间的n掺杂区(121、122、125),其中n掺杂区(121、122、125)包含氢相关的掺杂剂,沿着垂直于第二表面(102)的垂直轴的氢相关的掺杂剂的浓度分布包括由引导的轻离子注入产生的第一范围结束峰值,其中
(i)在第一范围结束峰值与在第一范围结束峰值和最接近的相邻范围结束峰值之间的局部最小值之间,或者
(ii)在不存在氢相关的掺杂剂的任何进一步的范围结束峰值的情况下,在从第一范围结束峰值到第二表面(102)的距离的一半之内,
在第一垂直方向上距离第一范围结束峰值第一距离处的第一掺杂剂浓度偏离在相对的第二垂直方向上距离第一范围结束峰值第一距离处的第二掺杂剂的浓度不多于一个数量级。
19.根据权利要求18所述的半导体器件,其中
(i)在从第一范围结束峰值到在第一范围结束峰值和最接近的相邻范围结束峰值之间的局部最小值之间的距离的一半之内,或者
(ii)在不存在氢相关的掺杂剂的任何进一步的范围结束峰值的情况下,在从第一范围结束峰值到第二表面(102)的距离的四分之一之内,
在第一垂直方向上距离第一范围结束峰值第二距离处的第三掺杂剂浓度偏离在第二垂直方向上距离第一范围结束峰值第二距离处的第四掺杂剂的浓度不多于500 %。
20.根据权利要求18或19所述的半导体器件,其中
沿着垂直轴的氢相关的掺杂剂的浓度分布包括多于一个范围结束峰值。
21.根据权利要求18或19所述的半导体器件,其中
n掺杂区(121、122、125)形成直接邻接漂移区带(121)的场停止区带(122),所述漂移区带(121)与p掺杂区(115)形成pn结,其中在漂移区带(121)中的有效平均掺杂剂浓度在从1E12 cm-3到1E17 cm-3的范围内。
22.根据权利要求21所述的半导体器件,其中
在从p掺杂区(115)延伸到第一范围结束峰值或者多于一个范围结束峰值中的最接近的一个的单晶半导体部分(100a)的部段中,氢相关的施主的密度对于比100 μm厚的半导体部分(100a)而言,在第一掺杂区(115)和第一范围结束峰值之间的距离的至少三分之一内稳定地增加到各个范围结束峰值,并且对于高达100 μm的半导体部分(100a)而言,在p掺杂区(115)和第一范围结束峰值之间的距离的至少一半内稳定地增加到各个范围结束峰值。
23.根据权利要求22所述的半导体器件,其中
在场停止区带(122)中的氢相关的掺杂剂的浓度分布包括多于一个范围结束峰值,并且范围结束峰值的峰值随着距离第二表面(102)的距离增加而减少。
24.根据权利要求23所述的半导体器件,其中
范围结束峰值中的至少一个由非引导的轻离子注入产生。
25.根据权利要求23或24所述的半导体器件,其中
在范围结束峰值之中,具有到第二表面(102)的最大距离的范围结束峰值由引导的轻离子注入产生。
26.根据权利要求18或19所述的半导体器件,其中
n掺杂区(121、122、125)形成漂移区带(121)的至少一部分,所述漂移区带(121)与p掺杂区(115)形成pn结,其中在漂移区带(121)中的有效平均掺杂剂浓度在从1E12 cm-3到1E17cm-3的范围内。
27.根据权利要求26所述的半导体器件,其中
在漂移区带(121)中的氢相关的掺杂剂的浓度分布包括在相对于垂直轴的漂移区带(121)的中心部分中的多于一个范围结束峰值。
28.根据权利要求18或19所述的半导体器件,其中
氢相关的掺杂剂的浓度分布沿着平行于第二表面(102)的水平方向变化。
29.根据权利要求18或19所述的半导体器件,其中
n掺杂区(121、122、125)形成在沿着半导体部分(100)的侧向表面(103)的边缘区域(690)中的沟道停止部区(125),沟道停止部区(125)在第二表面(102)和相对的第一表面(101)之间的距离的至少50%内延伸。
30.根据权利要求18或19所述的半导体器件,其中
在到第二表面(102)的一距离处的氢相关的施主的浓度是在pn结处的氢相关的施主的浓度的至少150%,该距离是在第二表面(102)与最接近于在p掺杂区(115)和n掺杂区(121、122、125)之间的pn结的氢相关的施主的范围结束峰值之间的峰值距离的至少150%。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312135B2 (en) * 2014-03-19 2016-04-12 Infineon Technologies Ag Method of manufacturing semiconductor devices including generating and annealing radiation-induced crystal defects
DE112016000170T5 (de) 2015-06-17 2017-08-03 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zur Hestellung einer Halbleitervorrichtung
CN107408581B (zh) 2015-09-16 2020-11-06 富士电机株式会社 半导体装置及半导体装置的制造方法
WO2017047285A1 (ja) 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102015117821B4 (de) * 2015-10-20 2021-09-09 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
US9941300B2 (en) * 2015-12-16 2018-04-10 Globalfoundries Inc. Structure and method for fully depleted silicon on insulator structure for threshold voltage modification
DE112018000050T5 (de) 2017-01-17 2019-02-28 Fuji Electric Co., Ltd. Halbleitervorrichtung
WO2019181852A1 (ja) 2018-03-19 2019-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
US20200105874A1 (en) * 2018-10-01 2020-04-02 Ipower Semiconductor Back side dopant activation in field stop igbt
WO2020080295A1 (ja) 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法
WO2020100995A1 (ja) 2018-11-16 2020-05-22 富士電機株式会社 半導体装置および製造方法
WO2020100997A1 (ja) 2018-11-16 2020-05-22 富士電機株式会社 半導体装置および製造方法
DE102018129467A1 (de) * 2018-11-22 2020-05-28 Infineon Technologies Ag Verfahren zum herstellen eines halbleiterbauelements
DE112019002290T5 (de) 2018-12-28 2021-04-08 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zum herstellen
JP6989061B2 (ja) * 2019-09-11 2022-01-05 富士電機株式会社 半導体装置および製造方法
DE112020001029T5 (de) 2019-10-11 2021-11-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
DE102019135490A1 (de) 2019-12-20 2021-06-24 Infineon Technologies Ag Ionenstrahl-implantationsverfahren und halbleitervorrichtung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103946983A (zh) * 2011-12-15 2014-07-23 富士电机株式会社 半导体装置和半导体装置的制造方法
EP2793267A1 (en) * 2012-03-23 2014-10-22 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3709741A (en) * 1970-09-09 1973-01-09 Bell Telephone Labor Inc Impurity patterns produced by ion implantation
US6355541B1 (en) * 1999-04-21 2002-03-12 Lockheed Martin Energy Research Corporation Method for transfer of thin-film of silicon carbide via implantation and wafer bonding
US20020084451A1 (en) * 2000-12-29 2002-07-04 Mohr Thomas C. Silicon wafers substantially free of oxidation induced stacking faults
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
US9105717B2 (en) * 2013-12-04 2015-08-11 Infineon Technologies Austria Ag Manufacturing a semiconductor device using electrochemical etching, semiconductor device and super junction semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103946983A (zh) * 2011-12-15 2014-07-23 富士电机株式会社 半导体装置和半导体装置的制造方法
EP2793267A1 (en) * 2012-03-23 2014-10-22 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method

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Publication number Publication date
DE102014117538A1 (de) 2016-06-02
US20160172438A1 (en) 2016-06-16
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