CN105591025A - 无掩模建立自对准磁性穿隧接面的拓朴方法 - Google Patents

无掩模建立自对准磁性穿隧接面的拓朴方法 Download PDF

Info

Publication number
CN105591025A
CN105591025A CN201510767059.8A CN201510767059A CN105591025A CN 105591025 A CN105591025 A CN 105591025A CN 201510767059 A CN201510767059 A CN 201510767059A CN 105591025 A CN105591025 A CN 105591025A
Authority
CN
China
Prior art keywords
electrode
layer
mtj
silicon nitride
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510767059.8A
Other languages
English (en)
Other versions
CN105591025B (zh
Inventor
张洵渊
谢瑞龙
蔡秀雨
S·南
H-J·赵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN105591025A publication Critical patent/CN105591025A/zh
Application granted granted Critical
Publication of CN105591025B publication Critical patent/CN105591025B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本发明涉及无掩模建立自对准磁性穿隧接面的拓朴方法，其提供不使用微影掩模来形成自对准MTJ的方法和所得装置。具体实施例包括：形成第一电极于金属层上方，使该金属层凹进低k介电层；形成MTJ层于第一电极上方；形成第二电极于该MTJ层上方；部份移除该第二电极、该MTJ层及该第一电极向下到该低k介电层；形成氮化硅基层于该第二电极及该低k介电层上方；以及平坦化该氮化硅基层向下到该第二电极。

Description

无掩模建立自对准磁性穿隧接面的拓朴方法
技术领域
本揭示内容涉及半导体装置的记忆体设计。本揭示内容特别适合用来制造28纳米(nm)及更先进的自旋转移力矩式磁性随机存取记忆体(STT-MRAM)。
背景技术
典型的MRAM结构包括简单的1-电晶体及1-磁性通道接面(MTJ)记忆格。该MTJ形成于金属(Mx)层之间，例如，Mx与Mx+1，以及按照电阻的变化来侦测位元的状态。
形成MTJ的此一方法图示于图1。说到图1，金属层101(例如，Mx)形成于层间电介质(ILD)103中。然后，形成金属帽盖(metalcap)105于金属层101及ILD103上方。接下来，形成下电极(BE)电介质107于金属帽盖105上方。之后，形成BE电极109于金属层101上方。然后，形成MTJ111于BE电极109、上电极(TE)113之间。接下来，形成钝化层115于MTJ111及TE113的边缘上方，以及于BE109上方。之后，形成正硅酸乙酯(TEOS)层117于该钝化层115及金属帽盖105上方。然后，形成金属层蚀刻中止层119及金属层121(例如，Mx+1)于TEOS层117及TE113上方。此外，形成TEOS层123于金属层121及金属层蚀刻中止层119上方。上述加工流程需要3个不同的微影掩模供制造用，以晶圆加工而言，这很贵且耗时。
因此，亟须不使用微影掩模能制成自对准MTJ的方法以及所得装置。
发明内容
本揭示内容的一态样为一种不使用微影掩模来形成自对准MTJ的方法。
本揭示内容的另一态样为一种自对准MTJ装置。
本揭示内容的又一态样为一种形成高密度自对准MTJ的方法，除了经设计成可形成Mx+1金属的微影掩模以外，没有其他微影掩模。
本揭示内容的其他态样及特征会在以下说明中提出以及部份在本技艺一般技术人员审查以下内容或学习本揭示内容的实施后会明白。按照随附权利要求书所特别提示，可实现及得到本揭示内容的优点。
根据本揭示内容，实现某些技术效果部份可用一种方法，其包含下列步骤：形成第一电极于金属层上方，使该金属层凹进低k介电层；形成MTJ层于第一电极上方；形成第二电极于该MTJ层上方；部份移除该第二电极、该MTJ层及该第一电极向下到该低k介电层；形成氮化硅基层(siliconnitride-basedlayer)于该第二电极及该低k介电层上方；以及平坦化该氮化硅基层向下到该第二电极。
本揭示内容的数个态样包括：用湿蚀刻法使该金属层凹进该低k介电层有5纳米至50纳米的深度。其他态样包括：用定向沉积法以最小侧壁覆盖率形成该第一电极、该第二电极及该MTJ层。其他态样包括用以下步骤部份移除该第二电极、该MTJ层及该第一电极：形成第二氮化硅基层于该第二电极上方；平坦化另一氮化硅基层向下到该第二电极，该另一氮化硅基层的剩余部份位于该金属层之上；以及蚀刻该第二电极、该MTJ层及该第一电极向下到在该另一氮化硅基层的剩余部份的各侧上的该低k介电层。另一态样包括：用双镶嵌图案化法(dual-damascenepatterning)形成第二金属层，同时形成沟槽于该第二电极之上以具有电接触。其他态样包括用以下步骤形成该第二金属层：形成超低k(ULK)介电层于该经平坦化的氮化硅基层及该第二电极上方；在该ULK介电层中，蚀刻出沟槽及通孔；以及形成该第二金属层于该沟槽及该通孔中。
本揭示内容的另一态样为一种装置，其包含：低k介电层；凹进该低k介电层的金属层；形成于该金属层上的第一电极；形成于该第一电极上的自对准MTJ；形成于该MTJ上的第二电极；以及氮化硅基层，其形成于该低k介电基板上且邻近该第一电极、该MTJ及该第二电极的外缘。
该装置的数个态样包括：该金属层凹进该低k介电层有5纳米至50纳米。其他态样包括：该自对准MTJ经形成有20纳米至50纳米的宽度。其他态样包括：用双镶嵌图案化法形成第二金属层，同时形成沟槽于该第二电极之上以具有电接触。另一态样包括：形成于各侧上且邻近该第二金属层的ULK介电层。其他态样包括：该第一及该第二电极由钽(Ta)形成。
本揭示内容的又一态样为一种方法，其包含下列步骤：形成第一电极于第一金属层上方，使该第一金属层凹进低k介电层；形成MTJ层于第一电极上方；形成第二电极于该MTJ层上方；部份移除该第二电极、该MTJ层及该第一电极向下到该低k介电层；形成氮化硅基层于该第二电极及该低k介电层上方；形成图案化堆迭(patterningstack)于该氮化硅基层及该第二电极上，该图案化堆迭横向分离；形成取代该图案化堆迭的沟槽；以及形成第二金属层于该第一金属层及该MTJ层之上以及于该沟槽中。
本揭示内容的数个态样包括：用湿蚀刻法使该第一金属层凹进该低k介电层有5纳米至50纳米的深度。其他态样包括：用定向沉积法以最小侧壁覆盖率形成该第一电极、该第二电极及该MTJ层。其他态样包括用以下步骤部份移除该第二电极、该MTJ层及该第一电极：形成第二氮化硅基层于该第二电极上方；平坦化另一氮化硅基层向下到该第二电极，该另一氮化硅基层的剩余部份位于该第一金属层之上；以及蚀刻该第二电极、该MTJ层及该第一电极向下到在该另一氮化硅基层的剩余部份的各侧上的该低k介电层。其他态样包括用以下步骤形成该图案化堆迭：平坦化该氮化硅基层向下到该第二电极；形成超低k(ULK)介电层于该经平坦化的氮化硅基层及该第二电极上方；形成硬掩模层于该ULK层上方；形成有机平坦化层(OPL)于该ULK层上方；形成含硅抗反射涂层(SiARC)于该OPL层上方；在该SiARC层上，形成对应至该图案化堆迭的光阻特征，该光阻特征彼此横向分离；利用该光阻特征，蚀刻该SiARC层、该OPL层、该硬掩模及该ULK层向下到该第二电极及该氮化硅基层；以及移除该光阻特征、该SiARC层及该OPL层。另一态样包括：蚀刻在该堆迭之间的该第二电极及该MTJ层向下到该第一电极。其他态样包括：用以下步骤形成该沟槽：形成钝化层于该图案化堆迭、该氮化硅基层及该第一电极上方；形成氧化物层于该钝化层上方；平坦化该氧化物层向下到该硬掩模层；使该氧化物层及该钝化层凹进；形成第二硬掩模层于该氧化物层及该钝化层上方以及于各个凹部中；平坦化另一硬掩模层向下到该硬掩模层；以及蚀刻该硬掩模、该第二硬掩模层、该ULK层及该钝化层向下到该第二电极。其他态样包括用双镶嵌图案化法形成该第二金属层。
本领域技术人员由以下实施方式可明白本揭示内容的其他态样及技术效果，其中，仅以预期可实现本揭示内容的最佳模式举例描述本揭示内容的具体实施例。应了解，本揭示内容能够做出其他及不同的具体实施例，以及在各种明显的态样中，能够修改数个细节而不脱离本揭示内容。因此，附图及说明内容本质上应被视为图解说明用而不是用来限定。
附图说明
在此用附图举例说明而不是限定本揭示内容，图中类似的元件用相同的元件符号表示，且其中：
图1示意图示先前技术的MTJ装置；
图2至图8根据一示范具体实施例示意图示不使用微影掩模来形成自对准MTJ装置的加工流程；以及
图9至图17根据一示范具体实施例示意图示形成高密度自对准MTJ装置的方法，除了设计成可形成Mx+1双镶嵌结构的掩模以外，其不使用任何额外微影掩模。
附图标记说明：
101金属层
103层间电介质(ILD)
105金属帽盖
107下电极(BE)电介质
109BE电极
111MTJ
113上电极(TE)
115钝化层
117正硅酸乙酯(TEOS)层
119金属层蚀刻中止层
121金属层
123TEOS层
201金属层
203低k介电层
401电极
501MTJ层
503电极
505凹部
601氮化硅基层
801氮化硅基层
1001ULK介电层
1101硬掩模层
1103OPL层
1105SiARC层
1107光阻特征
1201图案化堆迭
1401钝化层
1403氧化物层
1501硬掩模层
1601沟槽
1701金属层。
具体实施方式
为了解释，在以下的说明中，提出各种特定的细节供彻底了解示范具体实施例。不过，显然没有该等特定细节或用等价配置仍可实施示范具体实施例。在其他情况下，众所周知的结构及装置用方块图图示以免不必要地混淆示范具体实施例。此外，除非明示，在本专利说明书及权利要求书中表示成分、反应状态等等的数量、比例及数值性质的所有数字应被理解为在所有情况下可用措辞“约”来修饰。
本揭示内容针对及解决在制造MTJ结构时伴随昂贵耗时地使用一或更多微影掩模的当前问题。
根据本揭示内容的具体实施例的方法包括：形成第一电极于金属层上方，使该金属层凹进低k介电层。形成MTJ层于第一电极上方。形成第二电极于该MTJ层上方，以及部份移除该第二电极、该MTJ层及该第一电极向下到该低k介电层。形成氮化硅基层于该第二电极上方，然后平坦化该低k介电层及该氮化硅基层向下到该第二电极。
此外，本领域技术人员由以下实施方式可明白本揭示内容的其他态样、特征及技术效果，其中，仅以预期可实现本揭示内容的最佳模式举例描述本揭示内容的具体实施例。应了解，本揭示内容能够做出其他及不同的具体实施例，以及在各种明显的态样，能够修改数个细节而不脱离本揭示内容。因此，附图及说明内容本质上应被视为图解说明用而不是用来限定。
说到图2，在后段(BEOL)底层的化学机械研磨(CMP)后，形成金属层201，例如，由铜(Cu)形成的Mx，于低k介电层203中，例如，掺杂碳及磷的二氧化硅(SiO2)。然后，使金属层201凹进低k介电层203，例如，5纳米至50纳米，如图3所示。(图2及图3为在Mx金属线宽度方向的横截面图)。例如，用湿蚀刻法使金属层201凹进。接下来，沉积电极401于金属层201及低k介电层203上方，如图4所示。(图4为在Mx金属线长度方向的横截面图)。线路长度等于或大于线路宽度，但是小于线路宽度的3倍。电极401可由例如钽形成，以及有5纳米至20纳米的厚度。之后，沉积MTJ层501于电极401上方，如图5所示。MTJ层501可由例如金属及氧化化合物(例如，氧化镁(MgO))形成，以及有20纳米至50纳米的厚度。接下来，沉积电极503于该MTJ层501上方。电极503可形成，例如，有5纳米至20纳米的厚度。电极401、MTJ层501及电极503用定向沉积法以最小侧壁覆盖率形成，在电极503中产生具有例如30纳米至80纳米的宽度的凹部505。
说到图6，沉积氮化硅基层601于电极503上方，然后例如，用CMP平坦化向下到电极503的上表面。接下来，移除电极503、MTJ层501及电极401在氮化硅基层601的两侧上的部份向下到低k介电层203的上表面，如图7所示。例如，用沉积法形成氮化硅基层801于所有暴露表面上方，然后例如，用CMP平坦化向下到电极503，如图8所示。氮化硅基层801可形成，例如，有10纳米至20纳米的厚度。之后，利用标准金属双镶嵌法，可形成第二金属层(为了便于图解说明而不图示)，例如，由铜形成的Mx+1，于该第二电极之上。例如，可形成钝化层(为了便于图解说明而不图示)于氮化硅基层801上。接下来，可形成ULK层(为了便于图解说明而不图示)于该钝化层上。然后，蚀刻沟槽及通孔于该ULK层中。之后，在该等通孔及沟槽中可形成该第二金属层，例如，Mx+1(为了便于图解说明而不图示)。沟槽与该第二电极实体接触。在其他位置的通孔(为了便于图解说明而不图示)建立Mx+1与Mx金属层之间的电接触。Mx+1金属线宽度类似图2及图3中的Mx金属线层201。然而，Mx+1与Mx垂直。
说到图9，在金属层201的长度远大于宽度时，例如，至少大3倍，通过图案化装置的上阶层可增加MTJ层501的密度。图9在图2至图8的步骤之后，不过，各层的长度，例如，层203、201、401、501及503，此时至少3倍大于图2至图3中的各层。说到图10，在平坦化图8的氮化硅基层801之后，沉积ULK介电层1001于氮化硅基层801及电极503上方，然后加以平坦化供形成下一个金属层，例如，Mx+1。ULK介电层1001可形成，例如，有50纳米至200纳米的厚度。
硬掩模层1101由例如质量密度高于ULK层1001的二氧化硅形成于ULK层1001上方，如图11所示。硬掩模层1101可形成，例如，有10纳米至30纳米的厚度。然后，形成例如厚度有100纳米至300纳米的OPL层1103于ULK层1001上方。接下来，形成例如厚度有20纳米至50纳米的SiARC层1105于OPL层1103上方。之后，形成数个光阻特征1107于SiARC层1105上方。可形成例如厚度有100纳米至300纳米及宽度有20纳米至50纳米的光阻特征1107。此外，该等光阻特征1107可形成，例如，在其间有20纳米至50纳米的空间。ULK层1001、硬掩模层1101、OPL层1103、SiARC层1105及光阻特征1107经形成可使用于下一个金属层(例如，Mx+1)的翻转调性图案化(invertedtonepatterning)。
接下来，使用光阻特征1107作为掩模，例如，通过蚀刻SiARC层1105、OPL层1103、硬掩模层1101及ULK层1001向下到电极503及氮化硅基层801，可形成图案化堆迭1201，如图12所示。然后，可移除光阻特征1107、SiARC层1105及OPL层1103。之后，可蚀刻例如在图案化堆迭1201之间的电极503及MTJ层501向下到电极401，如图13所示。说到图14，形成钝化层1401于图案化堆迭1201、氮化硅基层801及电极401上方。可原位形成例如厚度有5纳米至20纳米的钝化层1401。接下来，形成氧化物层1403(例如，可流动氧化物)于该钝化层1401上方。然后，例如，用CMP平坦化钝化层1401及氧化物层1403向下到硬掩模层1101。
说到图15，随后，使氧化物层1403凹进，例如，10纳米至30纳米。接下来，形成硬掩模层1501，例如，TiN，于氧化物层1403上方。然后，例如，用CMP平坦化硬掩模层1501向下到硬掩模层1101。之后，通过形成通孔及沟槽，硬掩模层1501用来作为双镶嵌图案化法的硬掩模。蚀刻硬掩模层1101、ULK1001及钝化层1401向下到电极503而形成沟槽1601。接下来，在沟槽1601中形成金属层1701，例如，由铜形成的Mx+1，如图17所示。然后，可移除硬掩模层1501，随后例如，用CMP平坦化氧化物层1403及金属层1701。例如，用双镶嵌图案化法可形成金属层1701。图17的所得装置类似图7的所得装置，除了MTJ501的密度已倍增以外，这是基于图9的金属层201有大于图2的金属层201的长度。这是个实施例，甚至根据图9的金属层201的长度与Mx+1中的铜线的宽度的比例，可形成密度较高的MTJ501。
本揭示内容的具体实施例可达成数种技术效果，包括：不使用微影掩模来形成自对准MTJ或者是高密度自对准MTJ。本揭示内容的具体实施例可用于各种工业应用，例如，微处理器、智慧型手机、行动电话、手机、机上盒、DVD烧录机及播放机、汽车导航、印表机及周边设备，网络及电信设备，游戏系统及数位照相机。因此，本揭示内容在产业上可用于各种以28纳米及更先进的技术节点高度整合的半导体装置。
在以上说明中，本揭示内容用数个示范具体实施例来描述。不过，显然仍可做出各种修改及改变而不脱离本揭示内容更宽广的精神及范畴，如权利要求书所述。因此，本专利说明书及附图应被视为图解说明用而非限定。应了解，本揭示内容能够使用各种其他组合及具体实施例以及在如本文所述的本发明概念范畴内能够做出任何改变或修改。

Claims (20)

1.一种方法，其包含：
形成第一电极于金属层上方，使该金属层凹进低k介电层；
形成磁性通道接面(MTJ)层于该第一电极上方；
形成第二电极于该MTJ层上方；
部份移除该第二电极、该MTJ层及该第一电极向下到该低k介电层；
形成氮化硅基层于该第二电极及该低k介电层上方；以及
平坦化该氮化硅基层向下到该第二电极。
2.根据权利要求1所述的方法，其包含：用湿蚀刻法，使该金属层凹进该低k介电层有5纳米(nm)至50纳米的深度。
3.根据权利要求1所述的方法，其包含：用定向沉积法以最小侧壁覆盖率形成该第一电极、该第二电极及该MTJ层。
4.根据权利要求1所述的方法，其包含用以下步骤部份移除该第二电极、该MTJ层及该第一电极：
形成第二氮化硅基层于该第二电极上方；
平坦化另一氮化硅基层向下到该第二电极，该另一氮化硅基层的剩余部份位于该金属层之上；以及
蚀刻该第二电极、该MTJ层及该第一电极向下到在该另一氮化硅基层的该剩余部份的各侧上的该低k介电层。
5.根据权利要求1所述的方法，进一步包含：用双镶嵌图案化法形成第二金属层，同时形成沟槽于该第二电极之上以具有电接触。
6.根据权利要求5所述的方法，其包含用以下步骤形成该第二金属层：
形成超低k(ULK)介电层于经平坦化的该氮化硅基层及该第二电极上方；
在该ULK介电层中，蚀刻出沟槽及通孔；以及
形成该第二金属层于该沟槽及该通孔中。
7.一种装置，其包含：
低k介电层；
凹进该低k介电层的金属层；
形成于该金属层上的第一电极；
形成于该第一电极上的自对准磁性通道接面(MTJ)；
形成于该MTJ上的第二电极；以及
氮化硅基层，其形成于该低k介电基板上且邻近该第一电极、该MTJ及该第二电极的外缘。
8.根据权利要求7所述的装置，其中，该金属层凹进该低k介电层有5纳米(nm)至50纳米。
9.根据权利要求7所述的装置，其中，该自对准MTJ经形成有20纳米至50纳米的宽度。
10.根据权利要求7所述的装置，进一步包含第二金属层，其用双镶嵌图案化法形成，同时形成沟槽于该第二电极上方以具有电接触。
11.根据权利要求10所述的装置，进一步包含形成于各侧上且邻近该第二金属层的超低k(ULK)介电层。
12.根据权利要求10所述的装置，其中，该第一及该第二电极由钽(Ta)形成。
13.一种方法，其包含：
形成第一电极于第一金属层上方，使该第一金属层凹进低k介电层；
形成磁性通道接面(MTJ)层于该第一电极上方；
形成第二电极于该MTJ层上方；
部份移除该第二电极、该MTJ层及该第一电极向下到该低k介电层；
形成氮化硅基层于该第二电极及该低k介电层上方；
形成图案化堆迭于该氮化硅基层及该第二电极上，该图案化堆迭横向分离；
形成取代该图案化堆迭的沟槽；以及
形成第二金属层于该第一金属层及该MTJ层之上以及于该沟槽中。
14.根据权利要求13所述的方法，其包含：用湿蚀刻法使该第一金属层凹进该低k介电层有5纳米(nm)至50纳米的深度。
15.根据权利要求13所述的方法，其包含：用定向沉积法以最小侧壁覆盖率形成该第一电极、该第二电极及该MTJ层。
16.根据权利要求13所述的方法，其包含用以下步骤部份移除该第二电极、该MTJ层及该第一电极：
形成第二氮化硅基层于该第二电极上方；
平坦化另一氮化硅基层向下到该第二电极，该另一氮化硅基层的剩余部份位于该第一金属层之上；以及
蚀刻该第二电极、该MTJ层及该第一电极向下到在该另一氮化硅基层的该剩余部份的各侧上的该低k介电层。
17.根据权利要求13所述的方法，其包含用以下步骤形成该图案化堆迭：
平坦化该氮化硅基层向下到该第二电极；
形成超低k(ULK)介电层于该经平坦化的氮化硅基层及该第二电极上方；
形成硬掩模层于该ULK层上方；
形成有机平坦化层(OPL)于该ULK层上方；
形成含硅抗反射涂层(SiARC)于该OPL层上方；
在该SiARC层上，形成对应至该图案化堆迭的光阻特征，该光阻特征彼此横向分离；
利用该光阻特征，蚀刻该SiARC层、该OPL层、该硬掩模及该ULK层向下到该第二电极及该氮化硅基层；以及
移除该光阻特征、该SiARC层及该OPL层。
18.根据权利要求13所述的方法，其进一步包含：蚀刻在该图案化堆迭之间的该第二电极及该MTJ层向下到该第一电极。
19.根据权利要求17所述的方法，其包含用以下步骤形成该沟槽：
形成钝化层于该图案化堆迭、该氮化硅基层及该第一电极上方；
形成氧化物层于该钝化层上方；
平坦化该氧化物层向下到该硬掩模层；
使该氧化物层及该钝化层凹进；
形成第二硬掩模层于该氧化物层及该钝化层上方以及于各个凹部中；
平坦化另一硬掩模层向下到该硬掩模层；以及
蚀刻该硬掩模、该第二硬掩模层、该ULK层及该钝化层向下到该第二电极。
20.根据权利要求13所述的方法，其包含用双镶嵌图案化法形成该第二金属层。
CN201510767059.8A 2014-11-11 2015-11-11 无掩模建立自对准磁性穿隧接面的拓朴方法 Active CN105591025B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/540,504 2014-11-11
US14/540,504 US9190260B1 (en) 2014-11-13 2014-11-13 Topological method to build self-aligned MTJ without a mask

Publications (2)

Publication Number Publication Date
CN105591025A true CN105591025A (zh) 2016-05-18
CN105591025B CN105591025B (zh) 2018-04-13

Family

ID=54434671

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510767059.8A Active CN105591025B (zh) 2014-11-11 2015-11-11 无掩模建立自对准磁性穿隧接面的拓朴方法

Country Status (3)

Country Link
US (2) US9190260B1 (zh)
CN (1) CN105591025B (zh)
TW (1) TWI579840B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110867512A (zh) * 2018-08-27 2020-03-06 台湾积体电路制造股份有限公司 磁性穿隧接面结构及其制造方法
CN110915011A (zh) * 2017-07-18 2020-03-24 台湾积体电路制造股份有限公司 低蚀刻率自对准磁穿隧接面装置结构

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818935B2 (en) 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US9917137B1 (en) 2017-01-11 2018-03-13 International Business Machines Corporation Integrated magnetic tunnel junction (MTJ) in back end of line (BEOL) interconnects
US10347825B2 (en) 2017-02-17 2019-07-09 International Business Machines Corporation Selective deposition and nitridization of bottom electrode metal for MRAM applications
US10109675B2 (en) 2017-03-08 2018-10-23 International Business Machines Corporation Forming self-aligned contacts on pillar structures
US10439132B2 (en) * 2017-03-20 2019-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Protective passivation layer for magnetic tunnel junctions
US10573687B2 (en) 2017-10-31 2020-02-25 International Business Machines Corporation Magnetic random access memory with permanent photo-patternable low-K dielectric
US10475991B2 (en) 2018-02-22 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of large height top metal electrode for sub-60nm magnetoresistive random access memory (MRAM) devices
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
CN110890461B (zh) * 2018-09-07 2023-05-02 联华电子股份有限公司 嵌入式磁阻式随机存取存储器的制造方法
US10566201B1 (en) 2018-10-30 2020-02-18 Globalfoundries Inc. Gate cut method after source/drain metallization
US10950549B2 (en) 2018-11-16 2021-03-16 International Business Machines Corporation ILD gap fill for memory device stack array
US11476415B2 (en) 2018-11-30 2022-10-18 International Business Machines Corporation Patterning magnetic tunnel junctions and the like while reducing detrimental resputtering of underlying features
US10892403B2 (en) 2019-01-29 2021-01-12 International Business Machines Corporation Structured bottom electrode for MTJ containing devices
CN111969104B (zh) * 2019-05-20 2023-09-12 联华电子股份有限公司 半导体元件及其制作方法
CN112310144A (zh) 2019-07-29 2021-02-02 联华电子股份有限公司 半导体结构及其制作方法
US11205678B2 (en) 2020-02-03 2021-12-21 International Business Machines Corporation Embedded MRAM device with top via
US20220352457A1 (en) * 2021-04-28 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080080233A1 (en) * 2006-09-29 2008-04-03 Keiji Hosotani Magnetic random access memory and method of manufacturing the same
CN101452990A (zh) * 2007-12-04 2009-06-10 旺宏电子股份有限公司 磁性存储器及其制造方法与写入方法
WO2009131944A1 (en) * 2008-04-21 2009-10-29 Qualcomm Incorporated Stt mram magnetic tunnel junction architecture and integration
WO2014148587A1 (en) * 2013-03-22 2014-09-25 Yoshinori Kumura Magnetic memory and manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW559950B (en) * 2002-03-13 2003-11-01 Macronix Int Co Ltd Memory device and method of forming passivation film thereof
US7307019B2 (en) * 2004-09-29 2007-12-11 Tokyo Electron Limited Method for supercritical carbon dioxide processing of fluoro-carbon films
US20080157268A1 (en) * 2006-12-30 2008-07-03 Kim Deok-Kee Fuse Element Using Low-K Dielectric
US7936596B2 (en) * 2008-02-01 2011-05-03 Qualcomm Incorporated Magnetic tunnel junction cell including multiple magnetic domains
US8634231B2 (en) * 2009-08-24 2014-01-21 Qualcomm Incorporated Magnetic tunnel junction structure
US9385308B2 (en) * 2010-03-26 2016-07-05 Qualcomm Incorporated Perpendicular magnetic tunnel junction structure
KR101920626B1 (ko) * 2011-08-16 2018-11-22 삼성전자주식회사 정보 저장 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080080233A1 (en) * 2006-09-29 2008-04-03 Keiji Hosotani Magnetic random access memory and method of manufacturing the same
CN101452990A (zh) * 2007-12-04 2009-06-10 旺宏电子股份有限公司 磁性存储器及其制造方法与写入方法
WO2009131944A1 (en) * 2008-04-21 2009-10-29 Qualcomm Incorporated Stt mram magnetic tunnel junction architecture and integration
WO2014148587A1 (en) * 2013-03-22 2014-09-25 Yoshinori Kumura Magnetic memory and manufacturing method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110915011A (zh) * 2017-07-18 2020-03-24 台湾积体电路制造股份有限公司 低蚀刻率自对准磁穿隧接面装置结构
CN110915011B (zh) * 2017-07-18 2023-10-27 台湾积体电路制造股份有限公司 低蚀刻率自对准磁穿隧接面装置结构
CN110867512A (zh) * 2018-08-27 2020-03-06 台湾积体电路制造股份有限公司 磁性穿隧接面结构及其制造方法
CN110867512B (zh) * 2018-08-27 2023-05-23 台湾积体电路制造股份有限公司 磁性穿隧接面结构及其制造方法

Also Published As

Publication number Publication date
TWI579840B (zh) 2017-04-21
CN105591025B (zh) 2018-04-13
TW201618098A (zh) 2016-05-16
US20160141489A1 (en) 2016-05-19
US9666791B2 (en) 2017-05-30
US9190260B1 (en) 2015-11-17

Similar Documents

Publication Publication Date Title
CN105591025A (zh) 无掩模建立自对准磁性穿隧接面的拓朴方法
TWI705437B (zh) 積體晶片及其形成方法
US8456883B1 (en) Method of spin torque MRAM process integration
TWI718323B (zh) 具互連結構半導體裝置與其製作方法
CN102208529B (zh) 磁阻式随机存取存储器元件及其制作方法
US10950657B2 (en) Apparatus and methods for integrating magnetoresistive devices
US10586920B2 (en) Forming self-aligned contacts on pillar structures
KR20200035847A (ko) Mram mtj 상단 전극 접속을 위한 방법
JP2017512381A (ja) Ｍｒａｍ製造のための自己整合上部接点
US20120161327A1 (en) Shrinkage of Contact Elements and Vias in a Semiconductor Device by Incorporating Additional Tapering Material
TWI694622B (zh) 在互連中之嵌入ｍｒａｍ及其製造方法
US9570397B1 (en) Local interconnect structure including non-eroded contact via trenches
US9905282B1 (en) Top electrode dome formation
US9997562B1 (en) Mram memory device and manufacturing method thereof
CN106206283A (zh) 沟槽刻蚀方法及第一金属层制造方法
TWI684243B (zh) 預間隔物自對準切口形成
US20220263016A1 (en) Semiconductor device and method for fabricating the same
US10297546B2 (en) Interconnect structures for a security application
US8610275B2 (en) Semiconductor contact structure including a spacer formed within a via and method of manufacturing the same
TW201916145A (zh) 半導體裝置的形成方法
US11114338B2 (en) Fully aligned via in ground rule region
KR101959669B1 (ko) 전도성 피쳐를 형성하는 방법
CN110890461B (zh) 嵌入式磁阻式随机存取存储器的制造方法
US10644232B2 (en) Self-aligned and misalignment-tolerant landing pad for magnetoresistive random access memory
US20210057637A1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210305

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.

TR01 Transfer of patent right