CN105448906A - 半导体装置 - Google Patents

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Abstract

半导体装置具备：第1、第2、第3半导体区域；第1、第2电极；设置在第1半导体区域上并具有第4半导体区域和第5半导体区域的第1整流元件；设置在未设置第2半导体区域并且未设置第1整流元件的第1半导体区域上并具有第6半导体区域和第7半导体区域的第2整流元件；设置在第1半导体区域的上侧、与第3半导体区域电连接、与第1整流元件的第4半导体区域中的任一第4半导体区域及第2整流元件的第6半导体区域的任一第6半导体区域电连接的第3电极；以及设置在第1半导体区域的上侧、与第2电极电连接、与第1整流元件的任一第4半导体区域以外的第4半导体区域及第2整流元件的任一第6半导体区域以外的第6半导体区域电连接的第4电极。

Description

半导体装置
(关联申请的引用)
本申请以2014年9月11日提出申请的在先的日本国专利申请2014－185530号带来的权利的利益为基础，并且要求其利益，在先申请的内容整体通过引用而包含于此。
技术领域
这里说明的实施方式总体上涉及半导体装置。
背景技术
作为半导体装置的ESD(ElectroStaticDischarge：静电释放)对策，有在半导体装置内设置保护半导体元件的齐纳二极管的技术。但是，在大电流流过齐纳二极管时，齐纳二极管可能被破坏。或者，齐纳二极管无法彻底吸收的电流流到元件侧，元件可能被破坏。为了避免该情况，有使齐纳二极管的P/N结面积增加来降低其动态电阻的方法。
但是，半导体装置的尺寸小型的情况下，在仅使P/N结面积增加时，元件面积减少，有导致半导体装置的通态电阻上升的问题。
发明内容
实施方式提供ESD耐性得到强化并且通态电阻增加得到抑制的半导体装置。
根据一个实施方式，半导体装置具备：第1导电型的第1半导体区域；第1电极，设置在所述第1半导体区域之下；第2导电型的第2半导体区域，选择性地设置在所述第1半导体区域之上；第1导电型的第3半导体区域，选择性地设置在所述第2半导体区域之上；第2电极，隔着第1绝缘膜而设置在所述第1半导体区域、所述第2半导体区域及所述第3半导体区域；第1整流元件，隔着第2绝缘膜设置在未配置所述第2半导体区域、所述第3半导体区域、所述第1绝缘膜及所述第2电极的所述第1半导体区域之上，并具有交替地排列有第4半导体区域、及导电型与所述第4半导体区域不同的第5半导体区域的构造；第2整流元件，隔着所述第2绝缘膜设置在未配置所述第2半导体区域、所述第3半导体区域、所述第1绝缘膜及所述第2电极并且未配置所述第1整流元件的所述第1半导体区域之上，并具有交替地排列有第6半导体区域、及导电型与所述第6半导体区域不同的第7半导体区域的构造；第3电极，设置在所述第1半导体区域的上侧，与所述第3半导体区域电连接，并与所述第1整流元件的所述第4半导体区域的任一个第4半导体区域及所述第2整流元件的所述第6半导体区域的任一个第6半导体区域电连接；以及第4电极，设置在所述第1半导体区域的上侧，与所述第2电极电连接，包围所述第3电极，与所述第1整流元件的所述任一个第4半导体区域以外的所述第4半导体区域、及所述第2整流元件的所述任一个第6半导体区域以外的所述第6半导体区域电连接。
根据上述构成的半导体装置，能够提供ESD耐性得到强化并且通态电阻增加得到抑制的半导体装置。
附图说明
图1(a)及图1(b)是对第1实施方式的半导体装置进行表示的示意性的俯视图。
图2是在沿着图1(b)所示的第1实施方式的半导体装置的A－A’线的位置处的示意性的剖视图。
图3是在沿着图1(b)所示的第1实施方式的半导体装置的B－B’线的位置处的示意性的剖视图。
图4是对第1实施方式的半导体装置进行表示的示意性的俯视图。
图5在沿着图1(b)所示的第1实施方式的半导体装置的C－C’线的位置处的示意性的剖视图。
图6是对第1实施方式的半导体装置进行表示的示意性的俯视图。
图7(a)～图7(c)是对第1实施方式的半导体装置的动作进行表示的示意图。
图8(a)是对第2实施方式的第1例的半导体装置进行表示的示意性的俯视图，图8(b)是对第2实施方式的第2例的半导体装置进行表示的示意性的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下的说明中，对同一部件标注同一符号，对于说明过一次的部件，适当省略其说明。
(第1实施方式)
图1(a)及图1(b)是对第1实施方式的半导体装置进行表示的示意性的俯视图。
在此，图1(a)中示出了半导体装置1的平面布局。图1(b)中示出了在半导体装置1的上表面侧所设置的电极的平面布局。
如图1(a)所示，第1半导体区域20(以下，例如，半导体区域20)具有第1区域1a(以下，例如，活性区域1a)、第2区域1da(以下，例如，二极管区域1da)、及第3区域1db(以下，例如，二极管区域1db)。在从Z方向观察半导体装置1的情况下，二极管区域1da与活性区域1a并列配置。另外，将从Z方向观察设为“俯视”。二极管区域1db沿着活性区域1a而配置。活性区域1a具有至少一个角部1c。二极管区域1db具有沿着角部1c弯曲的区域1dbc。半导体区域20被活性区域1a、二极管区域1da及二极管区域1db共有。
如图1(b)所示，在活性区域1a的上侧、二极管区域1da的一部分的上侧及二极管区域1db的一部分的上侧，设置有第3电极(以下，例如，电极11)。电极11也被称为源极电极11。围绕着电极11，设置有电极50p。电极50p也被称为栅极衬垫(gatepad)50p。电极50p包围电极11。
对活性区域1a进行说明。
图2是在沿着图1(b)所示的第1实施方式的半导体装置的A－A’线的位置处的示意性的剖视图。
在活性区域1a，设置有上下电极构造的MOSFET(MetalOxideSemiconductorFieldEffectTransistor：金属-氧化物半导体场效应晶体管)。
例如，在活性区域1a，在半导体区域20之下，设置有第1电极10(以下，例如，电极10)。半导体区域20中的半导体区域22与电极10电连接。电极10也被称为漏极电极10。半导体区域22也被称为漏极区域22。在半导体区域22之上，设置有n型的半导体区域21。半导体区域21的杂质浓度比半导体区域22的杂质浓度低。半导体区域21也被称为漂移(draft)区域21。将半导体区域22和半导体区域21一并作为半导体区域20。
在半导体区域20之上，选择性地设置有p型的第2半导体区域30(以下，例如，半导体区域30)。半导体区域30也被称为基础(base)区域30。在半导体区域30之上，选择性地设置有n+型的第3半导体区域40(以下，例如，半导体区域40)。半导体区域40也被称为源极区域40。半导体区域40的杂质浓度比半导体区域21的杂质浓度高。另外，在半导体区域30之上，设置有p+型的半导体区域35。半导体区域35的杂质浓度比半导体区域30的杂质浓度高。
在半导体区域20、半导体区域30及半导体区域40，隔着第1绝缘膜51(以下，例如，绝缘膜51)而设置有第2电极50(以下，例如，电极50)。电极50也被称为栅极电极50。绝缘膜51也被称为栅极绝缘膜51。电极11与半导体区域40及半导体区域35电连接。电极11设置在配置于活性区域1a的半导体区域20的上侧。电极50通过未图示的布线与电极50p电连接。电极50p设置在二极管区域1da、1db中的半导体区域20的上侧。另外，在电极11与电极50之间及电极11与绝缘膜51之间设置有层间绝缘膜60。
在活性区域1a，在半导体装置1导通时，在半导体区域30形成通道(channel)，在电极11与电极10之间流动着电流。
另外，作为一个例子，对n型MOSFET进行了例示，但也可以是p型MOSFET。使用p型MOSFET也获得相同的效果。
对二极管区域1da、1db进行说明。
图3是在沿着图1(b)所示的第1实施方式的半导体装置的B－B’线的位置处的示意性的剖视图。
图4是对第1实施方式的半导体装置进行表示的示意性的俯视图。
图3示出了图1(b)的二极管区域1da及二极管区域1da外的附近处的B－B’截面。
在图4中，示出了从Z方向观察在图3的D－D’线的位置处的第1整流元件100(以下，例如，整流元件100)的图。在俯视的情况下，整流元件100与活性区域1a并列配置。整流元件100在半导体区域20上配置在与配置有半导体区域30、半导体区域40、绝缘膜51及电极50的区域不同的区域。整流元件100与配置有半导体区域30、半导体区域40、绝缘膜51及电极50的区域并列配置。
在半导体装置1中，整流元件100隔着第2绝缘膜61(以下，例如，绝缘膜61)设置在二极管区域1da中的半导体区域20上(图3)。也就是说，整流元件100隔着绝缘膜61设置在未设置有第2半导体区域30的半导体区域20之上。在此，整流元件100通过交替排列的p+型的半导体区域和n+型的半导体区域来构成双向的齐纳二极管。
在整流元件100中，围绕着n+型的半导体区域101而设置有p+型的半导体区域102。围绕着p+型的半导体区域102，设置有n+型的半导体区域103。围绕着n+型的半导体区域103，设置有p+型的半导体区域104。围绕着p+型的半导体区域104，设置有n+型的半导体区域105(图4)。
另外，半导体区域102～105配置成环状。通过这种环状的配置，整流元件100中的P/N结面积变大。
另外，通过这种环状的配置，半导体区域102～105没有末端。在存在末端时，在其角部电场集中，整流元件可能损坏。半导体区域102～105没有末端，因此这种损坏得到避免。
另外，在将n+型的半导体区域101、103、105设为第4半导体区域，将p+型的半导体区域102、104设为第5半导体区域的情况下，整流元件100具有交替排列有n+型的第4半导体区域、及导电型与第4半导体区域不同的p+型的第5半导体区域的构造。
例如在使用了n+型/p+型/n+型/p+型/n+型的齐纳二极管的情况下，电极11通过接触区域11c与整流元件100的任一个第4半导体区域电连接。电极50p通过接触区域50c与整流元件100的上述任一个第4半导体区域以外的第4半导体区域电连接。
例如，n+型的半导体区域101、103、105之中，半导体区域105通过接触区域11c与电极11电连接。另外，n+型的半导体区域105以外的半导体区域101、103之中，半导体区域101通过接触区域50c与电极50p电连接。
在整流元件100与电极50p之间，设置有层间绝缘膜62、63、64。在整流元件100与电极11之间，设置有层间绝缘膜64、65。另外，在整流元件100中，p+型的半导体区域的数量与n+型的半导体区域的数量不限定于图示的数目。
另外，图3及图4中例示出了n+型/p+型/n+型/p+型/n+型的齐纳二极管，但也可以是p+型/n+型/p+型/n+型/p+型的齐纳二极管。
图5是在沿着图1(b)所示的第1实施方式的半导体装置的C－C’线的位置处的示意性的剖视图。
图6是对第1实施方式的半导体装置进行表示的示意性的俯视图。
在图5中，示出了图1(b)的二极管区域1db及二极管区域1db外的附近处的C－C’截面。
在图6中，示出了从Z方向观察设置在二极管区域1db的第2整流元件200(以下，例如，整流元件200)的图。在此，整流元件200通过交替排列的p+型的半导体区域和n+型的半导体区域构成双向的齐纳二极管。在俯视的情况下，整流元件200沿着活性区域1a而配置。整流元件200配置在半导体区域20上的不是配置有活性区域1a的区域而且是未配置整流元件100的区域。整流元件200沿着配置有半导体区域30、半导体区域40、绝缘膜51及电极50的区域配置。另外，整流元件200具有沿着活性区域1a的角部1c弯曲的区域。
在半导体装置1，整流元件200隔着绝缘膜61设置在二极管区域1db中的半导体区域20上(图5)。也就是说，整流元件200隔着绝缘膜61设置在未设置有半导体区域30并且未设置有整流元件100的半导体区域20之上。
在整流元件200中，在n+型的半导体区域201的两侧设置有p+型的半导体区域202和p+型的半导体区域203。p+型的半导体区域202被n+型的半导体区域201和n+型的半导体区域204夹着。p+型的半导体区域203被n+型的半导体区域201和n+型的半导体区域205夹着(图6)。
在此，在将n+型的半导体区域201、204、205设为第6半导体区域，将p+型的半导体区域202、203设为第7半导体区域的情况下，整流元件200具有交替地排列n+型的第6半导体区域和导电型与第6半导体区域不同的p+型的第7半导体区域的构造。另外，半导体区域201、204、205及半导体区域202、203沿着活性区域1a而配置。
例如，在使用了n+型/p+型/n+型/p+型/n+型的齐纳二极管的情况下，电极11通过接触区域11c与整流元件200的任一个第6半导体区域电连接。电极50p通过接触区域50c与整流元件200的上述任一个第6半导体区域以外的第6半导体区域电连接。
例如，在n+型的半导体区域201、204、205之中，半导体区域204通过接触区域11c与电极11电连接。另外，n+型的半导体区域204以外的半导体区域201、205之中，半导体区域205通过接触区域50c与电极50p电连接。
在整流元件200与电极50p之间设置有层间绝缘膜66、67。在整流元件200与电极11之间设置有层间绝缘膜67、68。另外，在整流元件200中，p+型的半导体区域的数量和n+型的半导体区域的数量不限定于图示的数量。
另外，在图5及图6中例示了n+型/p+型/n+型/p+型/n+型的齐纳二极管，但也可以是p+型/n+型/p+型/n+型/p+型的齐纳二极管(后述)。
实施方式的半导体区域的材料例如是硅(Si)、碳化硅(SiC)、砷化镓(GaAs)等。电极10、11、50p及接触区域的材料例如是铝(Al)、镍(Ni)、铜(Cu)、钛(Ti)等的至少任一种金属。电极50的材料包括导入了杂质元素的半导体(例如，多晶硅)、或金属(例如，钨)。另外，实施方式的“绝缘膜”包括二氧化硅(SiOx)、氮化硅(SiNx)等。
另外，在实施方式中，将n+型、n型称为“第1导电型”，将p+型、p型称为“第2导电型”。另外，以n+型、n型的顺序，意味着杂质浓度变低，以p+型、p型的顺序，意味着杂质浓度变低。
作为n+型、n型的杂质元素，例如举出磷(P)、砷(As)等。作为p+型、p型的杂质元素，例如举出硼(B)等。
图7(a)～图7(c)是对第1实施方式的半导体装置的动作进行表示的示意图。
图7(a)～图7(c)中，显示出了栅极衬垫50p(G)、源极电极11(S)及漏极电极10(D)。在半导体装置1中，栅极衬垫50p与源极电极11之间经由整流元件100而连接。另外，在半导体装置1中，栅极衬垫50p与源极电极11之间经由整流元件200而连接。即，在栅极衬垫50p与源极电极11之间，以多个整流元件100、200并联的方式连接。
另外，在图7(a)～图7(c)中，作为一个例子，例示出了由n+型半导体区域/p+型半导体区域/n+型半导体区域构成的整流元件100、由n+型半导体区域/p+型半导体区域/n+型半导体区域构成的整流元件200。在此，整流元件100具有二极管A和二极管B。整流元件200具有二极管A’和二极管B’。二极管A、B、A’、B’分别是齐纳二极管。
为了使半导体装置1动作，对源极电极11施加接地电位，对漏极电极10施加规定的电位。并且，在MOSFET的导通动作中，对栅极电极50施加阈值电位(Vth)以上的电位。阈值电位以上的电位如图7(a)所示，例如是正电位。在此，MOSFET是n型MOSFET。
在导通状态，相对于源极电极11的电位，栅极衬垫50p的电位为数(V)～数10(V)。此时，对整流元件100中的二极管A施加反向偏压。另外，对整流元件200中的二极管A’施加反向偏压。为此，在栅极衬垫50p与源极电极11之间不流动电流。即，栅极衬垫50p与源极电极11绝缘。
另外，在截止状态，栅极衬垫50p的电位例如与源极电极11的电位大致相等。为此，在栅极衬垫50p与源极电极11之间不流动电流。这样，半导体装置1进行导通截止动作。
另一方面，如图7(b)那样、例如由于静电等而对栅极衬垫50p施加了电涌等过剩的负电位的情况下，对二极管A施加正向偏压，对二极管B施加齐纳二极管的击穿电压以下的反向偏压。此时，对二极管A’也施加正向偏压，对二极管B’施加齐纳二极管的击穿电压以下的反向偏压。由此，对栅极衬垫50p供给的负电荷快速地通过整流元件100、200而向源极电极11排出。也就是说，负电荷在流过施加了正向偏压的二极管内后，在施加了击穿电压以下的反向偏压的齐纳二极管内成为漏电流而向源极电极11排出。
另外，在如图7(c)那样例如对栅极衬垫50p施加了电涌等的过剩的正电位的情况下，对二极管B施加正向偏压，对二极管A施加齐纳二极管的击穿电压以下的反向偏压。此时，对二极管B’施加正向偏压，对二极管A’施加齐纳二极管的击穿电压以下的反向偏压。由此，对栅极衬垫50p供给的正电荷快速地通过整流元件100、200向源极电极11排出。也就是说，正电荷在流过施加了击穿电压以下的反向偏压的齐纳二极管内后，经由施加了正向偏压的二极管而向源极电极11排出。
另外，图7中例示了n+型半导体区域/p+型半导体区域/n+型半导体区域的齐纳二极管，但即使是p+型半导体区域/n+型半导体区域/p+型半导体区域的齐纳二极管，对栅极衬垫50p供给的负电荷及正电荷也快速地向源极电极11排出。
在半导体装置的ESD对策中，有使齐纳二极管的P/N结面积增加而使齐纳二极管的能力本身提高的方法。但是，在该方法中，在谋求半导体装置的小型化时，活性区域的占有面积减少。由此，半导体装置的通态电阻可能上升。
与此相对，在第1实施方式中，活性区域1a的占有面积大致不变，除了整流元件100之外，沿着活性区域1a配置整流元件200。也就是说，不将沿着活性区域1a的位置设为未使用区域，而在该位置配置整流元件200。
因此，活性区域1a的占有面积大致不变，在电极11与电极50p之间并联地连接有多个整流元件100、200。另外，在整流元件200中，半导体区域201～205沿着活性区域1a而配置，所以整流元件200的P/N结面积变大。
由此，半导体装置的通态电阻不会上升，能够使齐纳电流分散地流过多个整流元件100、200。并且，整流元件100、200的P/N结面积较大，所以整流元件100、200的耐性变高。
这样，在半导体装置1中，从过电压可靠地保护栅极衬垫50p。也就是说，半导体装置1即使在被置于对栅极衬垫50p施加过电压的环境下，也能够稳定地进行导通截止动作。
另外，在半导体装置1中，将位于整流元件100中央的半导体区域101设为齐纳二极管的一部分，而不设为未使用区域。另外，在二极管区域1db上的电极50p(栅极衬垫50p)上，确保能够供接合线接合的程度的足够的面积。
另外，作为从过电压保护栅极衬垫50p的方法，考虑设置不对栅极电极施加过电压的控制电路的方法、使半导体装置本身的绝缘耐量的能力提高的方法。
但是，增设控制电路的方法导致成本上升。或者，有在增设控制电路时、装置的尺寸变大的情况。另外，使半导体装置本身的绝缘耐量的能力提高的方法存在要求大幅的尺寸变更及材料变更的情况。在第1实施方式中，不需要这种控制电路、尺寸变更及材料变更。
另外，上述的作用示出了使用了n+型/p+型/n+型/p+型/n+型的齐纳二极管的例子，但也可以使用p+型/n+型/p+型/n+型/p+型的齐纳二极管。
也就是说，电极10设置在半导体区域20的上侧，并与半导体区域40电连接。并且，电极10与整流元件100的第4半导体区域中的任一个第4半导体区域、及整流元件200的第6半导体区域中的任一个第6半导体区域电连接。
另外，第4电极50p设置在半导体区域20的上侧，并与第2电极50电连接。并且，第4电极50p包围第3电极11。并且，第4电极50p与整流元件100的上述任一个第4半导体区域以外的第4半导体区域、及整流元件200的上述任一个第6半导体区域以外的第6半导体区域电连接。
在此，在使用了n+型/p+型/n+型/p+型/n+型的齐纳二极管的情况下，第4半导体区域及第6半导体区域的导电型是n+型，第5半导体区域及第7半导体区域的导电型是p+型。
另一方面，在使用了p+型/n+型/p+型/n+型/p+型的齐纳二极管的情况下，第4半导体区域及第6半导体区域的导电型是p+型，第5半导体区域及第7半导体区域的导电型是n+型。
(第2实施方式)
图8(a)是对第2实施方式的第1例的半导体装置进行表示的示意性的俯视图，图8(b)是对第2实施方式的第2例的半导体装置进行表示的示意性的俯视图。
二极管区域1db可以如图8(a)所示的半导体装置2A那样、区域1dbc为一个。另外，二极管区域1db也可以如图8(b)所示的半导体装置2B那样、被分离为多个。通过这种二极管区域的配置，发挥与第1实施方式相同的效果。
以上，参照具体例对实施方式进行了说明。但是，实施方式并不限定于这些具体例。即，这些具体例中，本领域技术人员适当加以设计变更的例子，只要具备实施方式的特征，也包含于实施方式的范围。前述的各具体例具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示的情况，能够适当变更。
另外，前述的各实施方式具备的各要素只要在技术上可能就能够组合，将它们组合的方式，只要包括实施方式的特征，就包含在实施方式的范围中。除此之外，在实施方式的思想的范畴中，只要是本领域技术人员，能够想到各种变更例及修正例，这些变更例及修正例都属于实施方式的范围。
对本发明的几个实施方式进行了说明，但这些实施方式作为例子而提示，意图不在于限定发明的范围。这些新的实施方式能够以除此之外的各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨，并且包含于专利请求的范围。

Claims (8)

1.一种半导体装置，具备：
第1导电型的第1半导体区域；
第1电极，设置在所述第1半导体区域之下；
第2导电型的第2半导体区域，选择性地设置在所述第1半导体区域之上；
第1导电型的第3半导体区域，选择性地设置在所述第2半导体区域之上；
第2电极，隔着第1绝缘膜而设置在所述第1半导体区域、所述第2半导体区域及所述第3半导体区域；
第1整流元件，隔着第2绝缘膜设置在未配置所述第2半导体区域、所述第3半导体区域、所述第1绝缘膜及所述第2电极的所述第1半导体区域之上，并具有交替地排列有第4半导体区域、及导电型与所述第4半导体区域不同的第5半导体区域的构造；
第2整流元件，隔着所述第2绝缘膜设置在未配置所述第2半导体区域、所述第3半导体区域、所述第1绝缘膜及所述第2电极并且未配置所述第1整流元件的所述第1半导体区域之上，并具有交替地排列有第6半导体区域、及导电型与所述第6半导体区域不同的第7半导体区域的构造；
第3电极，设置在所述第1半导体区域的上侧，与所述第3半导体区域电连接，并与所述第1整流元件的所述第4半导体区域中的任一个第4半导体区域及所述第2整流元件的所述第6半导体区域的任一个第6半导体区域电连接；以及
第4电极，设置在所述第1半导体区域的上侧，与所述第2电极电连接，包围所述第3电极，与所述第1整流元件的所述任一个第4半导体区域以外的所述第4半导体区域、及所述第2整流元件的所述任一个第6半导体区域以外的所述第6半导体区域电连接。
2.如权利要求1所述的半导体装置，
所述第4半导体区域及所述第6半导体区域的导电型是第1导电型，所述第5半导体区域及所述第7半导体区域的导电型是第2导电型。
3.如权利要求1所述的半导体装置，
所述第4半导体区域及所述第6半导体区域的导电型是第2导电型，所述第5半导体区域及所述第7半导体区域的导电型是第1导电型。
4.如权利要求1～3中任一项所述的半导体装置，
所述第1整流元件与配置有所述第2半导体区域、所述第3半导体区域、所述第1绝缘膜及所述第2电极的区域并列配置。
5.如权利要求1～3中任一项所述的半导体装置，
所述第2整流元件沿着配置有所述第2半导体区域、所述第3半导体区域、所述第1绝缘膜及所述第2电极的区域配置。
6.如权利要求1～3中任一项所述的半导体装置，
所述第4半导体区域及所述第5半导体区域配置成环状。
7.如权利要求1～3中任一项所述的半导体装置，
所述第6半导体区域及所述第7半导体区域沿着配置有所述第2半导体区域、所述第3半导体区域、所述第1绝缘膜及所述第2电极的区域配置。
8.如权利要求1～3中任一项所述的半导体装置，
配置有所述第2半导体区域、所述第3半导体区域、所述第1绝缘膜及所述第2电极的区域具有至少一个角部，
所述第2整流元件具有沿着所述角部弯曲的区域。
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