CN105374747A - 晶圆上刻蚀不同深度tsv孔的工艺方法 - Google Patents
晶圆上刻蚀不同深度tsv孔的工艺方法 Download PDFInfo
- Publication number
- CN105374747A CN105374747A CN201510946129.6A CN201510946129A CN105374747A CN 105374747 A CN105374747 A CN 105374747A CN 201510946129 A CN201510946129 A CN 201510946129A CN 105374747 A CN105374747 A CN 105374747A
- Authority
- CN
- China
- Prior art keywords
- wafer
- tsv hole
- barrier layer
- etching
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000005530 etching Methods 0.000 title claims abstract description 31
- 239000010410 layer Substances 0.000 claims abstract description 51
- 239000000463 material Substances 0.000 claims abstract description 35
- 239000011241 protective layer Substances 0.000 claims abstract description 23
- 238000001259 photo etching Methods 0.000 claims abstract description 17
- 238000001312 dry etching Methods 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 4
- 230000004888 barrier function Effects 0.000 claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 229920002521 macromolecule Polymers 0.000 claims description 6
- 239000012528 membrane Substances 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 15
- 238000000151 deposition Methods 0.000 abstract description 7
- 230000000903 blocking effect Effects 0.000 abstract 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- KCGHDPMYVVPKGJ-UHFFFAOYSA-N [Ti].[Cu].[Sn] Chemical compound [Ti].[Cu].[Sn] KCGHDPMYVVPKGJ-UHFFFAOYSA-N 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明提供一种晶圆上刻蚀不同深度TSV孔的工艺方法,包括下述步骤:提供一晶圆,在晶圆表面沉积阻挡层;在晶圆表面进行光刻和刻蚀工艺,去除阻挡层的部分,留下阻挡层凸点;阻挡层凸点位置为TSV区域;在晶圆表面沉积保护层;通过光刻和刻蚀工工艺在晶圆表面刻蚀出第一TSV孔;对晶圆表面进行CMP研磨,去除阻挡层凸点上方的保护层,露出阻挡层凸点材料;对露出的阻挡层凸点材料进行移除,在阻挡层凸点位置露出晶圆材质;在原阻挡层凸点位置进行硅的干法刻蚀工艺,使得露出晶圆材质的位置被刻蚀形成第二TSV孔。本发明避免了第二次刻孔工艺时孔底部光刻胶曝光困难以及光刻胶在孔侧壁挂不住的问题。
Description
技术领域
本发明涉及半导体技术领域,特别是涉及一种晶圆上刻蚀不同深度TSV孔的工艺方法。
背景技术
随着半导体技术的发展,集成电路的特征尺寸不断缩小,器件互连密度不断提高。传统的二维封装已经不能满足业界的需求,因此基于TSV垂直互连的转接板封装方式以其短距离互连,高密度集成以及低成本的关键技术优势,逐渐引领了封装技术发展的趋势。
TSV刻孔目前工艺只是在晶圆表面刻蚀一种深度的TSV孔,如果涉及到刻蚀两种深度或者以上的孔时,因为孔的侧壁几乎垂直,第二次刻孔工艺的光刻涂胶会发生侧壁光刻胶脱落,孔底部曝光显影等不能保证效果,对最后的去胶清洗等工艺也较为不利。
发明内容
本发明的目的在于克服现有技术中存在的不足,提供一种晶圆上刻蚀不同深度TSV孔的工艺方法,采用阻挡层先预留出第二TSV孔位置凸点;先在晶圆上制作第一TSV孔,然后通过CMP工艺对晶圆表面进行研磨,露出凸点材料,后续直接通过刻蚀工艺移除凸点材料,露出晶圆材质,再通过干法刻蚀工艺做出第二TSV孔;本发明刻蚀第二TSV孔时避免了涂胶和光刻,保证了工艺的稳定性。本发明采用的技术方案是:
一种晶圆上刻蚀不同深度TSV孔的工艺方法,包括下述步骤:
步骤S1,提供一晶圆,在晶圆表面沉积阻挡层;
步骤S2,在晶圆表面进行光刻和刻蚀工艺,去除阻挡层的部分,留下阻挡层凸点;阻挡层凸点位置为TSV区域;
步骤S3,在晶圆表面沉积保护层;
步骤S4,通过光刻和刻蚀工工艺在晶圆表面刻蚀出第一TSV孔;
步骤S5,对晶圆表面进行CMP研磨,去除阻挡层凸点上方的保护层,露出阻挡层凸点材料;
步骤S6,对露出的阻挡层凸点材料进行移除,在阻挡层凸点位置露出晶圆材质;
步骤S7,在原阻挡层凸点位置进行硅的干法刻蚀工艺,使得露出晶圆材质的位置被刻蚀形成第二TSV孔。
可选地,步骤S4中,第一TSV孔的孔深达到设计深度,则步骤S7中刻蚀第二TSV孔之前需要使用保护层材料对第一TSV孔进行覆盖保护。
可选地,第一TSV孔在步骤S4中第一次刻蚀时还未达到设计深度,则在步骤S7中,在第二TSV孔刻蚀时再同时增加第一TSV孔的深度,达到设计深度。
进一步地,阻挡层凸点的材料为氧化硅,氮化硅,光阻,高分子薄膜,或金属材料。
进一步地,保护层材料是氧化硅,氮化硅,光阻,或高分子薄膜。
进一步地,步骤S6中,通过干法刻蚀或湿法腐蚀的方法对阻挡层凸点材料进行移除。
本发明的优点在于:现有的制作不同孔深的工艺,先用光刻和刻蚀制作出第一TSV孔后,接着用光刻和刻蚀工艺做第二TSV孔,此时光刻胶涂布会进入第一TSV孔里面,孔侧壁是垂直的,光刻胶挂不住,这样第一TSV孔侧壁不能完全被保护住,在第二TSV孔的刻蚀步骤中第一TSV孔侧壁就会损伤。另外第一TSV孔太深的话,如果后续制作第二TSV孔时光刻胶用负胶,则第一TSV孔底和孔壁的光刻胶不能被有效曝光,此处光刻胶在后续的显影过程中会被去除,则第一TSV孔孔底和孔壁也不能被保护,在第二TSV孔的刻蚀步骤中造成第一TSV孔侧壁损伤;如果后续制作第二TSV孔时光刻胶是正胶,则第一TSV孔孔底不需曝光,但后续硬烤后,光阻固化,留在第一TSV孔里,不能被去除。此外如果第一TSV孔先刻蚀出来,则后续所有TSV孔的光刻工艺中的液体都会进入到第一TSV孔里,很难去除干净,对后续工艺造成坏的影响。
本工艺在第二种以后的TSV孔制作中,不用光刻,避免了光刻工艺造成的影响。本工艺在第一TSV孔制作前,预先做好阻挡层凸点,为后续第二种及以后的TSV孔用干法刻蚀制作做好了技术铺垫。
附图说明
图1为本发明的工艺中沉积阻挡层示意图。
图2为本发明的工艺中制作阻挡层凸点示意图。
图3为本发明的工艺中沉积保护层示意图。
图4为本发明的工艺中刻蚀第一TSV孔和CMP研磨示意图。
图5为本发明的工艺中移除露出的阻挡层凸点材料示意图。
图6为本发明的工艺中刻蚀第二TSV示意图。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
本发明提出的晶圆上刻蚀不同深度TSV孔的工艺方法,包括下述步骤:
步骤S1,提供一晶圆1,在晶圆1表面沉积阻挡层2,如图1所示;
阻挡层2可以是氧化硅,氮化硅等无机材料,也可以是光阻,高分子薄膜等有机材料,也可以是铜锡钛等金属材料,或者是先沉积氧化硅做缓冲层再沉积铜锡钛等金属材料;该阻挡层2可以是一层,也可以是多层;该阻挡层2多层的沉积材料可以是不同种类的;
步骤S2,在晶圆1表面进行光刻和刻蚀工艺,去除阻挡层2的部分,留下阻挡层凸点201;如图2所示;
此步骤中,先对晶圆1表面进行光刻工艺,使要做TSV的区域有光刻胶保护,然后通过干法或者湿法刻蚀晶圆表面,使阻挡层2表面未被保护的区域整体被移除;去除光刻胶,则TSV区域只剩下阻挡层凸点201;
步骤S3,在晶圆1表面沉积保护层3;如图3所示;该保护层3材料可以是氧化硅,氮化硅等无机材料,也可以是光阻,高分子薄膜等有机材料;
步骤S4,通过光刻和刻蚀工工艺在晶圆1表面刻蚀出第一TSV孔101;如图4所示;
此步骤中,先在保护层3上旋涂光刻胶,然后形成光刻胶开口图形,再把光刻胶开口图形转移至保护层3上(光刻是作用于保护层3);然后在保护层3的开口图形处对晶圆1表面进行刻蚀形成第一TSV孔101;
此步骤中,如果第一TSV孔101的孔深达到设计深度,则后续步骤刻蚀第二TSV孔之前,需要使用保护层材料对第一TSV孔101进行覆盖保护;
或者对第一TSV孔101先刻蚀出一定深度,不做保护,在第二TSV孔刻蚀时再同时增加第一TSV孔的深度,达到设计深度;
步骤S5,对晶圆1表面进行CMP研磨,去除阻挡层凸点201上方的保护层3,露出阻挡层凸点材料;如图4所示;CMP即化学机械研磨;
此步骤中晶圆1表面的保护层3依然保留,只是阻挡层凸点201上方的保护层3材料被去除;
步骤S6,对露出的阻挡层凸点201材料进行移除,在阻挡层凸点位置露出晶圆1材质;
此步骤中,可通过干法刻蚀或湿法腐蚀的方法对阻挡层凸点201材料进行移除,露出晶圆材质;如图5所示;
步骤S7,在原阻挡层凸点位置进行硅的干法刻蚀工艺,使得露出晶圆材质的位置被刻蚀形成第二TSV孔102;
步骤S4中,若第一TSV孔101的孔深达到设计深度,则刻蚀第二TSV孔之前需要使用保护层材料对第一TSV孔101进行覆盖保护;
若第一TSV孔101在步骤S4中第一次刻蚀时还未达到设计深度,则在步骤S7中,在第二TSV孔刻蚀时再同时增加第一TSV孔的深度,达到设计深度。
后续可以用刻蚀工艺或者CMP工艺去除晶圆表面保护层,得到最终样品。
第一TSV孔和第二TSV孔的深度可以不一致,以达到在晶圆上刻蚀不同深度的TSV孔的目的。
Claims (6)
1.一种晶圆上刻蚀不同深度TSV孔的工艺方法,其特征在于,包括下述步骤:
步骤S1,提供一晶圆(1),在晶圆(1)表面沉积阻挡层(2);
步骤S2,在晶圆(1)表面进行光刻和刻蚀工艺,去除阻挡层(2)的部分,留下阻挡层凸点(201);阻挡层凸点(201)位置为TSV区域;
步骤S3,在晶圆(1)表面沉积保护层(3);
步骤S4,通过光刻和刻蚀工工艺在晶圆(1)表面刻蚀出第一TSV孔(101);
步骤S5,对晶圆(1)表面进行CMP研磨,去除阻挡层凸点(201)上方的保护层(3),露出阻挡层凸点材料;
步骤S6,对露出的阻挡层凸点(201)材料进行移除,在阻挡层凸点位置露出晶圆(1)材质;
步骤S7,在原阻挡层凸点位置进行硅的干法刻蚀工艺,使得露出晶圆材质的位置被刻蚀形成第二TSV孔(102)。
2.如权利要求1所述的晶圆上刻蚀不同深度TSV孔的工艺方法,其特征在于:
步骤S4中,第一TSV孔(101)的孔深达到设计深度,则步骤S7中刻蚀第二TSV孔之前需要使用保护层材料对第一TSV孔(101)进行覆盖保护。
3.如权利要求1所述的晶圆上刻蚀不同深度TSV孔的工艺方法,其特征在于:
第一TSV孔(101)在步骤S4中第一次刻蚀时还未达到设计深度,则在步骤S7中,在第二TSV孔(102)刻蚀时再同时增加第一TSV孔的深度,达到设计深度。
4.如权利要求1所述的晶圆上刻蚀不同深度TSV孔的工艺方法,其特征在于:
阻挡层凸点(201)的材料为氧化硅,氮化硅,光阻,高分子薄膜,或金属材料。
5.如权利要求1所述的晶圆上刻蚀不同深度TSV孔的工艺方法,其特征在于:
保护层(3)材料是氧化硅,氮化硅,光阻,或高分子薄膜。
6.如权利要求1所述的晶圆上刻蚀不同深度TSV孔的工艺方法,其特征在于:
步骤S6中,通过干法刻蚀或湿法腐蚀的方法对阻挡层凸点(201)材料进行移除。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510946129.6A CN105374747B (zh) | 2015-12-16 | 2015-12-16 | 晶圆上刻蚀不同深度tsv孔的工艺方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510946129.6A CN105374747B (zh) | 2015-12-16 | 2015-12-16 | 晶圆上刻蚀不同深度tsv孔的工艺方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105374747A true CN105374747A (zh) | 2016-03-02 |
CN105374747B CN105374747B (zh) | 2018-07-06 |
Family
ID=55376810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510946129.6A Active CN105374747B (zh) | 2015-12-16 | 2015-12-16 | 晶圆上刻蚀不同深度tsv孔的工艺方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105374747B (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107818945A (zh) * | 2017-10-25 | 2018-03-20 | 武汉华星光电半导体显示技术有限公司 | 一种功能层开孔的方法、阵列基板以及显示装置 |
CN110491787A (zh) * | 2019-08-21 | 2019-11-22 | 上海交通大学 | 湿法干法叠加套刻加工不同深度芯片槽的方法及装置 |
CN111675192A (zh) * | 2019-11-29 | 2020-09-18 | 浙江集迈科微电子有限公司 | 一种微系统模组的深硅空腔刻蚀方法 |
CN114582721A (zh) * | 2022-05-05 | 2022-06-03 | 湖北江城芯片中试服务有限公司 | 半导体器件的制作方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103187364A (zh) * | 2011-12-31 | 2013-07-03 | 中国科学院上海微系统与信息技术研究所 | 高深宽比深孔的种子层的制备方法 |
CN104505393A (zh) * | 2014-09-16 | 2015-04-08 | 华天科技(昆山)电子有限公司 | 背照式影像传感器三维堆叠封装结构及封装工艺 |
CN104835776A (zh) * | 2014-02-08 | 2015-08-12 | 中芯国际集成电路制造(上海)有限公司 | Tsv盲孔的制作方法 |
US20150235944A1 (en) * | 2014-02-17 | 2015-08-20 | International Business Machines Corporation | Tsv deep trench capacitor and anti-fuse structure |
-
2015
- 2015-12-16 CN CN201510946129.6A patent/CN105374747B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103187364A (zh) * | 2011-12-31 | 2013-07-03 | 中国科学院上海微系统与信息技术研究所 | 高深宽比深孔的种子层的制备方法 |
CN104835776A (zh) * | 2014-02-08 | 2015-08-12 | 中芯国际集成电路制造(上海)有限公司 | Tsv盲孔的制作方法 |
US20150235944A1 (en) * | 2014-02-17 | 2015-08-20 | International Business Machines Corporation | Tsv deep trench capacitor and anti-fuse structure |
CN104505393A (zh) * | 2014-09-16 | 2015-04-08 | 华天科技(昆山)电子有限公司 | 背照式影像传感器三维堆叠封装结构及封装工艺 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107818945A (zh) * | 2017-10-25 | 2018-03-20 | 武汉华星光电半导体显示技术有限公司 | 一种功能层开孔的方法、阵列基板以及显示装置 |
WO2019080333A1 (zh) * | 2017-10-25 | 2019-05-02 | 武汉华星光电半导体显示技术有限公司 | 一种功能层开孔的方法以及显示装置 |
CN107818945B (zh) * | 2017-10-25 | 2020-01-03 | 武汉华星光电半导体显示技术有限公司 | 一种功能层开孔的方法、阵列基板以及显示装置 |
CN110491787A (zh) * | 2019-08-21 | 2019-11-22 | 上海交通大学 | 湿法干法叠加套刻加工不同深度芯片槽的方法及装置 |
CN110491787B (zh) * | 2019-08-21 | 2021-12-10 | 上海交通大学 | 湿法干法叠加套刻加工不同深度芯片槽的方法及装置 |
CN111675192A (zh) * | 2019-11-29 | 2020-09-18 | 浙江集迈科微电子有限公司 | 一种微系统模组的深硅空腔刻蚀方法 |
CN114582721A (zh) * | 2022-05-05 | 2022-06-03 | 湖北江城芯片中试服务有限公司 | 半导体器件的制作方法 |
CN114582721B (zh) * | 2022-05-05 | 2022-08-02 | 湖北江城芯片中试服务有限公司 | 半导体器件的制作方法 |
WO2023213085A1 (zh) * | 2022-05-05 | 2023-11-09 | 湖北江城芯片中试服务有限公司 | 半导体器件的制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN105374747B (zh) | 2018-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9343659B1 (en) | Embedded magnetoresistive random access memory (MRAM) integration with top contacts | |
CN105428309B (zh) | Tsv通孔的制作工艺方法及多种孔深的盲孔或tsv通孔的制作工艺方法 | |
CN105374747A (zh) | 晶圆上刻蚀不同深度tsv孔的工艺方法 | |
CN114078954B (zh) | 存储器结构及其形成方法 | |
CN108447820B (zh) | 具无倒角通孔多图型化的装置及形成无倒角通孔的方法 | |
CN101196691B (zh) | 改善通孔金属连接缺陷的方法 | |
CN105226003B (zh) | 无深度负载效应的浅沟槽隔离结构的制备方法 | |
JP2011108690A (ja) | 半導体装置及びその製造方法 | |
CN103367139A (zh) | 一种tsv孔底部介质层刻蚀方法 | |
CN104377160B (zh) | 金属内连线结构及其工艺 | |
US9741610B2 (en) | Sacrificial amorphous silicon hard mask for BEOL | |
JP2008277722A (ja) | ビット線コンタクトプラグを形成する方法及びトランジスタ構造 | |
JP2007299947A (ja) | 半導体装置の製造方法 | |
CN104167388B (zh) | 一种后道互连工艺中空气隙的形成方法 | |
US8691690B2 (en) | Contact formation method incorporating preventative etch step reducing interlayer dielectric material flake defects | |
US9349635B2 (en) | Integrated circuits and methods of forming the same with multi-level electrical connection | |
CN105336676B (zh) | 接触插塞的形成方法 | |
JP2021507540A (ja) | シャロートレンチアイソレーションにおけるコーン形成を低減するための選択的エッチング | |
KR101067875B1 (ko) | 반도체 소자의 제조방법 | |
CN102263011B (zh) | 半导体结构的制造方法 | |
CN106158726A (zh) | 半导体器件的制造方法 | |
US8884404B2 (en) | Mechanism of patterning a semiconductor device and product resulting therefrom | |
KR20080061168A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR101087793B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
US20140242793A1 (en) | Pattern forming method and method of manufacturing semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |