CN105359274B - 成像元件 - Google Patents

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Abstract

本发明公开了一种像素电路，包括在第二导电型的漏极/源极和第二导电型的源极/漏极之间的第一导电型的浮动扩散层。所述源极/漏极和所述漏极/源极接触所述浮动扩散层。光电转换部的阴极与所述浮动扩散层电连接。所述光电转换部的阳极接触所述阴极。所述阴极为第一导电型并且所述阳极为第二导电型。

Description

成像元件
相关申请的交叉参考
本申请要求于2013年8月2日提交的日本在先专利申请JP 2013-161348的权益，其全部内容通过引用的方式并入本文。
技术领域
本技术涉及一种成像元件，具体地，涉及一种用于光子计数等中的成像元件。
背景技术
为了捕捉图像，经常使用将光转换成电信号的成像元件。通常，成像元件包括多个像素和模拟-数字(A/D)转换部。各像素包括诸如光电二极管等光电转换部、浮动扩散层和放大晶体管。
在像素中，光电转换部将光转换成电荷。浮动扩散层蓄积电荷以基于由式Q＝CV表示的关系生成信号电压。信号电压被放大晶体管放大。A/D转换部将表示放大的信号电压的模拟信号转换成数字信号。在该式中，Q表示在光电转换部中通过转换产生的电荷量，C表示浮动扩散层的电容，V表示信号电压。
在具有上述构成的成像元件中，浮动扩散层的电容C的充分减小与噪声相比充分增大了每光子的信号电压。这使得可以确定一个光子是否入射。提出了数出光子数并将数出的数用作图像信号的光子计数型成像元件(例如，参照PTL 1)。光子计数型成像元件因为能够完全消除由模拟信号处理产生的随机噪声和固定模式噪声，所以实现了极高的信噪(S/N)比。
引用文献列表
专利文献
PTL 1：JP 2011-71958 A
发明内容
技术问题
在上述现有技术中，可能难以扩大动态范围。通常，随着电容C增大，可以由浮动扩散层蓄积的电荷量增大，从而使得可以扩大可检测的光强度范围(所谓的“动态范围”)。然而，由于Q＝CV的关系，随着电容增大，与受光量对应的电荷量Q转换成信号电压V的转换效率(＝1/C)降低了，因而减小了每光子的信号电压。这可能使得不能确定一个光子是否入射。因此，在上述现有技术中，不能扩大动态范围。
解决问题的方案
鉴于上述情况完成了本技术。目的是扩大光子计数型成像元件中的动态范围。
发明的有益效果
通过解决上述问题完了本技术，其一方面是像素电路，所述像素电路包括：在第二导电型的漏极/源极和第二导电型的源极/漏极之间的第一导电型的浮动扩散层，所述源极/漏极和所述漏极/源极接触所述浮动扩散层；与所述浮动扩散层电连接的光电转换部的阴极，所述阴极为第一导电型；接触所述阴极的光电转换部的阳极，所述阳极是第二导电型。本技术的良好优点在于在光子计数型成像元件中，可以在维持转换效率的同时扩大动态范围。
附图说明
图1是示出根据本技术第一实施方案的成像元件的一个构成例的方块图。
图2是示出第一实施方案中的像素电路的平面图的例子。
图3是示出第一实施方案中的像素电路的垂直断面图的例子。
图4A和图4B是示出第一实施方案中的像素电路的水平断面图的例子。
图5是示出第一实施方案中的像素电路的等效电路图的例子。
图6是示出第一实施方案中的放大晶体管的操作的一个例子的表。
图7是示出第一实施方案中的像素电路的控制的一个例子的时序图。
图8是示出第一实施方案中的成像元件的操作的一个例子的流程图。
图9是示出本技术第二实施方案中的像素电路的垂直断面图的例子。
图10是示出第二实施方案中的像素电路的等效电路图的例子。
图11是示出第二实施方案中的放大晶体管的操作的一个例子的表。
图12是示出第二实施方案中的像素电路的控制的一个例子的时序图。
图13是示出第三实施方案中的像素电路的平面图的例子。
图14A和图14B是示出第三实施方案中的像素电路的水平断面图的例子。
图15是示出第三实施方案中的像素电路的等效电路图的例子。
图16是示出第三实施方案中的像素电路的控制的一个例子的时序图。
图17是示出第三实施方案的变形例中的像素电路的等效电路图的例子。
图18是示出第三实施方案的变形例中的像素电路的控制的一个例子的时序图。
图19是示出本技术第四实施方案中的像素电路的平面图的例子。
图20A和图20B是示出第四实施方案中的像素电路的水平断面图的例子。
图21是示出第四实施方案中的像素电路的控制的一个例子的时序图。
图22是示出第四实施方案的变形例中的像素电路的控制的一个例子的时序图。
图23是示出本技术第五实施方案中的像素电路的平面图的例子。
图24是示出第五实施方案中的像素电路的水平断面图的例子。
图25是示出第五实施方案中的像素电路的控制的一个例子的时序图。
图26是示出第五实施方案的变形例中的像素电路的控制的一个例子的时序图。
具体实施方式
下面按以下顺序说明本技术的实施方案：
1.第一实施方案(其中放大晶体管与一个光电转换部串联连接的例子，该一个光电转换部设置有多个电荷蓄积单元)；
2.第二实施方案(其中放大晶体管与一个光电转换部并联连接的例子，该一个光电转换部设置有多个电荷蓄积单元)；
3.第三实施方案(其中为一个光电转换部设置复位晶体管的例子，该一个光电转换部设置有多个电荷蓄积单元)；
4.第四实施方案(其中浮动扩散层与一个光电转换部分隔开的例子，该一个光电转换部设置有多个电荷蓄积单元)；和
5.第五实施方案(其中浮动扩散层和n+层与一个光电转换部分隔开的例子，该一个光电转换部设置有多个电荷蓄积单元)。
1.第一实施方案
成像元件的构成例
图1是示出实施方案中的成像元件100的一个构成例的方块图。成像元件100用来在成像装置等中捕捉图像。成像元件100包括行扫描电路110、像素阵列部120、多个A/D转换部130、多个积分电路140、多个寄存器150和输出电路160。
像素阵列部120包括以二维格子的形式配置的多个像素电路200。在像素阵列部120中，在预定方向(例如，水平方向)上配置的像素电路200的行在下文中被称作“像素行”，并且垂直于像素行配置的像素电路200的列在下文中被称作“像素列”。在各像素行中像素电路200的数量由“m”(其中m表示整数)表示，并且在各像素列中像素电路200的数量由“n”(n表示整数)表示。
沿着其中配置有像素行的方向(水平方向)的轴在下文中被称作“Y轴”，而沿着其中配置有像素列的方向(垂直方向)的轴在下文中被称作“X轴”。与X轴和Y轴垂直的轴在下文中被称作“Z轴”。
在像素阵列部120中，配置有水平信号线119-1～119-n和垂直信号线129-1～129-m。一根水平信号线119-i(其中i表示1～n的整数)与第i像素行中的像素电路200和行扫描电路110连接。另外，一根垂直信号线129-j(其中j表示1～m的整数)与第j列中的像素电路200和对应的一个A/D转换部130连接。
各像素电路200在行扫描电路110的控制下将入射在其内的光转换成模拟电信号。像素电路200包括一个光电转换部和多个浮动扩散层。假定在像素电路200中浮动扩散层的数量由“k”(其中k表示2以上的整数)表示。换句话说，与一个光电转换部对应的浮动扩散层的数量为“k”。这些浮动扩散层为一个像素电路200生成k个信号电压。行扫描电路110控制像素电路200将信号电压经由垂直信号线129-j顺次输出到A/D转换部130。
通过顺次选择(或扫描)像素行，行扫描电路110使得在选择的像素行中的像素电路200输出信号电压。向行扫描电路110输入时机信号。时机信号包括水平同步时钟信号和曝光时机信号。水平同步时钟信号表示选择(扫描)一个像素行的时机。曝光时机信号表示开始和结束曝光期间的时机。当进行用于捕捉图像的预定操作(诸如按下快门按钮等)时，生成这些时机信号。
当曝光期间开始时，行扫描电路110使得各像素电路200排出在像素电路200中的浮动扩散层的电荷以将其信号电压复位到初始值。在曝光期间过去之后，行扫描电路110与水平同步时钟信号同步地顺次生成行选择信号SEL_R1～SEL_Rn。行选择信号SEL_Ri是用于选择第i像素行的信号。例如，通过将行选择信号SEL_Ri设定到低电平，行选择信号SEL_Ri被有效(assert)，而通过将其设定到高电平，其被无效(negate)。其中行选择信号SEL_Ri被有效的期间被设定成水平同步时钟信号的周期(在下文中被称作“水平同步时钟周期”)。行扫描电路110将生成的行选择信号SEL_Ri经由信号线119-i供给到第i像素行。需要指出的是，行扫描电路110可以通过将行选择信号SEL_Ri设定到高电平来使其被有效，并且可以通过将其设定到低电平来使行选择信号SEL_Ri被无效。
对于各像素电路200，行扫描电路110生成用于顺次选择k个浮动扩散层的浮动扩散层(FD)选择信号SEL_F1～SEL_Fk。行扫描电路110生成FD选择信号SEL_F1～SEL_Fk以经由水平信号线119-i供给到第i像素行中的各个像素电路200。后面说明FD选择信号SEL_F1～SEL_Fk的控制的详细信息。
各A/D转换部130将模拟电信号转换成数字信号。A/D转换将信号电压用表示光子数的数字信号来代替。由于来自像素的信号电压被离散化，所以成像元件100可以用A/D转换部130容易数出光子数。A/D转换部130设置在各个像素列中。A/D转换部130将从像素列顺次输出的k个电信号转换成数字信号，并将数字信号供给到积分电路140。顺次输出k个电信号。因而，即使每像素电信号的数量增大到k个，A/D转换部130也可以仅对电信号进行A/D转换。因此，A/D转换部130不必具有特殊的电路构成。
积分电路140将k个数字信号的各个值加起来(积分)。积分电路140设置在各个像素列中。积分电路140使得寄存器150将表示来自A/D转换部130的和的信号作为像素信号保持。每个和都表示每像素的光子数。需要指出的是，各积分电路140是在所附的权利要求书中的加法电路的例子。
寄存器150保持像素信号。寄存器150设置在各个像素列中。
与水平同步信号同步，输出电路160顺次读出和输出在像素行中的像素信号的每个。由于为其数量由“m×n”表示的像素电路200的每个生成像素信号，所以输出m×n个像素信号。由这些像素信号组成的图像由成像装置中的存储器等记录。
像素电路的构成例
图2是示出第一实施方案中的各像素电路200的平面图的例子。像素电路200包括一个光电转换部、浮动扩散(FD)列310、320、330和340以及行选择晶体管。需要指出的是，在图2中，没有示出光电转换部和行选择晶体管。
FD列310包括沿着Y轴方向(像素列方向)配置的多个浮动扩散层。在图2中，由虚线包围的各区域表示其中形成有浮动扩散层的区域。FD列320、330和340与FD列310的构成相同。例如，FD列310、320、330和340都包括五个浮动扩散层。由于存在每个都包括五个浮动扩散层的四个FD列，所以为一个光电转换部设置的浮动扩散层的数量为20。
例如，包括20个能够蓄积250个电荷的浮动扩散层的像素可以蓄积5000个电荷。增大了可能蓄积的电荷量。因而，与其中针对一个光电转换部设置一个浮动扩散层的情况相比，针对一个光电转换部包括多个浮动扩散层的成像元件100具有扩大的动态范围。需要指出的是，针对一个光电转换部设置的浮动扩散层的数量可以是两个以上，不限于20个。
在FD列310和320之间设置有由杂质浓度较高的n型半导体形成的n+层240，并且FD列310和320与n+层240连接。另外，在FD列330和340之间设置有n+层240，并且FD列330和340与n+层240连接。当使浮动扩散层复位时，在浮动扩散层中蓄积的电荷被排出到这些n+层240。需要指出的是，n+层240是所附的权利要求书中的电荷排出层的例子。
在各FD列和各n+层240之间设置有避免浮动扩散层和n+层240之间的连接部分的作为沿着Y轴方向形成的线状槽的元件隔离区域270。例如，在这个元件隔离区域270中，形成浅沟槽隔离(STI)。
图3是沿着第一实施方案中的像素电路200的垂直(Y轴)方向的断面图的例子。具体地，图3示出了在像素电路200中的行选择晶体管210和沿着图2中的线Y-Y’的FD列310的断面。
行选择晶体管210根据行选择信号SEL_R1将由该行中的像素电路200生成的电压输出到A/D转换部130。例如，将p型金属氧化物半导体(MOS)晶体管用作行选择晶体管210。向行选择晶体管210的栅极输入行选择信号SEL_R1。行选择晶体管210具有与FD列310连接的源极和与A/D转换部130连接的漏极。当行选择信号SEL_Ri为低电平时，行选择晶体管210进入ON状态以将由FD列310生成的信号电压输出到A/D转换部130。
FD列310、320、330和340在具有两个相对的平面的光电转换部上形成。光电转换部的一个平面用作用于接收在像素电路200内入射的光的受光面，而另一个平面用作用于设置电极的电极面。两个平面都设置成与Z轴垂直。
光电转换部包括由p型半导体形成的p层221和由杂质浓度较低的n型半导体形成的n-层222。P层221配置在光电转换部的受光面上。例如，由杂质浓度较高的p型半导体形成的p-阱层用作p层221。
在p层221的电极面上形成有由杂质浓度较低的n型半导体形成的n-层222。p层221中p型杂质的浓度低于p+层231～236中的任一层中p型杂质的浓度。
当光入射在p层221中时，光伏效应使得p层221和n-层222生成具有电荷的电子和正空穴。换句话说，p层221和n-层222起到将光转换成电荷的光电二极管的作用。
在n-层222的电极面上形成有由杂质浓度较高的p型半导体形成的多个p+层231～236和由杂质浓度较高的n型半导体形成的多个浮动扩散层241～246(n+层)。n-层222中n型杂质的浓度低于n+层241～246中的任一层中n型杂质的浓度。
假定p+层的数量为s+1(其中s表示2以上的整数)，那么浮动扩散层的数量为其中比p+层的数量少1层的s。p+层和浮动扩散层沿着Y轴方向交替配置。当s＝5时，配置p+层231～236和浮动扩散层241～245。在这种配置中，奇数的p+层231、233和235与行选择晶体管210的源极连接。另外，偶数的p+层232、234和236与比电源电位Vdd低的基准电位的点连接。
浮动扩散层241～245蓄积在光电二极管(p层221和n-层222)中生成的电荷。浮动扩散层241～245都具有恒定的电容C，并基于Q＝CV的关系生成与蓄积的电荷量Q对应的信号电压V。在浮动扩散层241～245的电极面的表面上形成有栅绝缘膜224。在栅绝缘膜224上形成有栅电极251～255。向栅极端子分别输入FD选择信号SEL_F1～SEL_F5。
与浮动扩散层241相邻的P+层231和232以及n-层222起到其中n-层222充当基板、p+层231充当源极/漏极231并且p+层232充当源极/漏极232的p型MOS晶体管的作用。换句话说，浮动扩散层241在p型MOS晶体管的栅极的下面的基板中形成，使得其电极面翻转。换句话说，浮动扩散层241在源极/漏极232和源极/漏极231之间形成。
类似地，与浮动扩散层242、243、244和245相邻的p+层以及n-层222分别起到p型MOS晶体管的作用。向p型MOS晶体管的背栅施加由浮动扩散层241～245生成的信号电压。需要指出的是，浮动扩散层241～245是所附的权利要求书中的电荷蓄积单元的例子。
通过利用这种构成，在FD列310中形成具有在电源电位Vdd的点和基准电位的点之间并联连接的源极/漏极的五个p型MOS晶体管。当向这些p型MOS晶体管的栅极输入低电平的FD选择信号时，p型MOS晶体管将在浮动扩散层中蓄积的电荷排出到图2所示的n+层240。这使浮动扩散层中的电荷量复位到初始值。
当将高于低电平的中电平的FD选择信号输入p型MOS晶体管中时，p型MOS晶体管进入ON状态(导通状态)。当FD选择信号为中电平时，各p型MOS晶体管的栅极和各p型MOS晶体管的源极/漏极之间的电压的阈值与施加到p型MOS晶体管的背栅上的信号电压对应地发生变化。
浮动扩散层241是p型MOS晶体管321的背栅。浮动扩散层242是p型MOS晶体管322的背栅。浮动扩散层243是p型MOS晶体管323的背栅。浮动扩散层244是p型MOS晶体管324的背栅。浮动扩散层是p型MOS晶体管325的背栅。
如上所述，其中MOS晶体管的阈值与施加到背栅上的电压对应地变化的效应被称为“背栅效应”或“衬底偏置效应”。
P型MOS晶体管将与阈值的变化量对应的电压(即，放大的信号电压)输出到行选择晶体管210。如上所述，其中浮动扩散层配置在源极/漏极之间并且阈值与在浮动扩散层中生成的信号电压对应地变化的晶体管被称为“阈值调制型晶体管”。
在这种阈值调制型晶体管中，因为浮动扩散层仅由栅极下面的基板中的电容构成，所以与常见互补MOS(CMOS)相比，可以显著减小浮动扩散层的电容C。因而，可以提高转换效率。尽管电容C的减小降低了动态范围，但是因此通过增大浮动扩散层的数量，可以确保必要的动态范围。
另外，当将高于中电平的高电平的FD选择信号输入p型MOS晶体管中时，p型MOS晶体管进入OFF状态(非导通)以仅蓄积电荷。上述的由三个值(低电平、中电平和高电平)驱动的晶体管被称为“三值驱动晶体管”。
需要指出的是，尽管采用了其中将p型MOS晶体管用作放大信号电压用的晶体管的构成，但是像素电路200不限于这种构成。例如，代替p型MOS晶体管，可以将n型MOS晶体管用作放大信号电压用的晶体管。另外，尽管将阈值调制型晶体管用作放大信号电压用的晶体管，但是像素电路200不限于这种构成。例如，阈值调制型晶体管之外的晶体管可以用作放大信号电压用的晶体管。在这种情况下，向放大晶体管的栅极施加信号电压。
图4A和图4B是示出第一实施方案中的像素电路200的水平(X轴)断面图的例子。图4A是示出像素电路200沿着图2中的线X1-X1’的断面图的例子。
在n-层222的电极面上形成有与FD列310、320、330和340对应的浮动扩散层244。在浮动扩散层244的电极面上形成有栅绝缘膜224。在栅绝缘膜224上形成有栅电极254。栅绝缘膜224在n-层222的电极面和栅电极254之间。
另外，在第一FD列310中的浮动扩散层244和在第二FD列320中的浮动扩散层244之间形成有由p型半导体形成的p层260。在p层260的电极面上形成有由杂质浓度较高的n型半导体形成的n+层240。向n+层240施加电源电位Vdd。在第三FD列330中的浮动扩散层244和在第四FD列340中的浮动扩散层244之间形成有p层260。在p层260的电极面上形成有n+层240。
另外，在第二FD列320中的浮动扩散层244和在第三FD列330中的浮动扩散层244之间形成有元件隔离区域270。在像素电路200的X轴方向上的两端形成元件隔离区域270。
图4B是示出像素电路200沿着图2中的线X2-X2’的断面图的例子。在n-层222的电极面上形成有与FD列310、320、330和340对应的栅绝缘膜224。
在FD列310中的栅绝缘膜224和在FD列320中的栅绝缘膜224之间形成有p层260和n+层240。一组p层260和n+层240与相邻的栅绝缘膜224之间形成有元件隔离区域270。另外，在FD列330中的栅绝缘膜224和在FD列340中的栅绝缘膜224之间形成有一组p层260和n+层240，并且在该组p层260和n+层240与相邻的栅绝缘膜224之间形成有元件隔离区域270。另外，在像素电路200的X轴方向上的两端形成有元件隔离区域270。
图5是示出第一实施方案中的像素电路200的等效电路图的例子。像素电路200包括行选择晶体管210、光电转换部223、浮动扩散层241～245和放大晶体管321～325。图5是示出行选择晶体管210以及四个FD列中的任一列中的浮动扩散层和放大晶体管的等效电路图。在图5中，没有示出在另外三个FD列中的浮动扩散层和放大晶体管。
行选择晶体管210具有与A/D转换部130连接的漏极和与放大晶体管321～325连接的源极。向行选择晶体管210的栅极输入行选择信号SEL_R1。
光电转换部223将入射在其中的光转换成电荷并将电荷供给到浮动扩散层241～245。光电转换部223包括图3中所示的p层221和n-层222。p层221形成光电转换部223的阳极，而n-层222形成光电转换部223的阴极。
浮动扩散层241～245分别蓄积电荷以生成与蓄积的电荷量对应的信号电压，并将信号电压施加到放大晶体管321～325。
向放大晶体管321～325的源极/漏极232、234、236施加基准电位，该源极/漏极与行选择晶体管210连接。分别向放大晶体管321～325的栅极输入FD选择信号SEL_F1～SEL_F5。放大晶体管321包括图3中所示的p+层231和232以及n-层222。放大晶体管322～325中的每个都包括与浮动扩散层242～245中的每个相邻的两个p+层和n-层222。需要指出的是，包括行选择晶体管210和放大晶体管321～325的电路是所附的权利要求书中的放大器的例子。
需要指出的是，如果像素电路200实现了由图5中所示的等效电路图表示的电路，那么它的构成可以与图2或图3中所示的构成不同。
图6是示出第一实施方案中的放大晶体管321的操作的一个例子的表。放大晶体管322～325的操作与放大晶体管321的操作类似。
当FD选择信号SEL_F1为高电平时，放大晶体管321进入OFF状态以使浮动扩散层241蓄积电荷。在这种情况下，放大晶体管321没有输出信号电压。当FD选择信号SEL_F1为中电平时，放大晶体管321进入ON状态，并且放大和输出与浮动扩散层241中蓄积的电荷量对应的信号电压。当FD选择信号SEL_F1为低电平时，通过使浮动扩散层241排出电荷来使放大晶体管321复位。
成像元件的操作例
图7是示出第一实施方案中的像素电路200的控制一个例子的时序图。在从在曝光期间开始的时机T0到时机T1期间，行扫描电路110将所有的FD选择信号SEL_F1～SEL_F20设定到低电平。这耗尽20个浮动扩散层中的每个。
在从时机T1到曝光结束时的时机T11期间，行扫描电路110将所有的FD选择信号SEL_F1～SEL_F20设定到中电平。另外，在曝光期间，将行选择信号SEL_R1设定(无效)到高电平。这使得20个浮动扩散层蓄积与曝光量对应的电荷量。
在曝光期间结束时，通过控制行选择信号SEL_R1和FD选择信号SEL_F1～SEL_F20，行扫描电路110使由20个各自浮动扩散层生成的信号电压顺次输出。具体地，行扫描电路110将行选择信号SEL_R1设定(有效)到在水平同步时钟周期期间的低电平。在使行选择信号SEL_R1被有效的同时，行扫描电路110顺次选择作为输出对象的20个浮动扩散层，仅将与输出对象对应的FD选择信号设定到中电平，并将其他FD选择信号设定到高电平。这使得与作为输出对象的浮动扩散层对应的放大晶体管进入ON状态，由此仅输出作为输出对象的信号电压。
例如，在从曝光结束时的时机T11到时机T12期间，行扫描电路110仅将FD选择信号SEL_F1设定到中电平，并将其他FD选择信号SEL_F2～SEL_F20设定到高电平。另外，在从时机T12到时机T13的期间，行扫描电路110仅将FD选择信号SEL_F2设定到中电平。之后，类似地，将FD选择信号SEL_F3～SEL_F20顺次设定到中电平。
如上所述，为了顺次读出多个浮动扩散层中的各个信号电压，与其中一个浮动扩散层实现相同的动态范围的构成相比，可以显著降低待读出的信号电压。
在图7中，没有示出在第二及以后的FD列中的曝光和读出。第二及以后的FD列中的曝光和读出开始的时机相对于之前的FD列被延误水平同步时钟周期的时间。这种类型的读出方法被称为“滚动快门方法”。需要指出的是，通过组合使用机械快门，可以将所有像素的曝光时机设定为同时。
尽管在成像元件100中，从一个像素电路200读出一次像素信号，但是可以从一个像素电路200时间分割地读出多次像素信号。各积分电路140将像素信号加起来，由此更加扩大动态范围。
图8是示出第一实施方案中的成像元件100的操作的一个例子的流程图。例如，当曝光期间结束时，该操作开始。在步骤S901中，成像元件100通过仅将行选择信号SEL_R1～SEL_Rn中的任一个设定到高电平来选择像素列。
在步骤S902中，成像元件100通过控制FD选择信号SEL_F1～SEL_F20来选择性地使像素中的任意浮动扩散层输出信号电压。在步骤S903中，成像元件100对输出的信号电压进行A/D转换。在步骤S904中，成像元件100对数字信号进行积分运算。在步骤S905中，成像元件100确定是否完成了k个(例如，20个)积分运算，其中k表示一个像素电路200中的浮动扩散层的数量。如果没有完成积分运算(在步骤S905中为“否”)，那么成像元件100回到步骤S902。
如果完成了积分运算(在步骤S905中为“是”)，那么在步骤S906中，成像元件100将行中的各像素中的积分值作为像素信号输出。在步骤S907中，成像元件100确定是否选择了所有行。如果没有选择所有行(在步骤S907中为“否”)，那么成像元件100回到步骤S901。另一方面，如果选择了所有行(在步骤S907中为“是”)，那么成像元件100终止输出像素信号的操作。
如上所述，根据本技术的第一实施方案，在成像元件100中，通过使各光电转换部设置有多个电荷蓄积单元，从由电荷蓄积单元生成的信号电压生成像素信号。因而，可以扩大动态范围。
2.第二实施方案
成像元件的构成例
尽管在第一实施方案中，放大晶体管321～325并联连接，但是它们可以串联连接。根据本技术第二实施方案的成像元件100与第一实施方案中的成像元件的不同之处在于，放大晶体管321～325串联连接。
图9是示出第二实施方案中的像素电路200的垂直断面图的例子。像素电路200与第一实施方案中的像素电路的不同之处在于，未向p+层232、233、234和235施加基准电位。
在这种构成中，放大晶体管321～325的源极/漏极231～236串联连接。放大晶体管321～325包括n-层222和p+层231～236。如图10所示，不必向p+层232、233、234和235施加基准电位。因而，与其中放大晶体管321～325并联连接的第一实施方案相比，可以减小浮动扩散层241～245的配线间距。这有助于精细配线。
图10是第二实施方案中的像素电路200的等效电路图的例子。第二实施方案中的等效电路与第一实施方案中的等效电路的不同之处在于，放大晶体管321～325的源极/漏极231～236串联连接。
图11是示出第二实施方案中的放大晶体管321的操作的一个例子的表。第二实施方案中的放大晶体管321当FD选择信号SEL_F1为中电平或高电平时的操作与第一实施方案中的操作不同。具体地，当放大晶体管321为高电平和中电平时，在各种情况下放大晶体管321都进入ON状态。然而，当FD选择信号SEL_F1为高电平时的一个放大晶体管的阈值高于当FD选择信号SEL_F1为中电平时该放大晶体管的阈值，致使放大和输出与在对应于当FD选择信号SEL_F1为高电平时的放大晶体管的一个浮动扩散层241中蓄积的电荷量对应的信号电压。放大晶体管322～325的操作与放大晶体管321的操作相同。
成像元件的操作例
图12是示出第二实施方案中的像素电路200的控制的一个例子的时序图。
在从曝光期间开始的时机T0到时机T1期间，行扫描电路110将所有的FD选择信号SEL_F1～SEL_F20设定到低电平。这耗尽所有的20个浮动扩散层。
在从时机T1到时机T11期间，行扫描电路110将所有的FD选择信号SEL_F1～SEL_F20设定到中电平。在曝光期间内，将行选择信号SEL_R1设定(无效)到高电平。
另外，曝光期间的终止使得行扫描电路110将SEL_R1设定(有效)到水平同步时钟周期期间的低电平。在使SEL_R1被有效的同时，行扫描电路110选择作为输出对象的20个浮动扩散层以仅将与输出对象对应的FD选择信号设定到高电平，并将其他FD选择信号设定到中电平。以这种方式，当FD选择信号为高电平时的一个放大晶体管的阈值变得高于当FD选择信号为中电平时的该放大晶体管的阈值，致使仅将作为输出对象的信号电压输出。
如上所述，根据第二实施方案，由于各个放大晶体管串联连接，所以可以减少配线的数量。这容易形成成像元件100的精细构成。
3.第三实施方案
成像元件的构成例
尽管在第一实施方案中，三值驱动放大晶体管321～325与放大信号电压一起进行复位，但是它们可以不完全耗尽浮动扩散层。第三实施方案中的成像元件100与第一实施方案中的成像元件的不同之处在于，其还包括用于完全耗尽浮动扩散层的复位晶体管。
图13是示出本技术第三实施方案中的像素电路200的平面图的例子。第三实施方案中的像素电路200与第一实施方案中的像素电路的不同之处在于，在各n+层240周围的p层260和元件隔离区域270的电极面上经由绝缘膜还形成有复位栅电极256和257。
图14A和图14B是示出第三实施方案中的像素电路200的水平(X轴)断面图的例子。图14A是示出像素电路200沿着图13中的线X1-X1’的断面图的例子。如图14A所示，在p层260的电极面上形成有复位栅电极256和257。向这些复位端子输入复位信号RST。该复位信号RST是控制蓄积的电荷量的初始化(即，复位的时机)的信号。例如，将复位信号RST在复位期间设定到高电平，并且在非复位期间设定到低电平。
包括复位栅电极256和257的P层260以及与p层260相邻的n+层240和浮动扩散层244作为n型MOS晶体管326操作(包括作为n型MOS晶体管326的通道区域的p层260以及分别作为n型MOS晶体管326的源极240和n型MOS晶体管326的漏极244的n+层240和浮动扩散层244)。当复位信号RST为高电平时，该n型MOS晶体管进入ON状态以使浮动扩散层241～245中蓄积的电荷排出到n+层240。另一方面，当剩余的信号RST为低电平时，n型MOS晶体管进入OFF状态。
图14B是示出像素电路200沿着图13中的线X2-X2’的断面图的例子。如图14B所示，在元件隔离区域270的电极面上经由绝缘膜形成有复位栅电极256和257。
图15是示出第三实施方案中的像素电路200的等效电路图的例子。第三实施方案中的像素电路200与第一实施方案中的像素电路的不同之处在于，其还包括复位晶体管326。例如，将n型MOS晶体管用作复位晶体管326。复位晶体管326具有与浮动扩散层241～245连接的源极、将复位信号RST输入到其中的栅电极256和向其施加电源电位Vdd的漏极240。复位晶体管326包括图14A和图14B中所示的p层260、n+层240和浮动扩散层241～245。
成像元件的操作例
图16是示出第三实施方案中的像素电路200的控制的一个例子的时序图。
第三实施方案中行选择信号SEL_R1和FD选择信号SEL_F1～SEL_F20的控制与第一实施方案中的相同。
复位信号RST在从开始曝光时的时机T0到时机T1的期间通过行扫描电路110设定到高电平，并在时机T1之后设定到低电平。这使得在开始曝光时所有的浮动扩散层复位。
第三实施方案具有其中将三值驱动晶体管用作放大晶体管321～325的构成。然而，可以将两值驱动晶体管用作放大晶体管321～325。在这种情况下，例如，在其中对应的FD选择信号为高电平或低电平的情况中的任一情况下放大晶体管321～325都进入ON状态，并在另一种情况下进入OFF状态。
如上所述，根据第三实施方案，成像元件100因为包括用于排出蓄积的电荷的复位晶体管，所以可以完全耗尽浮动扩散层。
变形例
在第三实施方案中，其中放大晶体管并联连接的成像元件100还包括复位晶体管。然而，其中放大晶体管串联连接的成像元件100可以包括复位晶体管。变形例中的成像元件100与第三实施方案中的成像元件的不同之处在于，放大晶体管串联连接。
像素电路的构成例
图17是示出第三实施方案的变形例中的像素电路200的等效电路图的例子。变形例中的像素电路200的等效电路与第三实施方案中的等效电路的不同之处在于，放大晶体管321～325串联连接。
成像元件的操作例
图18是示出第三实施方案的变形例中的像素电路200的控制的一个例子的时序图。行选择信号SEL_R1和FD选择信号SEL_F1～SEL_F20的控制与第二实施方案中的类似。复位信号RST的控制与第三实施方案中的类似。
如上所述，根据该变形例，由于在其中放大晶体管串联连接的成像元件100中形成有复位晶体管，所以容易形成精细构成并且可以完全耗尽浮动扩散层。
4.第四实施方案
像素电路的构成例
在第一实施方案中，通过在元件隔离区域270中形成STI来使浮动扩散层隔离。本技术第四实施方案中的成像元件100与第一实施方案中的成像元件的不同之处在于，在元件隔离区域270中以绝缘层设置在其间的方式埋入电极。
图19是示出第四实施方案中的像素电路200的平面图的例子。第四实施方案中的像素电路200与第一实施方案中的像素电路的不同之处在于，代替元件隔离区域270而设置了元件隔离区域280。元件隔离区域280是其中以二氧化硅(SiO2)绝缘层等设置在其间的方式将电极埋入其中的区域。
图20A和图20B是示出第四实施方案中的像素电路200的水平(X轴)断面图的例子。图20A是示出像素电路200沿着图19中的线X1-X1’的断面图的例子。图20B是示出像素电路200沿着图19中的线X2-X2’的断面图的例子。如图20A和图20B所示，在元件隔离区域280中，以绝缘层设置在其间的方式埋入电极。另外，将由行扫描电路110生成的元件隔离控制信号ISO输入到元件隔离区域280。元件隔离控制信号ISO是确定面向元件隔离区域280的区域是否处于钉扎状态的信号。例如，当面向元件隔离区域280的区域处于钉扎状态时，将元件隔离控制信号ISO设定到低电平(例如，负偏压)，并且当面向元件隔离区域280的区域没有处于钉扎状态时，将元件隔离控制信号ISO设定到高电平(例如，接地)。
当元件隔离控制信号ISO为低电平时，元件隔离区域280进入其中费米电位固定的钉扎状态。这使得面向元件隔离区域280的区域处于钉扎状态，由此可以抑制由于元件隔离区域周围的缺陷而导致的暗电流和白点的产生。另一方面，当元件隔离控制信号ISO为高电平时，使钉扎状态解除。
成像元件的操作例
图21是示出本技术第四实施方案中的像素电路200的控制的一个例子的时序图。行选择信号SEL_R1和FD选择信号SEL_F1～SEL_F20的控制与第一实施方案中的类似。
在时机T0到时机T11的曝光期间将元件隔离控制信号ISO设定到低电平。这使得在蓄积电荷的同时使面向元件隔离区域280的区域处于钉扎状态，由此可以抑制由于元件隔离区域周围的缺陷导致的暗电流和白点的产生。需要指出的是，因为在读出期间在钉扎状态下的面向元件隔离区域280的区域充当放大晶体管的泄漏路径，所以可以避免在读出期间将面向元件隔离区域280的区域设定到钉扎状态。因此，在读出开始时的时机T11及其后，将元件隔离控制信号ISO设定到高电平。
如上所述，根据第四实施方案，仅在曝光期间，面向元件隔离区域280的区域进入钉扎状态。因而，可以抑制由于元件隔离区域周围的缺陷导致的暗电流和白点的产生。
变形例
尽管在第四实施方案中，在其中放大晶体管并联连接的成像元件100中设置有元件隔离区域，但是可以在其中放大晶体管串联连接的成像元件100中设置有元件隔离区域。根据变形例的成像元件与第四实施方案的成像元件的不同之处在于，放大晶体管串联连接。
成像元件的操作例
图22是示出第四实施方案的变形例中的像素电路200的控制的一个例子的时序图。变形例中行选择信号SEL_R1和FD选择信号SEL_F1～SEL_F20的控制与第二实施方案中的相同。元件隔离控制信号ISO的控制与第四实施方案中的相同。
如上所述，根据该变形例，在其中放大晶体管串联连接的成像元件100中设置有元件隔离区域。因而，容易促进精细构成的形成。另外，仅在曝光期间，面向元件隔离区域280的区域进入钉扎状态，由此可以抑制由于元件隔离区域周围的缺陷导致的暗电流和白点的产生。
5.第五实施方案
像素电路的构成例
在第四实施方案中，元件隔离区域280以避免在n+层240和一个FD列中的浮动扩散层之间的连接部分的方式形成。然而，通过在不避免在n+层240和浮动扩散层之间的连接部分的情况下设置元件隔离区域280更容易形成元件隔离区域。本技术第五实施方案中的成像元件100与第四实施方案中的成像元件的不同之处在于，在未避免n+层240和浮动扩散层之间的连接部分的情况下设置了元件隔离区域280。
图23是示出第五实施方案中的像素电路200的平面图的例子。第五实施方案中的像素电路200与第四实施方案中的像素电路的不同之处在于，设置了包括在n+层240和浮动扩散层之间以及FD列310、320、330和340的每个与各n+层240之间的连接部分的元件隔离区域280。
图24是示出第五实施方案中的像素电路200的水平(X轴)断面图的例子。图24是像素电路200沿着图23中的线X1-X1’的断面图。如图24所示，在各n+层240和各浮动扩散层244之间设置有各元件隔离区域280。然而，如果n+层240和浮动扩散层244继续保持隔离，那么浮动扩散层244中蓄积的电荷不排出到n+层240。因此，在复位时，必须解除元件隔离区域280的绝缘状态。
成像元件的操作例
图25是示出第五实施方案中的像素电路200的控制的一个例子的时序图。将第五实施方案中的元件隔离控制信号ISO在时机T0到在曝光开始时的时机T1之间的期间设定到高电平。这使得元件隔离区域280起到纵型晶体管的作用，由此将浮动扩散层中蓄积的电荷经由元件隔离区域280排出到n+层240。
在时机T1到时机T11之间的期间，将元件隔离控制信号ISO设定到低电平，并且在时机T11及其后，将其设定到中电平。
如上所述，根据第五实施方案，在成像元件100中，为了可以在复位时解除元件隔离区域280的绝缘状态，可以在不避免n+层240和浮动扩散层之间的连接部分的情况下设置元件隔离区域280。
变形例
尽管在第五实施方案中，在其中放大晶体管并联连接的成像元件100中设置有元件隔离区域280，但是可以在其中放大晶体管串联连接的成像元件100中设置有元件隔离区域280。变形例中的成像元件100与第五实施方案中的成像元件的不同之处在于，放大晶体管串联连接。
成像元件的操作例
图26是示出第五实施方案的变形例中的像素电路200的控制的一个例子的时序图。变形例中行选择信号SEL_R1和FD选择信号SEL_F1～SEL_F20的控制与第二实施方案中的类似。变形例中元件隔离控制信号ISO的控制与第五实施方案中的类似。
如上所述，根据该变形例，在其中放大晶体管串联连接的成像元件100中，在复位时元件隔离区域280起到纵型晶体管的作用。因而，容易促进精细构成的形成。另外，可以在不避免与浮动扩散层的连接部分的情况下设置元件隔离区域280。
上述的实施方案都是实现本技术的例子，并且在实施方案中的项目和所附的权利要求书中的本技术的特定项目具有各自的对应关系。类似地，本技术的项目和在本技术的实施方案中具有与其相同名称的项目具有各自的对应关系。需要指出的是，本技术不限于这些实施方案，并且可以在不脱离本技术主旨的情况下通过对这些实施方案进行各种修改来实施。
上述实施方案中所述的处理过程可以被视为具有一系列步骤的方法。另外，处理过程可以被视为用于使计算机执行一系列步骤的程序或被视为使得程序记录在其中的记录介质。例如，记录介质的类型包括光盘(CD)、微型光盘(MD)、数字多功能光盘(DVD)、存储卡和蓝光(注册商标)光盘。
本技术也可以具有以下构成：
(1)一种像素电路，包括：
在第二导电型的漏极/源极和第二导电型的源极/漏极之间的第一导电型的浮动扩散层，所述源极/漏极和所述漏极/源极接触所述浮动扩散层；
与所述浮动扩散层电连接的光电转换部的阴极，所述阴极为第一导电型；和
接触所述阴极的所述光电转换部的阳极，所述阳极为第二导电型。
(2)根据(1)所述的像素电路，其中所述阴极接触所述浮动扩散层。
(3)根据(1)所述的像素电路，其中所述阴极在所述浮动扩散层和所述阳极之间。
(4)根据(1)所述的像素电路，还包括：
与所述阴极直接电连接的第一导电型的不同的浮动扩散层。
(5)根据(4)所述的像素电路，其中所述不同的浮动扩散层在第二导电型的不同的漏极/源极和所述源极/漏极之间。
(6)根据(5)所述的像素电路，其中所述源极/漏极和所述不同的漏极/源极接触所述不同的浮动扩散层。
(7)根据(5)所述的像素电路，还包括：
与所述漏极/源极电连接的选择晶体管的源极。
(8)根据(7)所述的像素电路，其中所述选择晶体管的源极与所述不同的漏极/源极电连接。
(9)根据(7)所述的像素电路，还包括：
与信号线电连接的所述选择晶体管的漏极。
(10)根据(4)所述的像素电路，还包括：
在所述浮动扩散层和栅电极之间的栅绝缘膜。
(11)根据(10)所述的像素电路，其中所述栅绝缘膜在所述浮动扩散层和不同的栅电极之间。
(12)根据(1)所述的像素电路，其中所述阳极被构造成接收光，所述光电转换部被构造成将所述光转换成电荷。
(13)根据(1)所述的像素电路，还包括：
在第二导电型的第二层中的第一导电型的第一层，第二层在所述浮动扩散层和第一导电型的另一个浮动扩散层之间。
(14)根据(1)所述的像素电路，还包括：
可控制为提供在所述浮动扩散层和电源电位之间的电连接和断开的复位晶体管。
(15)根据(1)所述的像素电路，其中第一导电型具有与第二导电型相反的导电性。
(16)根据(1)所述的像素电路，其中第一导电型是n型。
(17)根据(1)所述的像素电路，其中第二导电型是p型。
(18)根据(1)所述的像素电路，其中在所述浮动扩散层中的第一导电型的杂质浓度高于在所述阴极中的第一导电型的杂质浓度。
(19)根据(1)所述的像素电路，其中在所述源极/漏极中的第二导电型的杂质浓度高于在所述阳极中的第二导电型的杂质浓度。
(20)根据(19)所述的像素电路，其中在所述阳极中的第二导电型的杂质浓度低于在所述漏极/源极中的第二导电型的杂质浓度。
(21)一种包括多个像素的成像元件，所述多个像素的每个都包括：
将入射光转换成电荷的光电转换部；
蓄积所述电荷的多个电荷蓄积单元；
顺次放大和输出与在所述多个电荷蓄积单元中蓄积的所述电荷的量对应的信号电压的放大器。
(22)根据(21)所述的成像元件，
其中所述放大器包括分别放大和输出所述多个电荷蓄积单元的所述信号电压的多个放大晶体管；和
所述多个放大晶体管在电源电位点和基准电位点之间串联连接。
(23)根据(21)或(22)所述的成像元件，
其中所述放大器包括分别放大和输出所述多个电荷蓄积单元的所述信号电压的多个放大晶体管，以及
其中所述放大晶体管在电源电位点和基准电位点之间并联连接。
(24)根据(21)～(23)中任一项所述的成像元件，
其中所述放大器包括分别放大和输出所述多个电荷蓄积单元的所述信号电压的多个放大晶体管，以及
其中所述多个放大晶体管中的各放大晶体管在当用于控制所述放大晶体管的控制信号处于第一电位时使得在所述多个电荷蓄积单元中对应的一个中蓄积的所述电荷排出，当所述控制信号处于第二电位时使所述信号电压中对应的一个信号电压放大和输出，并且当所述控制信号处于第三电位时不输出所述对应的一个信号电压。
(25)根据(21)～(24)中任一项所述的成像元件，还包括使得在所述多个电荷蓄积单元中蓄积的所述电荷排出的复位晶体管。
(26)根据(21)～(25)中任一项所述的成像元件，
其中所述放大器包括分别放大和输出所述多个电荷蓄积单元的所述信号电压的多个放大晶体管，
其中所述放大晶体管中的每个都包括栅极、源极和漏极，以及
其中所述多个电荷蓄积单元中的各电荷蓄积单元在用于所述电荷蓄积单元的所述多个放大晶体管中对应的一个的所述源极和所述漏极之间形成。
(27)根据(21)～(26)中任一项所述的成像元件，还包括：
在预定的导通期间进入导通状态并且在未落入所述导通状态中的非导通期间进入非导通状态的元件隔离区域；和
经由所述元件隔离区域与所述多个电荷蓄积单元连接的电荷排出层，
其中所述多个电荷蓄积单元经由在所述导通期间的所述元件隔离区域将蓄积的电荷排出到所述电荷排出层。
(28)根据(21)～(27)中任一项所述的成像元件，还包括分别将输出的信号电压加起来以生成得到的和的多个加法器。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明所附的权利要求书或其等同物的范围内进行各种修改、组合、次组合以及改变。
附图标记列表
100 成像元件
110 行扫描电路
120 像素阵列部
130 A/D转换部
140 积分电路
145 判定电路
150 寄存器
160 输出电路
200 像素电路
210 行选择晶体管
221，260 p层
222 n-层
223 光电转换部
224 栅绝缘膜
231，232，233，234，235，236 p+层
240 n+层
241，242，243，244，245 浮动扩散层
251，252，253，254，255 栅电极
256，257 复位栅电极
270，280 元件隔离区域
310，320，330，340 FD列
321，322，323，324，325 放大晶体管
326 复位晶体管

Claims (20)

1.一种像素电路，包括：
在第二导电型的源极和第二导电型的漏极之间的第一导电型的浮动扩散层，所述源极和所述漏极接触所述浮动扩散层；
与所述浮动扩散层电连接的光电转换部的阴极，所述阴极为第一导电型；和
接触所述阴极的所述光电转换部的阳极，所述阳极为第二导电型。
2.根据权利要求1所述的像素电路，其中所述阴极接触所述浮动扩散层。
3.根据权利要求1所述的像素电路，其中所述阴极在所述浮动扩散层和所述阳极之间。
4.根据权利要求1所述的像素电路，还包括：
与所述阴极直接电连接的第一导电型的另一个浮动扩散层。
5.根据权利要求4所述的像素电路，其中所述另一个浮动扩散层在第二导电型的另一个漏极和所述源极之间，或者在第二导电型的另一个源极和所述漏极之间。
6.根据权利要求5所述的像素电路，其中所述源极和所述另一个漏极接触所述另一个浮动扩散层，或者所述漏极和所述另一个源极接触所述另一个浮动扩散层。
7.根据权利要求5所述的像素电路，还包括：
与所述漏极或所述源极电连接的选择晶体管的源极。
8.根据权利要求7所述的像素电路，其中所述选择晶体管的源极与所述另一个漏极或所述另一个源极电连接。
9.根据权利要求7所述的像素电路，还包括：
与信号线电连接的所述选择晶体管的漏极。
10.根据权利要求4所述的像素电路，还包括：
在所述浮动扩散层和栅电极之间的栅绝缘膜。
11.根据权利要求10所述的像素电路，其中所述栅绝缘膜在所述浮动扩散层和另一个栅电极之间。
12.根据权利要求1所述的像素电路，其中所述阳极被构造成接收光，所述光电转换部被构造成将所述光转换成电荷。
13.根据权利要求1所述的像素电路，还包括：
在第二导电型的第二层中的第一导电型的第一层，第二层在所述浮动扩散层和第一导电型的另一个浮动扩散层之间。
14.根据权利要求1所述的像素电路，还包括：
可控制为提供在所述浮动扩散层和电源电位之间的电连接和断开的复位晶体管。
15.根据权利要求1所述的像素电路，其中第一导电型具有与第二导电型相反的导电性。
16.根据权利要求1所述的像素电路，其中第一导电型是n型。
17.根据权利要求1所述的像素电路，其中第二导电型是p型。
18.根据权利要求1所述的像素电路，其中在所述浮动扩散层中的第一导电型的杂质浓度高于在所述阴极中的第一导电型的杂质浓度。
19.根据权利要求1所述的像素电路，其中在所述源极或所述漏极中的第二导电型的杂质浓度高于在所述阳极中的第二导电型的杂质浓度。
20.根据权利要求19所述的像素电路，其中在所述阳极中的第二导电型的杂质浓度低于在所述漏极或所述源极中的第二导电型的杂质浓度。
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