TWI617016B - 成像裝置 - Google Patents

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坂野頼人
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索尼半導體解決方案公司
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Abstract

本發明揭示一種像素電路，其包含在一第二導電性類型之一汲極/源極與該第二導電性類型之一源極/汲極之間之一第一導電性類型之一浮動擴散層。該源極/汲極及該汲極/源極接觸該浮動擴散層。一光電轉換器之一陰極電連接至該浮動擴散層。該光電轉換器之一陽極接觸該陰極。該陰極屬於該第一導電性類型且該陽極屬於該第二導電性類型。

Description

成像裝置 [相關申請案之交叉參考]
本申請案主張2013年8月2日提交之日本優先專利申請案JP 2013-161348之權利，該案之全文以引用之方式併入本文中。
本發明係關於成像裝置，且特定言之，本發明係關於一種用於光子計數等等中之成像裝置。
通常，使用將光轉換成一電信號之一成像裝置來擷取影像。一般而言，一成像裝置包含多個像素及類比轉數位(A/D)轉換器。各像素包含一光電轉換器(諸如一光二極體)、一浮動擴散層及一放大電晶體。在該像素中，該光電轉換器將光轉換成一電荷。該浮動擴散層儲存該電荷以基於由表達式Q=CV表示之一關係而產生一信號電壓。由該放大電晶體放大該信號電壓。該A/D轉換器將表示經放大之信號電壓之一類比信號轉換成一數位信號。在該表達式中，Q表示藉由該光電轉換器中之轉換而產生之電荷量，C表示該浮動擴散層之電容，且V表示一信號電壓。在具有上述組態之該成像裝置中，該浮動擴散層中之電容C之一足夠減小使每光子之一信號電壓相較於雜訊而顯著增大。此可判定一光子是否入射。已提出一種計數光子之數目且將該計數用作為一影像信號之光子計數成像裝置(例如，參閱PTL 1)。該光子計數成像裝置實現一極高信雜比(S/N)，此係因為其能夠完全消除 由類比信號處理引起之隨機雜訊及固定型樣雜訊。
引文列表
專利文獻
PTL 1
JP 2011-71958 A
在上述相關技術中，難以擴大一動態範圍。一般而言，可由浮動擴散層儲存之電荷量隨著電容C增大而增加，使得光強度之一可偵測範圍(所謂的「動態範圍」)可變寬。然而，由於Q=CV之關係，根據所接收之光量之電荷量Q被轉換成一信號電壓V之一轉換效率(=1/C)隨著電容增大而降低以因此降低每光子之一信號電壓。此無法判定一光子是否入射。因此，在上述相關技術中，無法擴大該動態範圍。
已鑑於上述情況而實現本發明。可期望擴大一光子計數成像裝置中之一動態範圍。
藉由解決上述問題而實現本發明，本發明之一態樣係一種像素電路，其包含：一第一導電性類型之一浮動擴散層，其介於一第二導電性類型之一汲極/源極與該第二導電性類型之一源極/汲極之間，該源極/汲極及該汲極/源極接觸該浮動擴散層；一光電轉換器之一陰極，其電連接至該浮動擴散層，該陰極屬於該第一導電性類型；該光電轉換器之一陽極，其接觸該陰極，該陽極屬於該第二導電性類型。本發明具有之一極佳優點為：在一光子計數成像裝置中，可擴大一動態範圍，同時維持一轉換效率。
100‧‧‧成像裝置
110‧‧‧列掃描電路
119-1至119-n‧‧‧水平信號線
120‧‧‧像素陣列區段
129-1至129-m‧‧‧垂直信號線
130‧‧‧類比轉數位(A/D)轉換器
140‧‧‧積分電路
150‧‧‧暫存器
160‧‧‧輸出電路
200‧‧‧像素電路
210‧‧‧列選擇電晶體
221‧‧‧p層
222‧‧‧n-層
223‧‧‧光電轉換器
224‧‧‧閘極絕緣薄膜
231‧‧‧p+層/源極/汲極
232‧‧‧p+層/源極/汲極
233‧‧‧p+層/源極/汲極
234‧‧‧p+層/源極/汲極
235‧‧‧p+層/源極/汲極
236‧‧‧p+層/源極/汲極
240‧‧‧n+層/汲極
241‧‧‧n+層/浮動擴散層
242‧‧‧n+層/浮動擴散層
243‧‧‧n+層/浮動擴散層
244‧‧‧n+層/浮動擴散層
245‧‧‧n+層/浮動擴散層
251‧‧‧閘極電極
252‧‧‧閘極電極
253‧‧‧閘極電極
254‧‧‧閘極電極/閘極隔離薄膜
255‧‧‧閘極電極
256‧‧‧重設閘極電極
257‧‧‧重設閘極電極
260‧‧‧p層
270‧‧‧裝置隔離區域
280‧‧‧裝置隔離區域
310‧‧‧第一浮動擴散(FD)行
320‧‧‧第二浮動擴散(FD)行
321‧‧‧p型金屬氧化物半導體(MOS)電晶體/放大電晶體
322‧‧‧p型金屬氧化物半導體(MOS)電晶體/放大電晶體
323‧‧‧p型金屬氧化物半導體(MOS)電晶體/放大電晶體
324‧‧‧p型金屬氧化物半導體(MOS)電晶體/放大電晶體
325‧‧‧p型金屬氧化物半導體(MOS)電晶體/放大電晶體
326‧‧‧p型金屬氧化物半導體(MOS)電晶體/重設電晶體
330‧‧‧第三浮動擴散(FD)行
340‧‧‧第四浮動擴散(FD)行
S901‧‧‧步驟
S902‧‧‧步驟
S903‧‧‧步驟
S904‧‧‧步驟
S905‧‧‧步驟
S906‧‧‧步驟
S907‧‧‧步驟
ISO‧‧‧裝置隔離控制信號
RST‧‧‧重設信號
SEL_F1至SEL_k‧‧‧浮動擴散層(FD)選擇信號
SEL_R1至SEL_Rn‧‧‧列選擇信號
Vdd‧‧‧電源供應電位
圖1係繪示根據本發明之一第一實施例之一成像裝置之一實例性組態的一方塊圖。
圖2係繪示第一實施例中之一像素電路的一實例性平面圖。
圖3係繪示第一實施例中之像素電路的一垂直截面圖之一實例。
圖4A及圖4B係繪示第一實施例中之像素電路的水平截面圖之實例。
圖5係繪示第一實施例中之像素電路的一等效電路圖之一實例。
圖6係繪示第一實施例中之一放大電晶體之操作之一實例的一圖表。
圖7係繪示第一實施例中之像素電路之控制之一實例的一時序圖。
圖8係繪示第一實施例中之一成像裝置之操作之一實例的一流程圖。
圖9係繪示本發明之一第二實施例中之一像素電路的一垂直截面圖之一實例。
圖10係繪示第二實施例中之像素電路的一等效電路圖之一實例。
圖11係繪示第二實施例中之一放大電晶體之操作之一實例的一圖表。
圖12係第二實施例中之像素電路之控制之一實例的一時序圖。
圖13係繪示一第三實施例中之一像素電路的一實例性平面圖。
圖14A及圖14B係繪示第三實施例中之像素電路的水平截面圖之實例。
圖15係繪示第三實施例中之像素電路的一等效電路圖之一實例。
圖16係繪示第三實施例中之像素電路之控制之一實例的一時序 圖。
圖17係繪示第三實施例之一修改方案中之一像素電路的一等效電路圖之一實例。
圖18係繪示第三實施例之修改方案中之像素電路之控制之一實例的一時序圖。
圖19係繪示本發明之一第四實施例中之一像素電路的一實例性平面圖。
圖20A及圖20B係繪示第四實施例中之像素電路的水平截面圖之實例。
圖21係繪示第四實施例中之像素電路之控制之一實例的一時序圖。
圖22係繪示第四實施例之一修改方案中之一像素電路之控制之一實例的一時序圖。
圖23係繪示本發明之一第五實施例中之一像素電路的一實例性平面圖。
圖24係繪示第五實施例中之像素電路的一水平截面圖之一實例。
圖25係繪示第五實施例中之像素電路之控制之一實例的一時序圖。
圖26係繪示第五實施例之一修改方案中之像素電路之控制之一實例的一時序圖。
下文依以下順序描述本發明之實施例：1. 第一實施例(其中放大電晶體串聯連接至一光電轉換器且多個電荷儲存單元提供給該光電轉換器之實例)；2. 第二實施例(其中放大電晶體並聯連接至一光電轉換器且多個 電荷儲存單元提供給該光電轉換器之實例)；3. 第三實施例(其中針對一光電轉換器而安置一重設電晶體且多個電荷儲存單元提供給該光電轉換器之實例)；4. 第四實施例(其中使浮動擴散層分離且多個電荷儲存單元提供給一光電轉換器之實例)；及5. 第五實施例(其中使浮動擴散層與n+層分離且多個電荷儲存單元提供給一光電轉換器之實例)。
1. 第一實施例
成像裝置之組態之實例
圖1係繪示一實施例中之一成像裝置100之一實例性組態的一方塊圖。成像裝置100用於擷取一成像設備或類似者中之一影像。成像裝置100包含一列掃描電路110、一像素陣列區段120、多個A/D轉換器130、多個積分電路140、多個暫存器150及一輸出電路160。
像素陣列區段120包含依二維晶格之形式配置之多個像素電路200。在像素陣列區段120中，沿一預定方向(例如沿一水平方向)配置之像素電路200之列在下文中被稱為「像素列」，且垂直於該等像素列而配置之像素電路200之行在下文中被稱為「像素行」。各像素列中之像素電路200之數目由「m」表示(其中m表示一整數)，且各像素行中之像素電路200之數目由「n」表示(其中n表示一整數)。
沿配置像素列所沿之一方向(水平方向)之一軸在下文中被稱為一「Y軸」，而沿配置像素行所沿之一方向(垂直方向)之一軸在下文中被稱為一「X軸」。垂直於該X軸及該Y軸之一軸在下文中被稱為一「Z軸」。
在像素陣列區段120中，配置水平信號線119-1至119-n及垂直信號線129-1至129m。一水平信號線119-i(其中i表示1至n之一整數)連接至第i像素列中之像素電路200且連接至列掃描電路110。另外，一垂 直信號線129-j(其中j表示1至m之一整數)連接至第j行中之像素電路200且連接至A/D轉換器130之一對應者。
各像素電路200在列掃描電路110之控制下將入射至其內之光轉換成一類比電信號。像素電路200包含一光電轉換器及多個浮動擴散層。假定：像素電路200中之浮動擴散層之數目由「k」表示(其中k表示等於或大於2之一整數)。換言之，對應於一光電轉換器之浮動擴散層之數目係「k」。此等浮動擴散層產生用於一像素電路200之k個信號電壓。列掃描電路110控制像素電路200以經由垂直信號線129-j而將該等信號電壓依序輸出至A/D轉換器130。
藉由依序選擇(或掃描)像素列，列掃描電路110引起所選像素列中之像素電路200輸出信號電壓。將一時序信號輸入至列掃描電路110。該時序信號包含一水平同步時脈信號及一曝光時序信號。該水平同步時脈信號表示選擇(掃描)一像素列所依之一時序。該曝光時序信號表示開始及結束曝光時期之一時序。當執行用於擷取一影像之一預定操作(諸如按壓一快門按鈕)時，產生此等時序信號。
當曝光時期開始時，列掃描電路110引起各像素電路200釋放像素電路200中之浮動擴散層之電荷以便將該浮動擴散層之信號電壓重設為一初始值。在曝光時期逝去之後，列掃描電路110依序產生與水平同步時脈信號同步之列選擇信號SEL_R1至SEL_Rn。一列選擇信號SEL_Ri係用於選擇第i像素列之一信號。例如，藉由將列選擇信號SEL_Ri設定為一低位準而確定列選擇信號SEL_Ri，同時藉由將列選擇信號SEL_Ri設定為一高位準而否定列選擇信號SEL_Ri。將確定列選擇信號SEL_Ri之一時期設定為水平同步時脈信號之時期(下文中被稱為「水平同步時脈時期」)。列掃描電路110經由一信號線119-i而將所產生之列選擇信號SEL_Ri供應至第i像素列。應注意，列掃描電路110可藉由將列選擇信號SEL_Ri設定為高位準而確定列選擇信號 SEL_Ri，且可藉由將列選擇信號SEL_Ri設定為低位準而否定列選擇信號SEL_Ri。
對於各像素電路200，列掃描電路110產生用於依序選擇k個浮動擴散層之浮動擴散層(FD)選擇信號SEL_F1至SEL_Fk。列掃描電路110經由水平信號線119-i而產生至第i像素列中之各自像素電路200之FD選擇信號SEL_F1至SEL_Fk。稍後描述FD選擇信號SEL_F1至SEL_Fk之控制之細節。
各A/D轉換器130將一類比電信號轉換成一數位信號。A/D轉換使用表示光子之數目之一數位信號來替換一信號電壓。由於來自像素之信號電壓被離散化，所以成像裝置100可容易地使用A/D轉換器130來計數光子之數目。在各自像素行中提供A/D轉換器130。A/D轉換器130將自該等像素行依序輸出之k個電信號轉換成數位信號，且將該等數位信號供應至積分電路140。依序輸出該k個電信號。因此，即使每像素之電信號之數目增加至k，然A/D轉換器130可僅對該等電信號執行A/D轉換。據此，A/D轉換器130無需具有一專用電路組態。
積分電路140添加k個數位信號之各自值(作積分運算)。在各自像素行中提供積分電路140。積分電路140引起暫存器150保持來自A/D轉換器130之表示總數之信號(作為像素信號)。總數各表示每像素之光子之數目。應注意，各積分電路140係隨附申請專利範圍中之一加法器電路之一實例。
暫存器150保持像素信號。在各自像素行中提供暫存器150。
與水平同步信號同步地，輸出電路160依序讀取及輸出像素列中之像素信號之各者。由於針對其數目由「m×n」表示之像素電路200之各者而產生一像素信號，所以輸出m×n個像素信號。由成像裝置中之一記憶體或類似者記錄由此等像素信號組成之一影像。
像素電路之實例性組態
圖2係繪示第一實施例中之各像素電路200的一實例性平面圖。 像素電路200包含一個光電轉換器、浮動擴散(FD)行310、320、330及340及一列選擇電晶體。應注意，圖2中未繪示該光電轉換器及該列選擇電晶體。
FD行310包含沿Y軸方向(像素行方向)配置之多個浮動擴散層。 在圖2中，由虛線包圍之各區域表示其中形成一浮動擴散層之一區域。FD行320、330及340之組態與FD行310之組態相同。FD行310、320、330及340各包含(例如)五個浮動擴散層。由於存在各包含五個浮動擴散層之四個FD行，所以提供給一個光電轉換器之浮動擴散層之數目係20。
例如，包含能夠儲存250個電荷之20個浮動擴散層之一像素可儲存5000個電荷。可儲存之電荷量增加。因此，相較於其中給一個光電轉換器提供一個浮動擴散層之一情況，包含用於一個光電轉換器之多個浮動擴散層之成像裝置100具有一擴大動態範圍。應注意，提供給一個光電轉換器之浮動擴散層之數目可為兩個或兩個以上，且不限於20個。
由具有一相對較高雜質濃度之一n型半導體形成之一n+層240安置於FD行310與320之間，且FD行310及320連接至n+層240。另外，一n+層240安置於FD行330與340之間，且FD行330及340連接至n+層240。當重設浮動擴散層時，儲存於浮動擴散層中之電荷被釋放至此等n+層240。應注意，n+層240係隨附申請專利範圍中之一電荷釋放層之一實例。
一裝置隔離區域270(其係沿Y軸方向形成之一線形溝槽)安置於各FD行與各n+層240之間以避免浮動擴散層與n+層240之間之一連接部分。例如，一淺溝渠隔離(STI)形成於此裝置隔離區域270中。
圖3係沿第一實施例中之像素電路200之垂直(Y軸)方向之一實例 性截面圖。具體而言，圖3繪示沿圖2中之線Y-Y'取得之像素電路200中之一列選擇電晶體210及FD行310之一區段。
列選擇電晶體210根據列選擇信號SEL_R1而將由列中之像素電路200產生之電壓輸出至A/D轉換器130。例如，將一p型金屬氧化物半導體(MOS)電晶體用作為列選擇電晶體210。將列選擇信號SEL_R1輸入至列選擇電晶體210之閘極。列選擇電晶體210具有連接至FD行310之一源極及連接至A/D轉換器130之一汲極。當列選擇信號SEL_Ri處於低位準中時，列選擇電晶體210進入一接通狀態以將由FD行310產生之信號電壓輸出至A/D轉換器130。
FD行310、320、330及340形成於具有兩個相對平面之光電轉換器上。將光電轉換器之一平面用作為用於接收入射至像素電路200中之光之一光接收面，同時將另一平面用作為用於安置一電極之一電極面。兩個平面經安置以垂直於Z軸。
光電轉換器包含由一p型半導體形成之一p層221及由一相對較低雜質濃度形成之一n-層222。p層221安置於光電轉換器之光接收面上。例如，將由具有一相對較高雜質濃度之一p型半導體形成之一p-井層用作為p層221。
由具有一相對較低雜質濃度之一n型半導體形成之n-層222形成於p層221之電極面上。p層221中之一p型雜質之一濃度低於p+層231至236之任何者中之一p型雜質之濃度。
當光入射至p層221中時，光伏打效應引起p層221及n-層222產生電子及正電洞以具有電荷。換言之，p層221及n-層222充當將光轉換成電荷之一光二極體。
由具有一相對較高雜質濃度之p型半導體形成之多個p+層231至236及由具有一相對較高雜質濃度之n型半導體形成之多個浮動擴散層241至246(n+層)形成於n-層222之電極面上。n-層222中之一n型雜質之 一濃度低於n+層241至246之任何者中之一n型雜質之濃度。
假定：p+層之數目係s+1(其中s表示等於或大於2之一整數)，浮動擴散層之數目係s，其中p+層之數目大於1。替代地，沿Y軸方向安置p+層及浮動擴散層。當s=5時，安置p+層231至236及浮動擴散層241至245。在此安置中，奇數p+層231、233及235連接至列選擇電晶體210之源極。另外，偶數p+層232、234及236連接至低於一電源供應電位Vdd之一參考電位之點。
浮動擴散層241至245儲存光二極體(p層221及n-層222)中所產生之電荷。浮動擴散層241至245各具有一常數電容C，且基於關係式Q=CV根據所儲存之電荷量Q而產生一信號電壓V。一閘極絕緣薄膜224形成於浮動擴散層241至245之電極面之表面上。閘極電極251至255形成於閘極絕緣薄膜224上。將FD選擇信號SEL_F1至SEL_F5分別輸入至閘極端子。
相鄰於浮動擴散層241之p+層231及232及n-層222充當一p型MOS電晶體，其中n-層222用作一基板，p+層231用作一源極/汲極231，且p+層232用作一源極/汲極232。換言之，浮動擴散層241形成於p型MOS電晶體之閘極下方之基板中，其中浮動擴散層241之電極面朝上。換言之，浮動擴散層241形成於源極/汲極232與源極/汲極231之間。
類似地，相鄰於浮動擴散層242、243、244及245及n-層222之p+層分別充當p型MOS電晶體。將由浮動擴散層241至245產生之一信號電壓施加至p型MOS電晶體之背閘極。應注意，浮動擴散層241至245係隨附申請專利範圍中之一電荷儲存單元之一實例。
就此組態而言，具有並聯連接於電源供應電位Vdd之點與參考電位之點之間之源極/汲極之五個p型MOS電晶體形成於FD行310中。當將處於低位準中之FD選擇信號輸入至此等p型MOS電晶體之閘極時， p型MOS電晶體將儲存於浮動擴散層中之電荷釋放至圖2中所繪示之n+層240。此將浮動擴散層中之電荷量重設為一初始值。
當將處於高於低位準之一中間位準中之FD選擇信號輸入至p型MOS電晶體時，p型MOS電晶體進入一接通狀態(導電狀態)。當FD選擇信號處於中間位準中時，各p型MOS電晶體之閘極與各p型MOS電晶體之一源極/汲極之間之電壓之臨限值根據施加至p型MOS電晶體之背閘極之一信號電壓而改變。
浮動擴散層241係p型MOS電晶體321之一背閘極。浮動擴散層242係p型MOS電晶體322之一背閘極。浮動擴散層243係p型MOS電晶體323之一背閘極。浮動擴散層244係p型MOS電晶體324之一背閘極。浮動擴散層245係p型MOS電晶體325之一背閘極。
如上文所描述，其中MOS電晶體之臨限值根據施加至背閘極之電壓而改變之效應被稱為「背閘極效應」或「基板偏壓效應」。
p型MOS電晶體將根據臨限值之一變化量之一電壓(即，一放大信號電壓)輸出至列選擇電晶體210。其中(如上文所描述)浮動擴散層安置於源極/汲極之間且一臨限值根據該等浮動擴散層中所產生之一信號電壓而改變之一電晶體被稱為一「臨限值調變電晶體」。
在此臨限值調變電晶體中，可相較於一共同互補MOS(CMOS)而顯著減小浮動擴散層之電容C，此係因為該等浮動擴散層僅由閘極下方之一基板中之電容器組態。因此，可提高轉換效率。儘管電容C之減小使一動態範圍減小，然可藉由據此增加浮動擴散層之數目而確保所需動態範圍。
另外，將處於高於中間位準之高位準中之一FD選擇信號輸入至一p型MOS電晶體，該p型MOS電晶體進入一切斷狀態(非導電)以僅儲存電荷。由三個值(低位準、中間位準及高位準)驅動之上述電晶體被稱為「三值驅動電晶體」。
應注意，儘管已採用其中將一p型MOS電晶體用作為用於放大一信號電壓之一電晶體的一組態，然像素電路200不限於此組態。例如，並非使用p型MOS電晶體，而是可將一n型MOS電晶體用作為用於放大一信號電壓之一電晶體。另外，儘管已將臨限值調變電晶體用作為用於放大一信號電壓之一電晶體，然像素電路200不限於此組態。例如，可將除臨限值調變電晶體之外之一電晶體用作為用於放大信號電壓之電晶體。在此情況中，將信號電壓施加至放大電晶體之閘極。
圖4A及圖4B係繪示第一實施例中之像素電路200的水平(X軸)截面圖之實例。圖4A係繪示像素電路200的沿圖2中之線X1-X1'取得之一實例性截面圖。
對應於FD行310、320、330及340之浮動擴散層244形成於n-層222之電極面上。閘極絕緣薄膜224形成於浮動擴散層244之電極面上。閘極電極254形成於閘極絕緣薄膜224上。一閘極絕緣薄膜224介於n-層222之電極面與閘極電極254之間。
另外，由一p型半導體形成之一p層260形成於第一FD行310中之浮動擴散層244與第二FD行320中之浮動擴散層244之間。具有一相對較高n型半導體之一n+層240形成於p層260之電極面上。將電源供應電位Vdd施加至n+層240。一p層260形成於第三FD行330中之浮動擴散層244與第四FD行320中之浮動擴散層244之間。一n+層240形成於p層260之電極面上。
另外，一裝置隔離區域270形成於第二FD行320中之浮動擴散層244與第三FD行330中之浮動擴散層244之間。裝置隔離區域270沿X軸方向形成於像素電路200之相對端處。
圖4B係繪示像素電路200的沿圖2中之線X2-X2'取得之一實例性截面圖。對應於FD行310、320、330及340之閘極隔離薄膜254形成於 n-層222之電極面上。
一p層260及一n+層240形成於FD行310中之閘極隔離薄膜254與FD行320中之閘極隔離薄膜254之間。裝置隔離區域270形成於一組之p層260及n+層240與相鄰閘極隔離薄膜254之間。另外，一組之p層260及n+層240形成於FD行330中之一閘極隔離薄膜254與FD行340中之一閘極隔離薄膜254之間，且裝置隔離區域270形成於此組與相鄰裝置隔離區域270之間。此外，裝置隔離區域270沿X軸方向形成於像素電路200之相對端處。
圖5係繪示第一實施例中之像素電路200的一等效電路圖之一實例。此像素電路200包含一列選擇電晶體210、一光電轉換器223、浮動擴散層241至245及放大電晶體321至325。圖5係繪示四個FD行之任何者中之列選擇電晶體210及浮動擴散層及放大電晶體的一等效電路圖。圖5中未繪示其他三個FD行中之浮動擴散層及放大電晶體。
列選擇電晶體210具有連接至A/D轉換器130之一汲極及連接至放大電晶體321至325之一源極。將一列選擇信號SEL_R1輸入至列選擇電晶體210之閘極。
光電轉換器223將入射至其內之光轉換成電荷且將該電荷供應至浮動擴散層241至245。光電轉換器223包含圖3中所繪示之p層221及n-層222。p層221形成光電轉換器223之一陽極，同時n-層222形成光電轉換器223之陰極。
浮動擴散層241至245分別儲存電荷以根據所儲存之電荷量而產生信號電壓，且將該等信號電壓施加至放大電晶體321至325。
將參考電位施加至連接至列選擇電晶體210之放大電晶體321至325之源極/汲極。將FD選擇信號SEL_F1至SEL_F5分別輸入至放大電晶體321至325之閘極。放大電晶體321包含圖3中所繪示之p+層231及232及n-層222。放大電晶體322至325之各者包含相鄰於浮動擴散層 242至245之各者的兩個p+層、及n-層222。應注意，包含列選擇電晶體210及放大電晶體321至325之電路係隨附申請專利範圍中之一放大器之一實例。
應注意，若此實現由圖5中所繪示之等效電路圖表示之電路，則像素電路200之組態可不同於圖2或圖3中所繪示之組態。
圖6係繪示第一實施例中之放大電晶體321之操作之一實例的一圖表。放大電晶體322至325之操作類似於放大電晶體321之操作。
當FD選擇信號SEL_F1處於高位準中時，放大電晶體321進入一切斷狀態以引起浮動擴散層241儲存電荷。在此情況中，無信號電壓由放大電晶體321輸出。當FD選擇信號SEL_F1處於中間位準中時，放大電晶體321進入一接通狀態且根據儲存於浮動擴散層241中之電荷量而放大及輸出一信號電壓。當FD選擇信號SEL_F1處於低位準中時，藉由引起浮動擴散層241釋放電荷而重設放大電晶體321。
成像裝置之實例性操作
圖7係繪示第一實施例中之像素電路200之控制之一實例的一時序圖。在自一曝光時期開始之時點T0至時點T1之持續時間內，列掃描電路110將全部FD選擇信號SEL_F1至SEL_F20設定為低位準。此使20個浮動擴散層之各者空乏。
在自時點T1至曝光結束之時點T11之持續時間內，列掃描電路110將全部FD選擇信號SEL_F1至SEL_F20設定為中間位準。另外，在一曝光時期內，將一列選擇信號SEL_R1設定(否定)為高位準。此引起20個浮動擴散層根據曝光量而儲存電荷量。
在曝光時期結束時，藉由控制列選擇信號SEL_R1及FD選擇信號SEL_F1至SEL_F20，列掃描電路110引起由20個各自浮動擴散層產生之信號電壓被依序輸出。具體而言，在水平同步時脈時期內，列掃描電路110將列選擇信號SEL_R1設定(確定)為低位準。儘管已確定列選 擇信號SEL_R1，然列掃描電路110依序選擇20個浮動擴散層作為輸出目標，僅將對應於該等輸出目標之FD選擇信號設定為中間位準，且將其他FD選擇信號設定為高位準。此引起作為對應於輸出目標之浮動擴散層之放大電晶體處於接通狀態中，藉此僅輸出作為輸出目標之信號電壓。
例如，在自曝光結束之時點T11至時點T12之持續時間內，列掃描電路110僅將FD選擇信號SEL_F1設定為中間位準且將其他FD選擇信號SEL_F2至SEL_F20設定為高位準。另外，在自時點T12至時點T13之持續時間內，列掃描電路110僅將FD選擇信號SEL_F2設定為中間位準。此後，類似地，將FD選擇信號SEL_F3至SEL_F20依序設定為中間位準。
為依序讀取多個浮動擴散層中之各自信號電壓，如上文所描述，可相較於其中一浮動擴散層實現相同動態範圍之組態而顯著降低待讀取之信號電壓。
圖7中未繪示第二及其以上之FD行中之曝光及讀取。使開始第二及其以上之FD行中之曝光及讀取之時序延遲相對於前一FD行之水平同步時脈時期。此類型之讀取方法被稱為「滾動快門方法」。應注意，可藉由依組合方式使用一機械快門而將全部像素之曝光時序設定為同時的。
儘管在成像裝置100中自一像素電路200一次讀取像素信號，然可自一像素電路200分時讀取該等像素信號。各積分電路140累計該等像素信號，藉此進一步擴大動態範圍。
圖8係繪示第一實施例中之成像裝置100之操作之一實例的一流程圖。例如，此操作開始於曝光時期結束時。在步驟S901中，成像裝置100藉由僅將列選擇信號SEL_R1至SEL_Rn之任何者設定為高位準而選擇一像素行。
在步驟S902中，成像裝置100藉由控制FD選擇信號SEL_F1至SEL_F20而選擇性地引起像素中之浮動擴散層之任何者輸出信號電壓。在步驟S903中，成像裝置100對該等輸出信號電壓執行A/D轉換。在步驟S904中，成像裝置100對數位信號積分。在步驟S905中，成像裝置100判定是否已完成k個(例如20)積分，其中k表示一像素電路200中之浮動擴散層之數目。若尚未完成積分(步驟S905中為「否」)，則成像裝置100返回至步驟S902。
若已完成積分(步驟S905中為「是」)，則在步驟S906中，成像裝置100將列中之各像素中之一積分值輸出為一像素信號。在步驟S907中，成像裝置100判定是否已選擇全部列。若尚未選擇全部列(步驟S907中為「否」)，則成像裝置100返回至步驟S901。另一方面，若已選擇全部列(步驟907中為「是」)，則成像裝置100終止於輸出該像素信號之一操作。
如上文所描述，根據本發明之第一實施例，在成像裝置100中，藉由給各光電轉換器提供多個電荷儲存單元而自由該等電荷儲存單元產生之信號電壓產生像素信號。因此，可擴大動態範圍。
2. 第二實施例
成像裝置之實例性組態
儘管在第一實施例中放大電晶體321至325並聯連接，然其等可串聯連接。根據本發明之一第二實施例之一成像裝置100與第一實施例中之成像裝置之不同點在於：放大電晶體321至325串聯連接。
圖9係繪示第二實施例中之一像素電路200的一垂直截面圖之一實例。像素電路200與第一實施例中之像素電路之不同點在於：參考電位未施加至p+層232、233、234及235。
在此組態中，放大電晶體321至325之源極/汲極231至236串聯連接。放大電晶體321至325包含一n-層222及p+層231至236。如圖10中 所繪示，無需將參考電位施加至p+層232、233、234及235。因此，可相較於其中放大電晶體321至325並聯連接之第一實施例而減小浮動擴散層241至245之佈線節距。此促進精細佈線。
圖10係第二實施例中之像素電路200之一實例性等效電路圖。第二實施例中之等效電路與第一實施例中之等效電路之不同點在於：放大電晶體321至325之源極/汲極231至236串聯連接。
圖11係繪示第二實施例中之放大電晶體321之操作之一實例的一圖表。當FD選擇信號SEL_F1處於中間位準或高位準中時，第二實施例中之放大電晶體321之操作不同於第一實施例中之操作。具體而言，當放大電晶體321處於高位準及中間位準中時，各情況中之放大電晶體321進入一接通狀態。然而，FD選擇信號SEL_F1處於高位準中時之一放大電晶體之臨限值高於FD選擇信號SEL_F1處於中間位準中時之該放大電晶體之臨限值，其導致：當FD選擇信號SEL_F1處於高位準中時，根據儲存於對應於該放大電晶體之一浮動擴散層241中之電荷量而放大及輸出一信號電壓。放大電晶體322至325之操作相同於放大電晶體321之操作。
成像裝置之操作之實例
圖12係繪示第二實施例中之像素電路200之控制之一實例的一時序圖。
在自一曝光時期開始之時點T0至時點T1之持續時間內，列掃描電路110將全部FD選擇信號SEL_F1至SEL_F20設定為低位準。此使全部20個浮動擴散層空乏。
在自時點T1至時點T11之持續時間內，列掃描電路110將全部FD選擇信號SEL_F1至SEL_F20設定為中間位準。在曝光時期內，將一列選擇信號SEL_R1設定(否定)為高位準。
另外，曝光時期之終止引起列掃描電路110在水平同步時脈時期 內將SEL_R1設定(確定)為低位準。儘管已確定SEL_R1，然列掃描電路110選擇20個浮動擴散層作為輸出目標以僅將對應於該等輸出目標之FD選擇信號設定為高位準，且將其他FD選擇信號設定為中間位準。依此方式，FD選擇信號處於高位準中時之一放大電晶體之臨限值變為高於FD選擇信號處於中間位準時之該放大電晶體之臨限值，其導致僅輸出一信號電壓作為一輸出目標。
如上文所描述，根據第二實施例，由於各自放大電晶體串聯連接，所以可減少導線之數目。此易於形成成像裝置100之一精細組態。
3. 第三實施例
成像裝置之實例性組態
儘管在第一實施例中三值驅動之放大電晶體321至325執行重設及放大信號電壓，然其等無法使浮動擴散層完全空乏。第三實施例中之成像裝置100與第一實施例中之成像裝置之不同點在於：其進一步包含用於使浮動擴散層完全空乏之一重設電晶體。
圖13係繪示本發明之一第三實施例中之一像素電路200的一實例性平面圖。第三實施例中之像素電路200與第一實施例中之像素電路之不同點在於：重設閘極電極256及257經由一電極而進一步形成於一p層260及圍繞各n+層240之一裝置隔離區域270之電極面上。
圖14A及圖14B係繪示第三實施例中之像素電路200的水平(X軸)截面圖之實例。圖14A係繪示像素電路200的沿圖13中之線X1-X1'取得之一實例性截面圖。如圖14A中所繪示，重設閘極電極256及257形成於p層260之電極面上。將一重設信號RST輸入至此等重設端子。此重設信號RST係控制所儲存之電荷量之初始化(即，重設之時序)的一信號。例如，在一重設時期內將重設信號RST設定為高位準，且在一非重設時期內將重設信號RST設定為低位準。
包含重設閘極電極256及257之p層260及相鄰於p層260之n+層240及浮動擴散層244用作一n型MOS電晶體326，其包含作為n型MOS電晶體326之一通道區域的p層260，及分別作為n型MOS電晶體326之一源極244及n型MOS電晶體326之一汲極240的n+層240及浮動擴散層244。當重設信號RST處於高位準中時，此n型MOS電晶體進入一接通狀態以引起儲存於浮動擴散層241至245中之電荷被釋放至n+層240。另一方面，當重設信號RST處於低位準中時，n型MOS電晶體進入一切斷狀態。
圖14B係繪示像素電路200的沿圖13中之線X2-X2'取得之一實例性截面圖。如圖14B中所繪示，重設閘極電極256及257經由一電極而形成於裝置隔離區域270之電極面上方。
圖15係繪示第三實施例中之像素電路200的一實例性等效電路圖。第三實施例中之像素電路200與第一實施例中之像素電路之不同點在於：其進一步包含一重設電晶體326。例如，將一n型MOS電晶體用作為重設電晶體326。重設電晶體326具有連接至浮動擴散層241至245之一源極、重設信號RST被輸入至其中之一閘極電極256、及將電源供應電位Vdd施加至其之一汲極240。重設電晶體326包含圖14A及圖14B中所繪示之p層260、n+層240及浮動擴散層241至245。
成像裝置之實例性操作
圖16係繪示第三實施例中之像素電路200之控制之一實例的一時序圖。
第三實施例中之列選擇信號SEL_R1及FD選擇信號SEL_F1至SEL_F20之控制類似於第一實施例中之控制。
在自曝光開始之時點T0至時點T1之持續時間內，由列掃描電路110將重設信號RST設定為高位準，且在時點T1之後將重設信號RST設定為低位準。此在開始曝光時重設全部浮動擴散層。
第三實施例具有其中將三值驅動之電晶體用作為放大電晶體321至325之一組態。然而，兩值驅動之電晶體可用作為放大電晶體321至325。在此情況中，例如，放大電晶體321至325在其中對應FD選擇信號處於高位準或低位準中之情況之任一情況中進入一接通狀態，且在另一情況中進入一切斷狀態。
如上文所描述，根據第三實施例，成像裝置100可使浮動擴散層完全空乏，此係因為其包含用於釋放儲存電荷之一重設電晶體。
修改方案
在第三實施例中，其中放大電晶體並聯連接之一成像裝置100進一步包含一重設電晶體。然而，其中放大電晶體串聯連接之成像裝置100可包含一重設電晶體。一修改方案中之成像裝置100與第三實施例中之成像裝置之不同點在於：放大電晶體串聯連接。
像素電路之實例性組態
圖17係繪示第三實施例之修改方案中之像素電路200的一實例性等效電路圖。修改方案中之像素電路200之等效電路與第三實施例中之等效電路之不同點在於：放大電晶體321至325串聯連接。
成像裝置之實例性操作
圖18係繪示第三實施例之修改方案中之像素電路200之控制之一實例的一時序圖。列選擇信號SEL_R1及FD選擇信號SEL_F1至SEL_F20之控制類似於第二實施例中之控制。重設信號RST之控制類似於第三實施例中之控制。
如上文所描述，根據修改方案，由於重設電晶體形成於其中放大電晶體串聯連接之成像裝置100中，所以易於形成一精細組態且可使浮動擴散層完全空乏。
4. 第四實施例
像素電路之實例性組態
在第一實施例中，藉由在裝置隔離區域270中形成一STI而隔離浮動擴散層。本發明之一第四實施例中之一成像裝置100與第一實施例中之成像裝置之不同點在於：一電極嵌入裝置隔離區域270中，其中一隔離層提供於該電極與裝置隔離區域270之間。
圖19係繪示第四實施例中之像素電路200的一實例性平面圖。第四實施例中之像素電路200與第一實施例中之像素電路之不同點在於：提供一裝置隔離區域280來代替裝置隔離區域270。裝置隔離區域280係其中其中嵌入一電極之一區域，其中二氧化矽(SiO2)隔離層或類似者提供於裝置隔離區域280與該電極之間。
圖20A及圖20B係繪示第四實施例中之像素電路200的水平(X軸)截面圖之實例。圖20A係繪示像素電路200的沿圖19中之線X1-X1'取得之一實例性截面圖。圖20B係繪示像素電路200的沿圖19中所繪示之線X2-X2'取得之一實例性截面圖。如圖20A及圖20B中所繪示，一電極嵌入裝置隔離區域280中，其中一隔離層提供於該電極與裝置隔離區域280之間。另外，將由列掃描電路110產生之一裝置隔離控制信號ISO輸入至裝置隔離區域280。裝置隔離控制信號ISO係判定面向裝置隔離區域280之一區域是否處於釘紮狀態中之一信號。例如，當面向裝置隔離區域280之該區域處於釘紮狀態中時，將裝置隔離控制信號ISO設定為低位準(例如負偏壓)，且當面向裝置隔離區域280之該區域未處於釘紮狀態中時，將裝置隔離控制信號ISO設定為高位準(例如接地)。
當裝置隔離控制信號ISO處於低位準中時，裝置隔離區域280進入其中固定費米電位之釘紮狀態。此引起面向裝置隔離區域280之一區域處於釘紮狀態，藉此可抑制歸因於圍繞裝置隔離區域之缺陷及一白點之發生的一暗電流。另一方面，當裝置隔離控制信號ISO處於高位準中時，釋放釘紮狀態。
成像裝置之實例性操作
圖21係繪示本發明之一第四實施例中之像素電路200之控制之一實例的一時序圖。一列選擇信號SEL_R1及FD選擇信號SEL_F1至SEL_F20之控制類似於第一實施例中之控制。
在自時點T0至時點T11之一曝光時期內，將裝置隔離控制信號ISO設定為低位準。此引起面向裝置隔離區域280之區域處於釘紮狀態中且儲存電荷，藉此可抑制歸因於圍繞裝置隔離區域之缺陷及一白點之發生的一暗電流。應注意，可在一讀取時期期間避免將面向裝置隔離區域280之區域設定為釘紮狀態，此係因為在該讀取時期期間處於釘紮狀態中之面向裝置隔離區域280之區域用作一放大電晶體之一洩漏路徑。據此，在讀取開始之時點T11處及其後，將裝置隔離控制信號ISO設定為高位準。
如上文所描述，根據第四實施例，僅在曝光時期內，面向裝置隔離區域280之區域進入釘紮狀態。因此，可抑制歸因於圍繞裝置隔離區域之缺陷及一白點之發生的一暗電流。
修改方案
儘管在第四實施例中於其中放大電晶體並聯連接之成像裝置100中提供一裝置分離區域，然可在其中放大電晶體串聯連接之成像裝置100中提供該裝置分離區域。根據一修改方案之成像裝置與第四實施例中之成像裝置之不同點在於：放大電晶體串聯連接。
成像裝置之實例性操作
圖22係繪示第四實施例之修改方案中之一像素電路200之控制之一實例的一時序圖。修改方案中之一列選擇信號SEL_R1及FD選擇信號SEL_F1至SEL_F20之控制類似於第二實施例中之控制。一裝置隔離控制信號ISO之控制類似於第四實施例中之控制。
如上文所描述，根據修改方案，在其中放大電晶體串聯連接之 成像裝置100中提供一裝置分離區域。因此，促進一精細組態之形成。另外，僅在一曝光時期內，面向裝置隔離區域280之一區域進入釘紮狀態，藉此可抑制歸因於圍繞裝置隔離區域之缺陷及一白點之發生的一暗電流。
5. 第五實施例
像素電路之實例性組態
在第四實施例中，裝置隔離區域280經形成以避免在一n+層240與一FD行中之一浮動擴散層之間之一連接部分。然而，在無需避免n+層240與浮動擴散層之間之連接部分之情況下藉由提供裝置隔離區域280而更容易地形成裝置隔離區域。本發明之一第五實施例中之一成像裝置100與第四實施例中之成像裝置之不同點在於：在無需避免n+層240與浮動擴散層之間之連接部分之情況下提供裝置隔離區域280。
圖23係繪示第五實施例中之一像素電路200的一實例性平面圖。第五實施例中之一像素電路200與第四實施例中之像素電路之不同點在於：在FD行310、320、330及340之各者與各n+層240之間提供包含n+層240與浮動擴散層之間之連接部分的裝置隔離區域280。
圖24係繪示第五實施例中之像素電路200的一水平(X軸)截面圖之一實例。圖24係繪示像素電路200的沿圖23中之線X1-X1'取得之一截面圖。如圖24中所繪示，在各n+層240與各浮動擴散層244之間提供各裝置隔離區域280。然而，若n+層240及浮動擴散層244連續保持分離，則儲存於浮動擴散層244中之電荷無法釋放至n+層240。因此，需要在重設時取消裝置隔離區域280之絕緣狀態。
成像裝置之實例性操作
圖25係繪示第五實施例中之像素電路200之控制之一實例的一時序圖。在曝光開始時之時點T0至時點T1之間之持續時間內，將第五實施例中之一裝置隔離控制信號ISO設定為高位準。此引起裝置隔離 區域280充當一垂直電晶體，藉此經由裝置隔離區域280而將儲存於浮動擴散層中之電荷釋放至n+層240。
在時點T1至時點T11之間之持續時間內，將裝置隔離控制信號ISO設定為低位準，且在時點T11處及其後，將裝置隔離控制信號ISO設定為中間位準。
如上文所描述，根據第五實施例，在成像裝置100中，為可在重設時取消裝置隔離區域280之絕緣狀態，可在無需避免n+層240與浮動擴散層之間之連接部分之情況下提供裝置隔離區域280。
修改方案
儘管在第五實施例中於其中放大電晶體並聯連接之成像裝置100中提供裝置隔離區域280，然可在其中放大電晶體串聯連接之成像裝置100中提供裝置隔離區域280。一修改方案中之成像裝置100與第五實施例中之成像裝置之不同點在於：放大電晶體串聯連接。
成像裝置之實例性操作
圖26係繪示第五實施例之修改方案中之像素電路200之控制之一實例的一時序圖。修改方案中之列選擇信號SEL_R1及FD選擇信號SEL_F1至SEL_F20之控制類似於第二實施例中之控制。修改方案中之裝置隔離控制信號ISO之控制類似於第五實施例中之控制。
如上文所描述，根據修改方案，在其中放大電晶體串聯連接之成像裝置100中，裝置隔離區域280在重設時充當一垂直電晶體。因此，促進一精細組態之形成。另外，可在無需避免至浮動擴散層之連接部分之情況下提供裝置隔離區域280。
上述實施例各為實現本發明之一實例，且隨附申請專利範圍中之實施例中之細項及指定本發明之細項具有各自對應性。類似地，指定本發明之細項及具有與本發明之實施例中之細項相同之名稱之細項具有各自對應性。應注意，本發明不限於該等實施例，且可在不背離 本發明之要旨之情況下藉由依各種方式修改該等實施例而體現本發明。
上述實施例中所描述之處理程序可被視為具有一系列步驟之一方法。另外，處理程序可被視為用於引起一電腦執行該系列步驟之一程式，或被視為具有記錄於其內之程式之一記錄媒體。該記錄媒體之類型包含(例如)光碟(CD)、迷你光碟(MD)、多樣化數位光碟(DVD)、記憶體卡及Blu-ray(註冊商標)光碟。
本發明亦可具有以下組態：(1)一種像素電路，其包括：一第一導電性類型之一浮動擴散層，其介於一第二導電性類型之一汲極/源極與該第二導電性類型之一源極/汲極之間，該源極/汲極及該汲極/源極接觸該浮動擴散層；一光電轉換器之一陰極，其電連接至該浮動擴散層，該陰極屬於該第一導電性類型；該光電轉換器之一陽極，其接觸該陰極，該陽極屬於該第二導電性類型。
(2)如(1)之像素電路，其中該陰極接觸該浮動擴散層。
(3)如(1)之像素電路，其中該陰極介於該浮動擴散層與該陽極之間。
(4)如(1)之像素電路，其進一步包括：該第一導電性類型之一不同浮動擴散層，其直接電連接至該陰極。
(5)如(4)之像素電路，其中該不同浮動擴散層介於該第二導電性類型之一不同汲極/源極與該源極/汲極之間。
(6)如(5)之像素電路，其中該源極/汲極及該不同汲極/源極接觸該不同浮動擴散層。
(7)如(5)之像素電路，其進一步包括：一選擇電晶體之一源極，其電連接至該汲極/源極。
(8)如(7)之像素電路，其中該選擇電晶體之該源極電連接至該不同汲極/源極。
(9)如(7)之像素電路，其進一步包括：該選擇電晶體之一汲極，其電連接至一信號線。
(10)如(4)之像素電路，其進一步包括：一閘極絕緣薄膜，其介於該浮動擴散層與一閘極電極之間。
(11)如(10)之像素電路，其中該閘極絕緣薄膜介於該浮動擴散層與一不同閘極電極之間。
(12)如(1)之像素電路，其中該陽極經組態以接收光，該光電轉換器經組態以將該光轉換成一電荷。
(13)如(1)之像素電路，其進一步包括：該第一導電性類型之一第一層，其位於該第二導電性類型之一第二層中，該第二層介於該浮動擴散層與該第一導電性類型之另一浮動擴散層之間。
(14)如(1)之像素電路，其進一步包括：一重設電晶體，其可控制以提供該浮動擴散層與一電源供應電位之間之電連接及斷開。
(15)如(1)之像素電路，其中該第一導電性類型屬於相反於該第二導電性類型之一導電性。
(16)如(1)之像素電路，其中該第一導電性類型係n型。
(17)如(1)之像素電路，其中該第二導電性類型係p型。
(18)如(1)之像素電路，其中該浮動擴散層中之該第一導電性類型之一雜質濃度高於該陰極中之該第一導電性類型之一雜質濃度。
(19)如(1)之像素電路，其中該源極/汲極中之該第二導電性類型 之一雜質濃度高於該陽極中之該第二導電性類型之一雜質濃度。
(20)如(19)之像素電路，其中該陽極中之該第二導電性類型之該雜質濃度低於該汲極/源極中之該第二導電性類型之一雜質濃度。
(21)一種成像裝置，其包含複數個像素，該複數個像素各包含：一光電轉換器，其將入射光轉換成電荷；複數個電荷儲存單元，其等儲存該電荷；一放大器，其根據儲存於該複數個電荷儲存單元中之該電荷量而依序放大及輸出信號電壓。
(22)如(21)之成像裝置，其中該放大器包含分別針對該複數個電荷儲存單元而放大及輸出該等信號電壓之複數個放大電晶體；及該複數個放大電晶體串聯連接於一電源供應電位點與一參考電位點之間。
(23)如(21)或(22)之成像裝置，其中該放大器包含分別針對該複數個電荷儲存單元而放大及輸出該等信號電壓之複數個放大電晶體；及其中該等放大電晶體並聯連接於一電源供應電位點與一參考電位點之間。
(24)如(21)至(23)中任一項之成像裝置，其中該放大器包含分別針對該複數個電荷儲存單元而放大及輸出該等信號電壓之複數個放大電晶體；其中該複數個放大電晶體之各放大電晶體在用於控制該放大電晶體之一控制信號處於一第一電位中時引起儲存於該複數個電荷儲存單元之一對應者中之該電荷被釋放，在該控制信號處於一第二電位中時放大及輸出該等信號電壓之一對應者，且在該控制信號處於一第三 電位中時不輸出該對應信號電壓。
(25)如(21)至(24)中任一項之成像裝置，其進一步包含引起儲存於該複數個電荷儲存單元中之該電荷被釋放之一重設電晶體。
(26)如(21)至(25)中任一項之成像裝置，其中該放大器包含分別針對該複數個電荷儲存單元而放大及輸出該等信號電壓之複數個放大電晶體，其中該等放大電晶體之各者包含一閘極、一源極及一汲極，及其中該複數個電荷儲存單元之各電荷儲存單元形成於針對該電荷儲存單元之該複數個放大電晶體之一對應者之該源極與該汲極之間。
(27)如(21)至(26)中任一項之成像裝置，其進一步包含：一裝置分離區域，其在一預定導電時期內進入一導電狀態且在未落入該導電狀態中之一非導電時期內進入一非導電狀態；及一電荷釋放層，其經由該裝置分離區域而連接至該複數個電荷儲存單元，其中在該導電時期內，該複數個電荷儲存單元經由該裝置分離區域而將該所儲存之電荷釋放至該電荷釋放層。
(28)如(21)至(27)中任一項之成像裝置，其進一步包含分別累計該等輸出信號電壓以產生一所得總和之複數個加法器。
熟習此項技術者應瞭解，可根據設計要求及其他因素而進行各種修改、組合、子組合及更改，只要其等落於隨附申請專利範圍或其等效物之範疇內。
100‧‧‧成像裝置
110‧‧‧列掃描電路
119-1至119n‧‧‧水平信號線
120‧‧‧像素陣列區段
129-1至129-m‧‧‧垂直信號線
130‧‧‧類比轉數位(A/D)轉換器
140‧‧‧積分電路
150‧‧‧暫存器
160‧‧‧輸出電路
200‧‧‧像素電路

Claims (20)

  1. 一種像素電路，其包括：一第一導電性類型之一浮動擴散層，其介於一第二導電性類型之一汲極/源極與該第二導電性類型之一源極/汲極之間，該源極/汲極及該汲極/源極接觸該浮動擴散層；一光電轉換器之一陰極，其電連接至該浮動擴散層，該陰極屬於該第一導電性類型；該光電轉換器之一陽極，其接觸該陰極，該陽極屬於該第二導電性類型。
  2. 如請求項1之像素電路，其中該陰極接觸該浮動擴散層。
  3. 如請求項1之像素電路，其中該陰極介於該浮動擴散層與該陽極之間。
  4. 如請求項1之像素電路，其進一步包括：該第一導電性類型之一不同浮動擴散層，其直接電連接至該陰極。
  5. 如請求項4之像素電路，其中該不同浮動擴散層介於該第二導電性類型之一不同汲極/源極與該源極/汲極之間。
  6. 如請求項5之像素電路，其中該源極/汲極及該不同汲極/源極接觸該不同浮動擴散層。
  7. 如請求項5之像素電路，其進一步包括：一選擇電晶體之一源極，其電連接至該汲極/源極。
  8. 如請求項7之像素電路，其中該選擇電晶體之該源極電連接至該不同汲極/源極。
  9. 如請求項7之像素電路，其進一步包括：該選擇電晶體之一汲極，其電連接至一信號線。
  10. 如請求項4之像素電路，其進一步包括：一閘極絕緣薄膜，其介於該浮動擴散層與一閘極電極之間。
  11. 如請求項10之像素電路，其中該閘極絕緣薄膜介於該浮動擴散層與一不同閘極電極之間。
  12. 如請求項1之像素電路，其中該陽極經組態以接收光，該光電轉換器經組態以將該光轉換成一電荷。
  13. 如請求項1之像素電路，其進一步包括：該第一導電性類型之一第一層，其位於該第二導電性類型之一第二層中，該第二層介於該浮動擴散層與該第一導電性類型之另一浮動擴散層之間。
  14. 如請求項1之像素電路，其進一步包括：一重設電晶體，其可控制以提供該浮動擴散層與一電源供應電位之間之電連接及斷開。
  15. 如請求項1之像素電路，其中該第一導電性類型屬於相反於該第二導電性類型之一導電性。
  16. 如請求項1之像素電路，其中該第一導電性類型係n型。
  17. 如請求項1之像素電路，其中該第二導電性類型係p型。
  18. 如請求項1之像素電路，其中該浮動擴散層中之該第一導電性類型之一雜質濃度高於該陰極中之該第一導電性類型之一雜質濃度。
  19. 如請求項1之像素電路，其中該源極/汲極中之該第二導電性類型之一雜質濃度高於該陽極中之該第二導電性類型之一雜質濃度。
  20. 如請求項19之像素電路，其中該陽極中之該第二導電性類型之該雜質濃度低於該汲極/源極中之該第二導電性類型之一雜質濃度。
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