CN105355234A - 移位寄存器 - Google Patents

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黄正翰
洪凯尉
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Abstract

一种移位寄存器，包括一电压设定单元、一驱动单元、一控制单元、一第一晶体管、一第二晶体管、一第三晶体管、以及一第四晶体管。电压设定单元提供一端点电压。驱动单元依据端点电压及一时钟信号提供一主栅极信号。控制单元提供一控制信号。第一晶体管接收端点电压、一电平参考信号及控制信号。第二晶体管耦接第一晶体管且接收一低电压及控制信号。第三晶体管接收端点电压、电平参考信号以一栅极参考信号。第四晶体管耦接第三晶体管且接收低电压及栅极参考信号。

Description

移位寄存器
技术领域
本发明涉及一种移位寄存器，且特别涉及一种配置于显示面板的移位寄存器。
背景技术
近年来，随着半导体科技蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。而在众多平面显示器的类型当中，液晶显示器(LiquidCrystalDisplay，LCD)基于其低电压操作、无辐射线散射、重量轻以及体积小等优点，随即已成为各显示器产品的主流。也亦因如此，无不驱使着各家厂商针对液晶显示器的开发技术要朝向更微型化及低制作成本发展。
为了要降低液晶显示器的制作成本，将原先配置于栅极驱动器内部的移位寄存器(shiftregister)转移至直接配置在液晶显示面板的玻璃基板(glasssubstrate)上。其中，在移位寄存器的操作期间输出扫描信号(如主栅极信号或次栅极信号)以开启液晶显示面板内对应的一列像素。一般而言，制作玻璃基板上的移位寄存器主要会由多颗薄膜晶体管(thinfilmtransistor，TFT)所组成，但受限于工艺的影响，薄膜晶体管的电性可能会造成移位寄存器的驱动能力不足，因此如何使薄膜晶体管构成的移位寄存器正常运作，则成为设计移位寄存器的一个重点。
发明内容
本发明提供一种移位寄存器，其降低薄膜晶体管的漏电流。
本发明的移位寄存器，包括一电压设定单元、一驱动单元、一第一控制单元、一第一晶体管、一第二晶体管、一第三晶体管、以及一第四晶体管。电压设定单元接收一第一栅极参考信号，以提供一端点电压。驱动单元接收端点电压及一时钟信号，以依据端点电压及时钟信号提供一主栅极信号。第一控制单元接收一第一锁存参考信号、端点电压及一第一低电压，以提供一第一控制信号。第一晶体管具有接收端点电压的一第一端、接收一电平参考信号的一第二端、以及接收第一控制信号的一控制端。第二晶体管具有耦接第一晶体管的第二端的一第一端、接收一第二低电压的一第二端、以及接收第一控制信号的一控制端。第三晶体管具有接收端点电压的一第一端、接收电平参考信号的一第二端、以及接收一第二栅极参考信号的一控制端。第四晶体管具有耦接第三晶体管的第二端的一第一端、接收第二低电压的一第二端、以及接收第二栅极参考信号的一控制端。
基于上述，本发明实施例的移位寄存器，其端点电压的放电路径是双栅极结构，并且串接的晶体管中插入一个中间电压电平，藉此降低晶体管所产生的漏电流。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为依据本发明第一实施例的移位寄存器的电路示意图。
图2为依据本发明第二实施例的移位寄存器的电路示意图。
图3为依据本发明第三实施例的移位寄存器的电路示意图。
图4为依据本发明第四实施例的移位寄存器的电路示意图。
【符号说明】
100、200、300、400：移位寄存器
110、210：压设定单元
120、220：驱动单元
130：第一控制单元
410：第二控制单元
C1：第一电容
C2：第二电容
CS1：第一控制信号
CS2：第二控制信号
Gm：主栅极信号
Gn：次栅极信号
GR1：第一栅极参考信号
GR2：第二栅极参考信号
GR3：第三栅极参考信号
HC1：时钟信号
LC1：第一锁存参考信号
LC2：第二锁存参考信号
T1～T24：晶体管
VQ：端点电压
VSS_1：第一低电压
VSS_2：第二低电压
VSS_3：第三低电压
具体实施方式
图1为依据本发明第一实施例的移位寄存器的电路示意图。请参照图1，在本实施例中移位寄存器100包括电压设定单元110、驱动单元120、第一控制单元130、及晶体管T1～T4(对应本申请第一晶体管至第四晶体管)。其中，晶体管T1～T4可以是氧化铟镓锌(Indium-Gallium-ZincOxide，IGZO)薄膜晶体管，但本发明实施例不以此为限。
电压设定单元110接收第一栅极参考信号GR1以提供端点电压VQ，亦即依据第一栅极参考信号GR1设定端点电压VQ的电压电平。驱动单元120接收端点电压VQ及时钟信号HC1，以依据端点电压VQ及时钟信号HC1提供主栅极信号Gm。举例来说，当端点电压VQ及时钟信号HC1同时为高电压电平时，提供致能的主栅极信号Gm，亦即抬高主栅极信号Gm的电压电平；当端点电压VQ为低电压电平时，不论时钟信号HC1为高电压电平或低电压电平，皆不会抬高主栅极信号Gm的电压电平。
第一控制单元130接收第一锁存参考信号LC1、端点电压VQ及第一低电压VSS_1以提供第一控制信号CS1。举例来说，当端点电压VQ为低电压电平时，第一控制单元130致能第一控制信号CS1，亦即抬高第一控制信号CS1的电压电平；当端点电压VQ为低电压电平时，第一控制单元130禁能第一控制信号CS1，亦即降低第一控制信号CS1的电压电平。其中，第一锁存参考信号LC1可以为固定电压电平，例如为栅极高电压VGH，或者是一时钟信号，例如为时钟信号HC1，但本发明实施例不以此为限。
晶体管T1(对应本申请第一晶体管)的漏极(对应第一端)接收端点电压VQ，晶体管T1的源极(对应第二端)接收电平参考信号，晶体管T1的栅极(对应控制端)接收第一控制信号CS1。晶体管T2(对应本申请第二晶体管)的漏极(对应第一端)耦接晶体管T1的源极，晶体管T2的源极(对应第二端)接收第二低电压VSS_2，晶体管T2的栅极(对应控制端)接收第一控制信号CS1。其中，电平参考信号设定为小于等于端点电压VQ并且大于第二低电压VSS_2的电压电平，并且在此以主栅极信号Gm为例，但本发明实施例不以此为限。并且，第二低电压VSS_2可小于等于第一低电压VSS_1，例如第一低电压VSS_1为-6伏特，第二低电压VSS_2可以为-6或-8伏特，此可依据本领域技术人员而定，本发明实施例不以此为限。
晶体管T3(对应本申请第三晶体管)的漏极(对应第一端)接收端点电压VQ，晶体管T3的源极(对应第二端)接收主栅极信号Gm(亦即电平参考信号)，晶体管T3的栅极(对应控制端)接收第二栅极参考信号GR2。晶体管T4(对应本申请第四晶体管)的漏极(对应第一端)耦接晶体管T3的源极，晶体管T4的漏极(对应第二端)接收第二低电压VSS_2，晶体管T4的栅极(对应控制端)接收第二栅极参考信号GR2。
依据上述，在移位寄存器100的端点电压VQ的放电路径是双栅极(DualGate)结构，亦即由两个串接的晶体管所构成，并且串接的晶体管中插入一个中间电压电平，藉此降低晶体管所产生的漏电流。
在本实施例中，第一栅极参考信号GR1的致能期间早于主栅极信号Gm的致能期间，主栅极信号Gm的致能期间早于第二栅极参考信号GR2的致能期间。举例来说，第一栅极参考信号GR1可以是前n级移位寄存器所提供的主栅极信号Gm或栅极起始信号，第二栅极参考信号GR2可以是后n级移位寄存器所提供的主栅极信号Gm，其中n为大于等于1的正整数，并且n是依据电路设计而定。
电压设定单元110包括晶体管T5(对应本申请第五晶体管。晶体管T5的漏极(对应第一端)接收第一栅极参考信号GR1，晶体管T5的源极(对应第二端)提供端点电压VQ，晶体管T5的栅极(对应控制端)接收第一栅极参考信号GR1。
驱动单元120包括第一电容C1及晶体管T6(对应本申请第六晶体管)，其中晶体管T6可以是氧化铟镓锌薄膜晶体管。晶体管T6的漏极(对应第一端)接收时钟信号HC1，晶体管T6的源极(对应第二端)提供主栅极信号Gm，晶体管T6的栅极(对应控制端)接收端点电压VQ。第一电容C1耦接于晶体管T6的栅极与源极之间。
第一控制单元130包括晶体管T7～T10(对应本申请第七晶体管至第十晶体管)，其中晶体管T7～T10可以是氧化铟镓锌薄膜晶体管，但本发明实施例不以此为限。晶体管T7(对应本申请第七晶体管)的漏极(对应第一端)接收第一锁存参考信号LC1，晶体管T7的栅极(对应控制端)耦接晶体管T7的漏极。晶体管T8(对应本申请第八晶体管)的漏极(对应第一端)耦接晶体管T7的源极(对应第二端)，晶体管T8的源极(对应第二端)接收第一低电压VSS_1，晶体管T8的栅极(对应控制端)接收端点电压VQ。
晶体管T9(对应本申请第九晶体管)的漏极(对应第一端)接收第一锁存参考信号LC1，晶体管T9的源极(对应第二端)提供第一控制信号CS1，晶体管T9的栅极(对应控制端)耦接晶体管T7的源极。晶体管T10(对应本申请第十晶体管)的漏极(对应第一端)耦接晶体管T9的源极，晶体管T10的源极(对应第二端)接收第一低电压VSS_1，晶体管T10的栅极(对应控制端)接收端点电压VQ。
图2为依据本发明第二实施例的移位寄存器的电路示意图。请参照图1及图2，移位寄存器200大致相同于移位寄存器100，其不同之处在于移位寄存器200的电压设定单元210、驱动单元220、及晶体管T16(对应本申请第十六晶体管)，并且晶体管T1及T3的源极接收次栅极信号Gn(即电平参考信号)。其中，晶体管T16可以是氧化铟镓锌薄膜晶体管。
电压设定单元210接收第一栅极参考信号GR1、第三栅极参考信号GR3及主栅极信号Gm以提供端点电压VQ。驱动单元220接收端点电压VQ及时钟信号HC1，以依据端点电压VQ及时钟信号HC1提供主栅极信号Gm及次栅极信号Gn。其中，主栅极信号Gm及次栅极信号Gn的致能期间为完全重叠，并且第一栅极参考信号GR1及第三栅极参考信号GR3的致能期间为完全重叠，亦即第三栅极参考信号GR3可以是前n级移位寄存器所提供的主栅极信号Gm或次栅极信号Gn，此可依据本领域技术人员而定。
晶体管T16的漏极(对应第一端)接收主栅极信号Gm，晶体管T16的源极(对应第二端)接收第三低电压VSS_3，晶体管T16的栅极(对应第三端)接收第一控制电压CS1，其中第一低电压VSS_1高于第二低电压VSS_2，第二低电压VSS_2高于第三低电压VSS_3，例如第一低电压VSS_1、第二低电压VSS_2及第三低电压VSS_3可以分别为-6、-8及-10伏特，但本发明实施例不以此为限。
依据上述，通过提供多个不同电压电平的低电压，可避免晶体管处于负临界电压时部分的晶体管仍然正常运作，进而避免移位寄存器200产生误动作。
在本实施例中，驱动单元220包括第二电容C2、及晶体管T11、T12(对应本申请第十一晶体管及第十二晶体管)，其中晶体管T11、T12可以是氧化铟镓锌薄膜晶体管。晶体管T11(对应本申请第十一晶体管)的漏极(对应第一端)接收时钟信号HC1，晶体管T11的源极(对应第二端)提供次栅极信号Gn，晶体管T11的栅极(对应控制端)接收端点电压VQ。晶体管T12(对应本申请第十二晶体管)的漏极(对应第一端)接收时钟信号HC1，晶体管T12的源极(对应第二端)提供主栅极信号Gm，晶体管T12的栅极(对应控制端)接收端点电压VQ。第二电容C2耦接于晶体管T12的栅极与源极之间。
电压设定单元210包括晶体管T13～T15(对应本申请第十三晶体管至第十五晶体管)，其中晶体管T13～T15可以是氧化铟镓锌薄膜晶体管。晶体管T13(对应第十三晶体管)的漏极(对应第一端)接收第一栅极参考信号GR1，晶体管T13的栅极(对应控制端)接收第三栅极参考信号GR3。晶体管T14(对应第十四晶体管)的漏极(对应第一端)耦接晶体管T13的源极(对应第二端)，晶体管T14的源极(对应第二端)提供端点电压VQ，晶体管T14的栅极(对应控制端)接收第三栅极参考信号GR3。晶体管T15(对应第十五晶体管)的源极(对应第一端)耦接晶体管T13的源极，晶体管T15的漏极(对应第二端)接收主栅极信号Gm，晶体管T15的栅极(对应控制端)接收主栅极信号Gm。
依据上述，当第一栅极参考信号GR1及第三栅极参考信号GR3致能时，晶体管T13及T14会导通以通过致能的第一栅极参考信号GR1设定端点电压VQ，但晶体管T15会呈现逆偏而不导通，因此致能的第一栅极参考信号GR1不会影响主栅极信号Gm；当第一栅极参考信号GR1及第三栅极参考信号GR3禁能且主栅极信号Gm致能时，晶体管T15会呈现顺偏，以在串接的晶体管T13、T14中插入一个中间电压电平。
图3为依据本发明第三实施例的移位寄存器的电路示意图。请参照图2及图3，移位寄存器300大致相同于移位寄存器200，其不同之处在于移位寄存器300的晶体管T17(对应本申请第十七晶体管)，其中晶体管T17可以是氧化铟镓锌薄膜晶体管。晶体管T17的漏极(对应第一端)接收端点电压VQ，晶体管T17的源极(对应第二端)接收第一低电压VSS_1，晶体管T17的栅极(对应控制端)接收第二栅极参考信号GR2。
图4为依据本发明第四实施例的移位寄存器的电路示意图。请参照图2及图4，移位寄存器400大致相同于移位寄存器200，其不同之处在于移位寄存器400的第二控制单元410及晶体管T18～T20(对应本申请第十八晶体管至第二十晶体管)，其中第二控制单元410的电路运作大致相同于在第一控制单元130，并且晶体管T18～T20可以是氧化铟镓锌薄膜晶体管。第二控制单元410接收第二锁存参考信号LC2、端点电压VQ及第一低电压VSS_1，以提供第二控制信号CS2，其中第二锁存参考信号LC2与第一锁存参考信号LC1互为反相信号。
晶体管T18(对应本申请第十八晶体管)的漏极(对应第一端)接收端点电压VQ，晶体管T18的源极(对应第二端)接收次栅极信号Gn(即电平参考信号)，晶体管T18的栅极(对应控制端)接收第二控制信号CS2。晶体管T19(对应本申请第十九晶体管)的漏极(对应第一端)耦接晶体管T18的源极，晶体管T19的源极(对应第二端)接收第二低电压VSS_2，晶体管T19的栅极(对应控制端)接收第二控制信号CS2。晶体管T20(对应本申请第二十晶体管)的漏极(对应第一端)接收主栅极信号Gm，晶体管T20的源极(对应第二端)接收第三低电压VSS_3，晶体管T20的栅极(对应第三端)接收第二控制电压CS2。
第二控制单元410包括晶体管T21～T24(对应本申请第二十一晶体管至第二十四晶体管)，其中晶体管T21～T24可以是氧化铟镓锌薄膜晶体管。晶体管T21(对应本申请第二十一晶体管)的漏极(对应第一端)接收第二锁存参考信号LC2，晶体管T21的栅极(对应控制端)耦接晶体管T21的漏极。晶体管T22(对应本申请第二十二晶体管)的漏极(对应第一端)耦接晶体管T21的源极(对应第二端)，晶体管T21的源极(对应第二端)接收第一低电压VSS_1，晶体管T21的栅极(对应控制端)接收端点电压VQ。
晶体管T23(对应本申请第二十三晶体管)的漏极(对应第一端)接收第二锁存参考信号LC2，晶体管T23的源极(对应第二端)提供第二控制信号CS2，晶体管T23的栅极(对应控制端)耦接晶体管T21的源极。晶体管T24(对应本申请第二十四晶体管)的漏极(对应第一端)耦接晶体管T23的源极，晶体管T24的源极(对应第二端)接收第一低电压VSS_1，晶体管T24的栅极(对应控制端)接收端点电压VQ。
依据上述，移位寄存器400具有两组交替使用的放电电路，以抑制晶体管的正温度应力(PositiveBiasTemperatureStress，PBTS)效应。
综上所述，本发明实施例的移位寄存器，其端点电压的放电路径是双栅极结构，并且串接的晶体管中插入一个中间电压电平，藉此降低晶体管所产生的漏电流。并且，通过提供多个不同电压电平的低电压，可避免晶体管处于负临界电压时部分的晶体管仍然正常运作，进而避免移位寄存器产生误动作。再者，移位寄存器可具有两组交替使用的放电电路，以抑制晶体管的正温度应力(PositiveBiasTemperatureStress，PBTS)效应。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

Claims (15)

1.一种移位寄存器，包括：
电压设定单元，接收第一栅极参考信号，以提供一端点电压；
驱动单元，接收该端点电压及一时钟信号，以依据该端点电压及该时钟信号提供主栅极信号；
第一控制单元，接收第一锁存参考信号、该端点电压及第一低电压，以提供第一控制信号；
第一晶体管，具有接收该端点电压的第一端、接收电平参考信号的第二端、以及接收该第一控制信号的控制端；
第二晶体管，具有耦接该第一晶体管的该第二端的第一端、接收第二低电压的第二端、以及接收该第一控制信号的控制端；
第三晶体管，具有接收该端点电压的第一端、接收该电平参考信号的第二端、以及接收第二栅极参考信号的控制端；以及
第四晶体管，具有耦接该第三晶体管的该第二端的第一端、接收该第二低电压的第二端、以及接收该第二栅极参考信号的控制端。
2.如权利要求1所述的移位寄存器，其中该电平参考信号为该主栅极信号，该第一低电压等于该第二低电压，并且该第一锁存参考信号为栅极高电压。
3.如权利要求1所述的移位寄存器，其中该第一栅极参考信号的致能期间早于该主栅极信号的致能期间，该主栅极信号的致能期间早于该第二栅极参考信号的致能期间。
4.如权利要求1所述的移位寄存器，其中该电压设定单元包括：
第五晶体管，具有接收该第一栅极参考信号的第一端、提供该端点电压的第二端、以及接收该第一栅极参考信号的控制端。
5.如权利要求1所述的移位寄存器，其中该驱动单元包括：
第六晶体管，具有接收该时钟信号的第一端、提供该主栅极信号的第二端、以及接收该端点电压的一控制端；以及
第一电容，耦接于该第六晶体管的该控制端与该第六点晶体管的该第二端之间。
6.如权利要求1所述的移位寄存器，其中该第一控制单元包括：
第七晶体管，具有接收该第一锁存参考信号的第一端、第二端、以及耦接该第七晶体管的该第一端的控制端；
第八晶体管，具有耦接该第七晶体管的该第二端的第一端、接收该第一低电压的第二端、以及接收该端点电压的控制端；
第九晶体管，具有接收该第一锁存参考信号的第一端、提供该第一控制信号的第二端、以及耦接该第七晶体管的该第二端的控制端；以及
第十晶体管，具有耦接该第九晶体管的该第二端的第一端、接收该第一低电压的第二端、以及接收该端点电压的控制端。
7.如权利要求1所述的移位寄存器，其中该驱动单元接收该端点电压及该时钟信号，以依据该端点电压及该时钟信号提供该主栅极信号及次栅极信号。
8.如权利要求7所述的移位寄存器，其中该驱动单元包括：
第十一晶体管，具有接收该时钟信号的第一端、提供该次栅极信号的一第二端、以及接收该端点电压的控制端；
第十二晶体管，具有接收该时钟信号的第一端、提供该主栅极信号的一第二端、以及接收该端点电压的控制端；以及
第二电容，耦接于该第十二晶体管的该控制端与该第十二晶体管的该第二端之间。
9.如权利要求7所述的移位寄存器，其中该电压设定单元接收该第一栅极参考信号、第三栅极参考信号及该主栅极信号，以提供该端点电压，其中该第一栅极参考信号及该第三栅极参考信号的致能期间为完全重叠。
10.如权利要求9所述的移位寄存器，其中该电压设定单元包括：
第十三晶体管，具有接收该第一栅极参考信号的第一端、第二端、以及接收该第三栅极参考信号的一控制端；
第十四晶体管，具有耦接该第十三晶体管的该第二端的第一端、提供该端点电压的一第二端、以及接收该第三栅极参考信号的一控制端；以及
第十五晶体管，具有耦接该第十三晶体管的该第二端的第一端、接收该主栅极信号的第二端、以及接收该主栅极信号的控制端。
11.如权利要求7所述的移位寄存器，其中该电平参考信号为该次栅极信号，该第一低电压高于该第二低电压，并且该第一锁存参考信号为一栅极高电压。
12.如权利要求11所述的移位寄存器，还包括：
第十六晶体管，具有接收该主栅极信号的第一端、接收第三低电压的第二端、以及接收该第一控制电压的控制端，其中该第二低电压高于该第三低电压。
13.如权利要求12所述的移位寄存器，还包括：
第十七晶体管，具有接收该端点电压的第一端、接收该第一低电压的第二端、以及接收该第二栅极参考信号的控制端。
14.如权利要求12所述的移位寄存器，还包括：
第二控制单元，接收第二锁存参考信号、该端点电压及该第一低电压，以提供第二控制信号，其中该第二锁存参考信号与该第一锁存参考信号互为反相；
第十八晶体管，具有接收该端点电压的第一端、接收该次栅极信号的第二端、以及接收该第二控制信号的控制端；
第十九晶体管，具有耦接该第十八晶体管的该第二端的第一端、接收第二低电压的第二端、以及接收该第二控制信号的控制端；以及
第二十晶体管，具有接收该主栅极信号的第一端、接收该第三低电压的第二端、以及接收该第二控制信号的控制端。
15.如权利要求14所述的移位寄存器，其中该第二控制单元包括：
第二十一晶体管，具有接收该第二锁存参考信号的第一端、第二端、以及耦接该第二十一晶体管的该第一端的一控制端；
一第二十二晶体管，具有耦接该第二十一晶体管的该第二端的一第一端、接收该第一低电压的一第二端、以及接收该端点电压的一控制端；
第二十三晶体管，具有接收该第二锁存参考信号的第一端、提供该第二控制信号的第二端、以及耦接该第二十一晶体管的该第二端的控制端；以及
第二十四晶体管，具有耦接该第二十三晶体管的该第二端的第一端、接收该第一低电压的第二端、以及接收该端点电压的控制端。
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