CN105334899A - Pmos晶体管的修复电路及方法 - Google Patents

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Abstract

一种PMOS晶体管的修复电路及方法。所述PMOS晶体管的修复电路适于在所述PMOS晶体管处于截止状态时向所述PMOS晶体管的衬底提供偏置电压，所述偏置电压的电压值为负。所述PMOS晶体管的修复方法包括：控制所述PMOS晶体管截止，在所述PMOS晶体管处于截止状态时施加偏置电压至所述PMOS晶体管的衬底，所述偏置电压的电压值为负。本发明提供的PMOS晶体管的修复电路及方法，能够对PMOS晶体管的NBTI效应进行修复，延长PMOS晶体管的寿命。

Description

PMOS晶体管的修复电路及方法
技术领域
本发明涉及半导体技术领域，特别涉及一种PMOS晶体管的修复电路及方法。
背景技术
随着对集成电路的集成度要求越来越高，对晶体管的可靠性要求也日益提高。在CMOS工艺中，对PMOS晶体管的可靠性进行评价时，负偏压温度不稳定性(NBTI，NegativeBiasTemperatureInstability)是一个主要的评价因素。NBTI是指PMOS晶体管在负偏置栅极电压和高温的作用下，PMOS晶体管的栅氧化层与衬底之间的界面处的氢硅键断裂，形成界面缺陷电荷，从而造成PMOS晶体管的阈值电压和饱和电流发生漂移的现象。
图1是测试PMOS晶体管的NBTI的电路结构示意图。测试PMOS晶体管P10的NBTI时，在高温(通常为125℃)环境下，施加具有负电压值的应力电压Vstress至所述PMOS晶体管P10的栅极，施加0V电压至所述PMOS晶体管P10的源极、漏极以及衬底，即将所述PMOS晶体管P10的源极、漏极以及衬底接地。NBTI测试会使得所述PMOS晶体管P10的线性区漏极电流(Idlin)的绝对值、饱和漏极电流(Idsat)的绝对值以及低频跨导(gm)的绝对值减小，使得所述PMOS晶体管P10的漏源截止电流(Ioff)的绝对值、阈值电压(Vt)的绝对值以及栅诱导漏极泄露电流(GIDL，GatedInduceDrainLeakage)的绝对值增大。
具体地，图2是所述PMOS晶体管P10的漏极电流随所述PMOS晶体管P10的栅源电压变化的关系示意图。横轴为所述PMOS晶体管P10的栅源电压，单位：V；纵轴为所述PMOS晶体管P10的漏极电流，单位：A。实曲线L21为进行NBTI测试前所述PMOS晶体管P10的漏极电流随所述PMOS晶体管P10的栅源电压变化的关系，虚曲线L22为进行NBTI测试后所述PMOS晶体管P10的漏极电流随所述PMOS晶体管P10的栅源电压变化的关系。经过NBTI测试，所述PMOS晶体管P10的漏极电流减小。
图3是所述PMOS晶体管P10的低频跨导随所述PMOS晶体管P10的栅源电压变化的关系示意图。横轴为所述PMOS晶体管P10的栅源电压，单位：V；纵轴为所述PMOS晶体管P10的低频跨导，单位：S。实曲线L31为进行NBTI测试前所述PMOS晶体管P10的低频跨导随所述PMOS晶体管P10的栅源电压变化的关系，虚曲线L32为进行NBTI测试后所述PMOS晶体管P10的低频跨导随所述PMOS晶体管P10的栅源电压变化的关系。经过NBTI测试，所述PMOS晶体管P10的低频跨导的最大值减小。
随着半导体尺寸的减小，PMOS晶体管的NBTI效应也越来越明显，严重影响PMOS晶体管的寿命。因此，如何改善PMOS晶体管的NBTI效应仍是一个亟待解决的问题。
发明内容
本发明解决的是NBTI效应影响PMOS晶体管寿命的问题。
为解决上述问题，本发明提供一种PMOS晶体管的修复电路，所述PMOS晶体管的修复电路适于在所述PMOS晶体管处于截止状态时向所述PMOS晶体管的衬底提供偏置电压，所述偏置电压的电压值为负。
可选的，所述PMOS晶体管的修复电路还适于在所述PMOS晶体管处于导通状态时停止向所述PMOS晶体管的衬底提供所述偏置电压。
可选的，所述PMOS晶体管的修复电路包括NMOS晶体管；
所述NMOS晶体管的栅极连接所述PMOS晶体管的栅极，所述NMOS晶体管的漏极适于接收输入电压，所述NMOS晶体管的源极连接所述PMOS晶体管的衬底，所述NMOS晶体管的衬底接地，所述输入电压的电压值为负。
可选的，所述PMOS晶体管的栅极适于接收驱动信号，所述PMOS晶体管的源极适于接收芯片的电源电压。
可选的，所述输入电压的电压值的绝对值大于所述电源电压的电压值。
可选的，所述PMOS晶体管的修复电路还包括电阻，所述NMOS晶体管的源极通过所述电阻连接所述PMOS晶体管的衬底。
可选的，所述电阻为可调电阻。
本发明还提供一种PMOS晶体管的修复方法，包括：
控制所述PMOS晶体管截止，在所述PMOS晶体管处于截止状态时施加偏置电压至所述PMOS晶体管的衬底，所述偏置电压的电压值为负。
可选的，所述PMOS晶体管的修复方法还包括：
控制所述PMOS晶体管导通，在所述PMOS晶体管处于导通状态时停止施加所述偏置电压至所述PMOS晶体管的衬底。
可选的，所述控制所述PMOS晶体管截止包括：
施加芯片的电源电压至所述PMOS晶体管的源极，施加高电平信号至所述PMOS晶体管的栅极；
所述控制所述PMOS晶体管导通包括：
施加芯片的电源电压至所述PMOS晶体管的源极，施加低电平信号至所述PMOS晶体管的栅极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的PMOS晶体管的修复电路及方法，通过在PMOS晶体管处于截止状态时向所述PMOS晶体管的衬底施加负电压值的偏置电压，在所述PMOS晶体管的栅氧介质层注入电子，综合NBTI在所述PMOS晶体管的栅氧介质层中造成的空穴，从而改善所述PMOS晶体管的NBTI效应，延长所述PMOS晶体管的寿命。
本发明的可选方案中，所述PMOS晶体管的修复电路包括NMOS晶体管，所述NMOS晶体管的栅极和所述PMOS晶体管的栅极连接，即所述NMOS晶体管和所述PMOS晶体管共用驱动信号，不需要额外增加驱动电路，简化了所述PMOS晶体管的修复电路的结构。
本发明的可选方案中，所述PMOS晶体管的修复电路还包括电阻，通过调整所述电阻的电阻值，可以调整所述偏置电压的电压值，以适应不同工艺偏差下所述PMOS晶体管对所述偏置电压的需求。
附图说明
图1是测试PMOS晶体管的NBTI的电路结构示意图；
图2是图1所示的PMOS晶体管的漏极电流随其栅源电压变化的关系示意图；
图3是图1所示的PMOS晶体管的低频跨导随其栅源电压变化的关系示意图；
图4是本发明实施方式的PMOS晶体管及其修复电路的结构示意图；
图5是图4所示的驱动信号的波形示意图；
图6是本发明实施例提供的一种PMOS晶体管及其修复电路的示意图；
图7是本发明实施例提供的另一种PMOS晶体管及其修复电路的示意图。
具体实施方式
正如背景技术中所描述的，由于PMOS晶体管的沟道区开启需要施加负偏置栅极电压，所述负偏置栅极电压会使得PMOS晶体管发生NBTI效应，影响PMOS晶体管的寿命。本发明提供一种PMOS晶体管的修复电路及方法，通过在PMOS晶体管处于截止状态时向PMOS晶体管的衬底施加负电压值的偏置电压，改善PMOS晶体管的NBTI效应。
图4是本发明实施方式的PMOS晶体管及其修复电路。作为待修复的PMOS晶体管P40，所述PMOS晶体管P40可以是用作可靠性测试的测试晶体管，也可以是功能性芯片中的应用晶体管。所述PMOS晶体管P40的栅极适于接收驱动信号Vg，所述PMOS晶体管P40的源极适于接收芯片的电源电压Vdd，所述PMOS晶体管P40的源极作为所述PMOS晶体管P40的输出端。
图5是所述驱动信号Vg的波形示意图，所述驱动信号Vg的高电平幅度等于所述电源电压Vdd，所述驱动信号Vg的低电平幅度为0V。当所述驱动信号Vg为低电平时，所述PMOS晶体管P40的栅极和源极之间的负偏置电压使所述PMOS晶体管P40的沟道区开启，所述PMOS晶体管P40导通，处于工作状态；当所述驱动信号Vg为高电平时，所述PMOS晶体管P40的栅极和源极之间的压差为零，所述PMOS晶体管P40截止，处于非工作状态。
参考图4，PMOS晶体管的修复电路40适于在所述PMOS晶体管P40处于截止状态时向所述PMOS晶体管P40的衬底提供偏置电压Vb，所述偏置电压Vb的电压值为负。所述偏置电压Vb的电压值可根据所述PMOS晶体管P40的工艺以及实际需求进行设定，只要保证所述PMOS晶体管P40处于截止状态时，所述偏置电压Vb使衬底中的电子注入栅氧介质层中即可，本发明对此不作限定。
所述PMOS晶体管P40处于导通状态时，负偏置栅极电压导致所述PMOS晶体管P40中反型层的空穴受到热激发，遂穿到栅氧介质层中，产生NBTI效应。而所述PMOS晶体管的修复电路40在所述PMOS晶体管P40处于截止状态时，提供所述偏置电压Vb至所述PMOS晶体管P40的衬底，具有负电压值的偏置电压Vb使衬底中的电子注入到栅氧介质层中，综合了由于NBTI效应产生的空穴，因而修复了NBTI效应对所述PMOS晶体管P40造成的缺陷，能够有效地提高所述PMOS晶体管P40的寿命。
所述PMOS晶体管的修复电路40还适于在所述PMOS晶体管P40处于导通状态时停止向所述PMOS晶体管P40的衬底提供所述偏置电压Vb，即在所述PMOS晶体管P40正常工作时，所述PMOS晶体管P40的衬底处于浮空状态。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6是本发明实施例提供的一种PMOS晶体管及其修复电路。作为待修复的PMOS晶体管P60，所述PMOS晶体管P60的栅极适于接收驱动信号Vg，所述PMOS晶体管P60的源极适于接收芯片的电源电压Vdd，所述PMOS晶体管P60的漏极作为所述PMOS晶体管P60的输出端。所述驱动信号Vg可参考对图5的描述，在此不再赘述。
在本实施例中，PMOS晶体管的修复电路60包括NMOS晶体管N60。所述NMOS晶体管N60的栅极连接所述PMOS晶体管P60的栅极，即所述NMOS晶体管N60的栅极也适于接收所述驱动信号Vg，所述NMOS晶体管N60的漏极适于接收输入电压Vin，所述NMOS晶体管N60的源极连接所述PMOS晶体管P60的衬底，所述NMOS晶体管N60的衬底接地。所述输入电压Vin的电压值为负，具体电压值可根据所述PMOS晶体管P60的工艺以及实际需求进行设定，本发明对此不作限定。在本实施例中，所述输入电压Vin的电压值的绝对值可以大于所述电源电压Vdd的电压值。
当所述驱动信号Vg为低电平时，所述PMOS晶体管P60导通、所述NMOS晶体管N60截止，所述PMOS晶体管的修复电路60停止输出偏置电压Vb；当所述驱动信号Vg为高电平时，所述PMOS晶体管P60截止、所述NMOS晶体管N60导通，所述PMOS晶体管的修复电路60输出所述偏置电压Vb至所述PMOS晶体管P60的栅极，对所述PMOS晶体管P60进行修复。并且，所述NMOS晶体管N60和所述PMOS晶体管P60共用所述驱动信号Vg，不需要额外增加驱动电路，简化了所述PMOS晶体管的修复电路60的结构。
图7是本发明实施例提供的另一种PMOS晶体管及其修复电路，PMOS晶体管的修复电路70适于对PMOS晶体管P70进行修复。所述PMOS晶体管的修复电路70包括NMOS晶体管N70和电阻R70，所述NMOS晶体管N70和所述PMOS晶体管P70的结构与图6对应的实施例类似，区别在于：所述NMOS晶体管N70的源极通过所述电阻R70连接所述PMOS晶体管P70的衬底。所述电阻R70可以为可调电阻，通过调整所述电阻R70的电阻值，可以调整偏置电压Vb的电压值，以适应不同工艺偏差下所述PMOS晶体管P70对所述偏置电压的需求。
本发明还提供一种PMOS晶体管的修复方法，所述PMOS晶体管的修复方法包括：控制所述PMOS晶体管截止，在所述PMOS晶体管处于截止状态时施加偏置电压至所述PMOS晶体管的衬底，所述偏置电压的电压值为负。所述PMOS晶体管的修复方法还包括：控制所述PMOS晶体管导通，在所述PMOS晶体管处于导通状态时停止施加所述偏置电压至所述PMOS晶体管的衬底。
具体地，所述控制所述PMOS晶体管截止包括：施加芯片的电源电压至所述PMOS晶体管的源极，施加高电平信号至所述PMOS晶体管的栅极；所述控制所述PMOS晶体管导通包括：施加芯片的电源电压至所述PMOS晶体管的源极，施加低电平信号至所述PMOS晶体管的栅极。所述高电平信号的幅度等于所述电源电压，所述低电平信号的幅度为0V。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种PMOS晶体管的修复电路，其特征在于，适于在所述PMOS晶体管处于截止状态时向所述PMOS晶体管的衬底提供偏置电压，所述偏置电压的电压值为负。
2.如权利要求1所述的PMOS晶体管的修复电路，其特征在于，还适于在所述PMOS晶体管处于导通状态时停止向所述PMOS晶体管的衬底提供所述偏置电压。
3.如权利要求1或2所述的PMOS晶体管的修复电路，其特征在于，包括NMOS晶体管；
所述NMOS晶体管的栅极连接所述PMOS晶体管的栅极，所述NMOS晶体管的漏极适于接收输入电压，所述NMOS晶体管的源极连接所述PMOS晶体管的衬底，所述NMOS晶体管的衬底接地，所述输入电压的电压值为负。
4.如权利要求3所述的PMOS晶体管的修复电路，其特征在于，所述PMOS晶体管的栅极适于接收驱动信号，所述PMOS晶体管的源极适于接收芯片的电源电压。
5.如权利要求4所述的PMOS晶体管的修复电路，其特征在于，所述输入电压的电压值的绝对值大于所述电源电压的电压值。
6.如权利要求5所述的PMOS晶体管的修复电路，其特征在于，还包括电阻，所述NMOS晶体管的源极通过所述电阻连接所述PMOS晶体管的衬底。
7.如权利要求6所述的PMOS晶体管的修复电路，其特征在于，所述电阻为可调电阻。
8.一种PMOS晶体管的修复方法，其特征在于，包括：
控制所述PMOS晶体管截止，在所述PMOS晶体管处于截止状态时施加偏置电压至所述PMOS晶体管的衬底，所述偏置电压的电压值为负。
9.如权利要求8所述的PMOS晶体管的修复方法，其特征在于，还包括：
控制所述PMOS晶体管导通，在所述PMOS晶体管处于导通状态时停止施加所述偏置电压至所述PMOS晶体管的衬底。
10.如权利要求9所述的PMOS晶体管的修复方法，其特征在于，所述控制所述PMOS晶体管截止包括：
施加芯片的电源电压至所述PMOS晶体管的源极，施加高电平信号至所述PMOS晶体管的栅极；
所述控制所述PMOS晶体管导通包括：
施加芯片的电源电压至所述PMOS晶体管的源极，施加低电平信号至所述PMOS晶体管的栅极。
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