CN101275983A - 金属氧化物半导体场效应晶体管阈值电压的测试方法 - Google Patents

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海潮和
韩郑生
周小茵
赵立新
李多力
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Abstract

一种金属氧化物半导体场效应晶体管阈值电压的测试方法，是在SOI－CMOS电路的背衬底连接一地电位或电源电位。其中，测试NMOS的阈值电压时，背衬底连接地电位；测试PMOS的阈值电压时，背衬底连接负电源电位。测试NMOS的阈值电压时，背衬底连接电源电位；测试PMOS的阈值电压时，背衬底连接地电位。本发明将SOI－CMOS电路的背衬底固定在一定的电位，SOI电路中的N、PMOS器件的工作，是处于完全不同的背栅偏置下。因此，单独表征N、PMOS的阈值电压的条件相应要改变，这样才能正确认识和控制阈值电压以便保障SOI电路的正常工作。

Description

金属氧化物半导体场效应晶体管阈值电压的测试方法
技术领域
本发明涉及SOI-CMOS半导体集成电路，具体地涉及电路封装时的衬底连接方法及SOI-CMOS半导体集成电路中N型或P型金属氧化物半导体场效应晶体管(Metallic oxide semiconductor field effect transistor，NMOSEFT、PMOSEFT)阈值电压的测试表征方法。
背景技术
SOI(Silicon-On-Insulator)技术是指在一层绝缘层(Box)上的硅膜上制作器件和电路(见图1)。由于埋氧层(Box)的存在，器件之间实现了完全的介质的隔离，因此SOI-CMOS集成电路从本质上避免了体硅CMOS电路的闩锁效应。另外，SOI器件的短沟道效应较小，能自然形成浅结，泄漏电流较小。小的结面积造成了优良的亚阈值特性，SOI-MOSFET天生的抗单粒子反转(Single Event Upset，SEU)和瞬态辐照(TransientRadiation)的能力优于体硅。因此，无闩锁却具有高速度、低电源电压、低功耗和抗辐照、耐高温特色的SOI-CMOS集成电路在国民经济各个部门具有非常广泛的应用前景。但是，也正是由于Box层的缘故，使得MOSEFT有了背栅的存在。背栅、背界面和背衬底的状况都会对硅膜上的MOSEFT有极大的影响。
一般的体硅CMOS集成电路，正常工作条件下的设置是：PMOS的源接高电位Vdd，NMOS的源和背面衬底接地电位Vss。对于SOI-CMOS电路，如果也是如上的设置，那么PMOS器件和NMOS器件的工作状态有很大的不同。NMOS相当于工作在地电位(Vss)的背栅栅压下，PMOS相当于工作在负电源电位(-Vdd)的背栅栅压下。这就是SOI-CMOS电路和体硅CMOS的本质差别。由于背栅偏置改变了，器件的阈值电压等特性相应也会改变，如果我们没有认识这个问题，还用体硅CMOS电路一样的表征方法，就会给电路分析带来错误的信息。一般来说会造成器件阈值电压不准，或发生器件亚阈值漏电，造成整体电路功耗过大。因此，单独表征N、PMOS的阈值电压的条件相应要改变，这样才能正确认识和控制阈值电压以便保障SOI电路的正常工作。
发明内容
本发明的目的在于提供一种在SOI上金属氧化物半导体场效应晶体管阈值电压的测试方法，以能准确地对NMOSFET和PMOSFET的电参数进行表征。
为实现上述目的，本发明提供的测试方法，一种金属氧化物半导体场效应晶体管阈值电压的测试方法，是在SOI-CMOS电路的背衬底连接一地电位(Vss)或电源电位(Vdd)。
所述的测试方法，其中，测试NMOS的阈值电压时，背衬底连接地电位(Vss)；测试PMOS的阈值电压时，背衬底连接负电源电位(-Vdd)。
所述的测试方法，其中，测试NMOS的阈值电压时，背衬底连接电源电位(Vdd)；测试PMOS的阈值电压时，背衬底连接地电位(Vss)。
本发明提供的测试，改变了单独表征NMOSFET和PMOSFET的阈值电压的条件，能正确表征和控制阈值电压以便保障SOI电路的正常工作。
附图说明
图1示出了公知技术中SOI材料和片上的MOSEFT和CMOS电路；其中：
图1A为SOI材料结构；
图1B为SOI上的CMOS反相器；
图中标记：(1)SOI上的薄硅层、(2)中间SiO2层-Box、(3)硅衬底；
图2为常规MOS器件阈值电压测试方法示意图；
图3为SOI-CMOS电路背面衬底三种连接示意图；其中：
图3A为SOI-CMOS电路背衬底设为电源电位(Vdd)；
图3B为SOI-CMOS电路背衬底设为地电位(Vss)；
图3C为SOI-CMOS电路背衬底悬浮；
图4为SOI CMOS电路背衬底接地电位(Vss)的情况下，单独表征N、PMOSEFT阈值电压时的端口连接图；其中：
图4A为测量NMOS器件阈值电压端口连接图；
图4B为测量PMOS器件阈值电压端口连接图。
具体实施方式
为进一步说明本发明的技术内容，以下结合实施例及附图详细说明如后。
图1说明了可用于本发明的初始SOI硅片。SOI硅片它包含顶层硅膜(1)，绝缘的氧化层(2)和硅衬底(3)。在顶层硅膜(1)上制备SOICMOS电路和用于监控的N、PMOS器件。SOI材料为商用常规的氧离子注入隔离(SIMOX)片，也可以采用其他热键合和智能剥离(Smart-Cut)片。对于SOI CMOS电路，正的电源电压加在PMOS的源端，而地电位(Vss)加在NMOS的源短。
本发明是在SOI-CMOS集成电路背衬底的偏置，给出在一定的偏置情形下，表征PMOS器件和NMOS器件阈值电压的条件。
本发明的内容有以下几点：
一、通常在CMOS集成电路设计和制造过程中，为了监控电路的工作，在PCM诸多项内容里会单独设计各种尺寸的N、PMOS器件结构。在电路制造完成以后，最终测试器件的电学参数。一般器件的阈值电压测试方法是：源极接地电位、漏极接电源电位、栅极输入变化的电压信号、测量漏极输出电流信号。(见图2)
二、在测试SOI-CMOS电路的MOS器件的特性时，除了硅片上面器件端口的条件会影响参数外，背面衬底的状况也会对器件特性产生很大影响。下面给出两种不同工艺的PMOS器件阈值电压在不同背栅情况下的变化。(见表1)
三、一个SOI-CMOS电路背衬底可以设为地电位(Vss)、电源电位(Vdd)和悬浮(什么也不接)三种情形。不管背面是那一种情况，其实PMOS器件和NMOS器件的工作状况是完全不同的。(见图3)
四、背面衬底接地电位(Vss)是最普通的一种。NMOS相当于工作在0V的背栅栅压下，PMOS相当于工作在-Vdd的背栅栅压下。这时NMOS器件阈值电压的表征条件是：源(S)接地电位(Vss)、漏(D)接电源电位(Vdd)、背衬底连接地电位(Vss)，从测试Vg～Id关系确定器件阈值电压；这时PMOS器件阈值电压的表征条件是：源(S)接地电位(Vss)、漏(D)接负电源电位(-Vdd)、背衬底连接负电源电位(-Vdd)，从测试Vg～Id关系确定器件阈值电压。(见图4)
芯片制成后的管芯测试阶段，在进行电路测试时，一般情况要将背衬底接地电位(Vss)，这种连接要在封装也要保证。本发明前面提到，背衬底还可以接电源地位(Vdd)，正常情况下，这种连接对电路功能和功耗等参数影响不大。而衬底悬浮虽然也是一种连接方法，但是不可取。因为背栅悬浮会造成背沟道的不稳定状态，对电路工作不利。
在背衬底接地电位(Vss)时，测量N、PMOS单个器件阈值电压时，就要按照图4所示连接方法进行。即测试NMOS器件阈值电压时，源(S)接地电位(Vss)、漏(D)接电源电位(Vdd)、背衬底连接地电位(Vss)，从测试Vg～Id关系确定器件阈值电压；测试PMOS器件阈值电压时，源(S)接地电位(Vss)、漏(D)接负电源电位(-Vdd)、背衬底连接负电源电位(-Vdd)，从测试Vg～Id关系确定器件阈值电压。
表1 SOI-CMOS电路中PMOS器件的阈值电压(Vdd＝-5.5V)
  阈值电压   1号片   2号片   3号片   4号片   5号片   6号片
  VSUB＝0V   -1.46   -1.03   -1.36   -1.16   -1.46   -1.42
  VSUB＝-5.5V   -1.05   -1.01   -1.06   -0.62   -1.22   -1.12
注：
1号片：材料4吋190nmSi/370nmBox；单N+多晶硅栅工艺
2号片：材料4吋190nmSi/370nmBox；双多晶硅栅工艺
3号片：材料4吋190nmSi/370nmBox；单N+多晶硅栅工艺
4号片：材料6吋190nmSi/370nmBox；单N+多晶硅栅工艺
5号片：材料6吋190nmSi/370nmBox；单N+多晶硅栅工艺
6号片：材料6吋190nmSi/370nmBox；单N+多晶硅栅工艺
表1中6种不同类型的片子的PMOS器件的阈值电压在不同背衬底电压条件下都有大小不同的变化。1、3、4、5、6号片阈值电压在两种背衬底电压下有0.24-0.46V的变化；2号片变化很小是由于PMOS采用P+栅的表面沟工艺制备。
如采用厚膜SOI材料制备CMOS电路，PMOS器件的阈值电压在不同背衬底电压条件下这种变化也会很小。但是无论何种情况，SOI-CMOS的PMOS器件的阈值电压都应该采用本发明的表征方法。

Claims (3)

1. 一种金属氧化物半导体场效应晶体管阈值电压的测试方法，是在SOI-CMOS电路的背衬底连接一地电位或电源电位。
2. 根据权利要求1的测试方法，其中，测试NMOS的阈值电压时，背衬底连接地电位；测试PMOS的阈值电压时，背衬底连接负电源电位。
3. 根据权利要求1的测试方法，其中，测试NMOS的阈值电压时，背衬底连接电源电位；测试PMOS的阈值电压时，背衬底连接地电位。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102244008A (zh) * 2011-07-25 2011-11-16 中国科学院微电子研究所 一种调节soi-nmos器件背栅阈值电压的方法
CN102270582A (zh) * 2011-07-25 2011-12-07 中国科学院微电子研究所 一种提高soi-pmos器件背栅阈值电压的方法
CN102608508A (zh) * 2011-12-20 2012-07-25 西交利物浦大学 脉冲实时场效应管阈值电压参数自动测量装置及其方法
CN102636678A (zh) * 2012-04-10 2012-08-15 北京大学 阈值电压退化测量电路
CN102692543A (zh) * 2012-06-01 2012-09-26 西安邮电大学 一种基于栅控漏极产生电流提取mosfet平带电压和阈值电压的方法
CN102998513A (zh) * 2012-11-01 2013-03-27 长沙景嘉微电子股份有限公司 一种mos管阈值电压测试电路
CN103675398A (zh) * 2012-09-13 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种nmos阈值电压测量方法
WO2014114180A1 (zh) * 2013-01-23 2014-07-31 无锡华润上华科技有限公司 一种开启电压的测试方法及系统
CN104280675A (zh) * 2013-07-12 2015-01-14 上海宏测半导体科技有限公司 多site并行测试方法
CN105334899A (zh) * 2014-07-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的修复电路及方法
CN115291070A (zh) * 2022-07-29 2022-11-04 杭州中安电子有限公司 基于动态的hdrb及hdgb测试方法和装置

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270582A (zh) * 2011-07-25 2011-12-07 中国科学院微电子研究所 一种提高soi-pmos器件背栅阈值电压的方法
CN102244008A (zh) * 2011-07-25 2011-11-16 中国科学院微电子研究所 一种调节soi-nmos器件背栅阈值电压的方法
CN102608508A (zh) * 2011-12-20 2012-07-25 西交利物浦大学 脉冲实时场效应管阈值电压参数自动测量装置及其方法
CN102608508B (zh) * 2011-12-20 2014-11-12 西交利物浦大学 脉冲实时场效应管阈值电压参数自动测量装置及其方法
CN102636678B (zh) * 2012-04-10 2015-01-21 北京大学 阈值电压退化测量电路
CN102636678A (zh) * 2012-04-10 2012-08-15 北京大学 阈值电压退化测量电路
CN102692543A (zh) * 2012-06-01 2012-09-26 西安邮电大学 一种基于栅控漏极产生电流提取mosfet平带电压和阈值电压的方法
CN103675398A (zh) * 2012-09-13 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种nmos阈值电压测量方法
CN103675398B (zh) * 2012-09-13 2016-03-09 中芯国际集成电路制造(上海)有限公司 一种nmos阈值电压测量方法
CN102998513A (zh) * 2012-11-01 2013-03-27 长沙景嘉微电子股份有限公司 一种mos管阈值电压测试电路
CN102998513B (zh) * 2012-11-01 2014-07-02 长沙景嘉微电子股份有限公司 一种mos管阈值电压测试电路
WO2014114180A1 (zh) * 2013-01-23 2014-07-31 无锡华润上华科技有限公司 一种开启电压的测试方法及系统
US9696371B2 (en) 2013-01-23 2017-07-04 Csmc Technologies Fab2 Co., Ltd. Test method and system for cut-in voltage
CN104280675A (zh) * 2013-07-12 2015-01-14 上海宏测半导体科技有限公司 多site并行测试方法
CN104280675B (zh) * 2013-07-12 2017-02-08 上海宏测半导体科技有限公司 多site并行测试方法
CN105334899A (zh) * 2014-07-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的修复电路及方法
CN115291070A (zh) * 2022-07-29 2022-11-04 杭州中安电子有限公司 基于动态的hdrb及hdgb测试方法和装置
CN115291070B (zh) * 2022-07-29 2024-03-19 杭州中安电子有限公司 基于动态的hdrb及hdgb测试方法和装置

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