CN110419015A - 用于使用浮动带隙参考和温度补偿进行负输出电压有源箝位的方法和设备 - Google Patents

用于使用浮动带隙参考和温度补偿进行负输出电压有源箝位的方法和设备 Download PDF

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Abstract

本文公开用于使用浮动带隙参考及温度补偿进行负输出电压有源箝位的方法、设备、系统及制品。一种实例负载开关(1200)包含产生带隙参考电压(1231)的浮动带隙参考电路(1230)。电阻分压器(1250)用以产生电阻分压器电压。温度补偿器(1240)用以将温度补偿电流(1241)施加到所述电阻分压器以产生温度补偿电阻分压器电压。功率晶体管(1265)在所述温度补偿电阻分压器电压低于所述带隙参考电压(1231)时经启用。所述实例负载开关(1200)可在负输出电压箝位下工作，且得到功率晶体管(1265)的更佳精确性漏极到源极箝位电压以用于电感式负载状态。

Description

用于使用浮动带隙参考和温度补偿进行负输出电压有源箝位 的方法和设备
技术领域
本公开大体上涉及电源控制电路，且更具体地说涉及用于使用浮动带隙参考和温度补偿进行负输出电压有源箝位的方法和设备。
背景技术
负载开关为用于将来自电源(例如，电池)的电力供应至负载的开关。在一些实例中，负载开关是使用晶体管来实施，以使得可将控制信号提供给晶体管，从而使电源与负载连接或关闭。在一些实例中，当控制负载开关停止向电感负载提供电力时，电感负载中的能量可能使其电源变成极负电压层级，使得晶体管(即，负载开关)进入击穿模式。当晶体管在击穿模式下操作时，晶体管可能被损坏并停止预期运作。
附图说明
图1为说明将电流供应至电感负载的高侧晶体管的电路图。
图2为说明在图1的高侧晶体管从打开(on)状态切换为关闭(off)状态时电压及电流的变化的电压及电流时序图。
图3为说明将电流供应至电感负载并具有电压箝位二极管的高侧晶体管的电路图。
图4为说明在图3的高侧晶体管从打开状态切换为关闭状态时电压及电流的变化的电压及电流时序图。
图5为与低侧负载开关配合使用的实例集成栅极-漏极二极管堆叠有源箝位电路的电路图。
图6为与低侧负载开关配合使用的实例Vbe倍增器有源箝位电路的电路图。
图7为与低侧负载开关配合使用的实例Brokaw带隙有源箝位电路的电路图。
图8为图1、3、5、6及/或7的晶体管的横截面视图。
图9为具有电感负载的高侧负载开关驱动器的电路图。
图10为表示在关闭高侧负载开关时图9的高侧负载开关的操作的时序图。
图11为表示在发生电池损耗状态时图9的高侧负载开关的操作的时序图。
图12为用于使用浮动带隙参考及温度补偿执行负输出电压有源箝位的实例负载开关的框图。
图13为表示用于使用浮动带隙参考及温度补偿执行负输出电压有源箝位的图12的实例负载开关的电路图。
图14为表示图12及/或13的负载开关的浮动带隙参考电路及温度补偿器的电路图。
图15为表示由图13及/或14的实例电路实施的实施过程的流程图。
图式不按比例。在可能的情况下，相同的附图标记将用于整个图式以及随附的书面描述中以指代相同或相似的零件。
具体实施方式
负载开关为用于将来自电源(例如，电池)的电力供应至负载的开关。负载开关可以高侧方式或低侧方式实施。高侧负载开关置于电源与负载之间，而低侧开关置于负载与接地之间。当负载开关将(高侧)电源供应至电感负载及/或自电感负载储集(低侧)电源时，控制件指示负载开关停止将(高侧)电源供应至所述负载或自所述负载储集(低侧)电源，电感负载中保存的能量可使负载开关变为负电压(高侧)或正电压(低侧)。在一些实例中，此类负电压导致负载开关损坏。电路设计者试图增补负载开关内的电路，从而可避免损坏。
图1为说明将电流120供应至电感负载125的高侧晶体管110的电路图。在图1的所示实例中，使用双扩散金属氧化物半导体(DMOS)晶休管来实施晶体管110。然而，可另外地或替代地使用任何其它类型的晶体管。在图1的所示实例中，晶体管110的第一端子连接到源极130。在图1的所示实例中，晶体管110的第二端子连接到电感负载125。在图1的所示实例中，晶体管110的第三端子经由电阻器135连接到晶体管的第二端子。在本文中所揭示的实例中，第一端子为漏极，第二端子为源极，且第三端子为栅极。然而，可另外地或替代地使用采用任何其它过去、现在及/或将来端子配置及/或命名规则的任何其它晶体管。
图2为说明在图1的高侧晶体管110从打开状态切换为关闭状态时电压及电流的变化的电压及电流时序图200。电压图210表示随时间推移图1的晶体管110的第二端子处的电压(VOUT)215。电流图220表示随时间推移供应至图1的负载125的电流(IL)225。竖直线230表示晶体管110从打开状态(向竖直线230的左侧)变为关闭状态(向竖直线230的右侧)的时间点。当从打开状态切换为关闭状态时，电压215变为负值。在图2的所示实例中，负电压值达到击穿电压240。如本文中所使用，击穿电压为晶体管停止在正常模式下操作的水平。一旦达到击穿电压，则晶体管可能随后无法按预期操作。
图3为说明将电流供应至电感负载125并具有电压箝位二极管350的高侧晶体管110的电路图。电压箝位二极管350在晶体管110的第一端子与晶体管110的第三端子之间(例如，在晶体管110的漏极与栅极之间)置放箝位。在本文中所揭示的实例中，电压箝位二极管350的箝位电压低于晶体管110的击穿电压。因此，电压箝位二极管350在第二端子(例如，晶体管110的源极)处的电压达到击穿电压时使晶体管110打开。
图4为说明在图3的高侧晶体管110从打开状态切换为关闭状态时电压及电流的变化的电压及电流时序图。电压图410表示随时间推移图3的晶体管110的第二端子处的电压(VOUT)415。电流图420表示随时间推移供应至图3的负载125的电流(IL)425。竖直线430表示晶体管110从打开状态(向竖直线430的左侧)变为关闭状态(向竖直线430的右侧)的时间点。当从打开状态切换为关闭状态时，电压415朝下(例如，为负)。在图4的所示实例中，电压值达到电压箝位二极管350的箝位电压435，且未达到击穿电压240。电压415保持在箝位电压435处，直至供应至负载125的电流(IL)425达到由第二竖直线450表示的过零点426。电压415随后回到零。
图3及/或4中所描述的用于箝位负电压值的实例方法可能遇到问题。举例来说，基于制造工艺及/或温度，电压箝位二极管350的箝位电压435及晶体管110的击穿电压240的值通常呈现大幅变化。电路设计者通常通过选择具有彼此兼容的操作范围的组件来解决所述问题。举例来说，电路设计者可能选择65V晶体管(例如，击穿电压为-69V)及40V晶体管作为箝位二极管(例如，箝位电压在-44V到-68V的范围内)。然而，此类组件通常较大且/或昂贵。此外，在一些情况下，当晶体管110的栅极及源极遇到负电压，许多组件不能经受负操作电压。
图5及6说明使用低侧开关MOSFET漏极至栅极或漏极至源极电压箝位用于驱动电感负载的常规电压有源箝位拓扑。图5的实例拓扑500采用堆叠齐纳(Zener)二极管510。图6的实例拓扑600采用Vbe倍增器610(例如，有源倍增器)。不利的是，由于其中使用的组件的制造工艺，这些拓扑可呈现较大箝位电压值变化。
图7为与低侧MOSFET配合使用的实例Brokaw带隙有源箝位电路700的电路图。在一些实例中，为实现电压箝位电路的更高精确性，使用Brokaw带隙参考(BGR)有源箝位电路。实例Brokaw带隙有源箝位电路700采用带有电阻分压器的BGR电压，其能够控制具有更高精确性的截止电压值。
图8为图5、6及/或7的晶体管齐纳二极管或双极NPN的横截面视图800。在图8的所示实例中，由于P衬底制造工艺，寄生PN二极管810形成于P-SUB衬底815与双极NPN集电极NWELL(SNWELL及DNWELL)820之间。当用作高侧负载开关时且当源极端子为负值时，栅极端子也应设定为负电压值(例如，跟随源极端子电压值)，以保护晶体管110免受损坏。在此实施方案中，箝位集电极电压值为约-0.7V。由于此类箝位值，上文关于图5、6及/或7描述的与低侧负载开关配合使用的齐纳二极管方法及/或Brokaw BGR方法不适用于高侧负载开关情形。
图9为具有电感负载912的高侧负载开关910的电路图900。在图9的所示实例中，高侧负载开关910包含用于促进电感负载912的驱动的负输出电压箝位电路915。在图9的所示实例中，逻辑925控制打开/关闭功率MOSFET 920。负电压箝位915用于限制晶体管920的漏极与晶体管920的源极的最大电压差，以保护晶体管920。利用VDS箝位，可在不损坏装置的情况下使适当的电感能量耗散。
图10为表示在高侧负载开关910从打开状态变成关闭状态时图9的高侧负载开关910的操作的时序图。当晶体管920从打开状态变成关闭状态时(由竖直线1005表示)，输出电压尽可能低地降至接地电位以下以实现快速电流衰减。
图11为表示在发生电池损耗状态时图9的高侧负载开关910的操作的时序图。当晶体管920处于打开状态发生电池损耗时(由竖直线1105表示)，输出电压由于电感负载912而变为尽可能低。
为了实现负输出电压箝位，先前技术的方法(例如图9的方法)是基于较高击穿电压Zener(基于N衬底竖直DMOS工艺)或具有较低层级击穿PMOS。由于用于产生此类组件的制造工艺，此类方法导致较大电压变化。较大的击穿电压变化导致较大功率MOSFET退磁能力变化。
本文中所揭示的实例方法采用浮动带隙电压值及电阻分压器电路来控制比先前的方案具有更高精确性的电压箝位值。由于更精确的电压箝位值，可使用具有更低层级击穿的晶体管，从而使得此类晶体管的尺寸减小。使用更小晶体管减少了所需的空间量，从而使得产生更紧凑的负载开关。使用本文中所揭示的方法，可更好地控制晶体管的退磁能力。此外，本文中所揭示的方法还可扩展为与低侧负载开关漏极至栅极/源极电压箝位一起使用。
图12为用于使用浮动带隙参考及温度补偿执行负输出电压有源箝位的根据本揭示的教示构建的实例负载开关1200的框图。在图12的所示实例中，实例负载开关1200为经由VS_PIN端子1202自源极接收电压且经由VOUT_PIN端子1204将电压输出至负载的高侧负载开关。在图12的所示实例中，实例负载开关1200经由GND_PIN端子连接到接地。实例负载开关1200包含使能器1210、减压器1220、带隙参考电路1230、温度补偿器1240、分压器1250及放大器1260。在本文中所揭示的实例中，放大器1260包含功率晶体管1265，功率晶体管1265充当VS_PIN端子1202与VOUT_PIN端子1204之间的开关。
图13为表示用于使用浮动带隙参考及温度补偿执行负输出电压有源箝位的图12的实例负载开关1200的实例实施方案的电路图1300。
图12的所示实例的实例使能器1210启用或禁用负载开关1200。在本文中所揭示的实例中，图12的实例使能器1210由第一二极管1312、第一晶体管1314、第一电阻器1315、第二电阻器1317及第二晶体管1318来实施。然而，实例使能器1210可以任何其它方式实施。在本文中所揭示的实例中，实例第一二极管1312为齐纳二极管。使用p沟道MOS(PMOS)晶体管来实施实例第一晶体管1314。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。使用n沟道MOS(NMOS)晶体管来实施实例第二晶体管1318。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。
在图13的所示实例中，二极管1312的阴极、第一实例晶体管1314的第一端子及第一电阻器1315的第一端子连接到端子VS_PIN 1202。二极管1312的阳极、第一实例晶体管1314的第二端子及第一电阻器1315的第二端子连接到第二电阻器1317的第一端子。第一晶体管1314的第三端子将输出端VS_INT 1212提供至实例减压器1220、实例带隙参考电路1230、实例分压器1250及实例放大器1260。
第二电阻器1317的第二端子连接到第二晶体管1318的第一端子。第二晶体管1318的第二端子接收开/关信号以启用或禁用负载开关1200。第二晶体管1318的第三端子连接到端子GND_PIN 1206。
在图13的所示实例中，第一实例晶体管1314的第一端子为源极端子，第一实例晶体管1314的第二端子为栅极端子，且第一实例晶体管1314的第三端子为漏极端子。第一实例晶体管1314的第四端子为本体端子，且连接到源极端子。在图13的所示实例中，第二实例晶体管1318的第一端子为漏极端子，第二实例晶体管1318的第二端子为栅极端子，且第二实例晶体管1318的第三端子为源极端子。第二实例晶体管1318的第四端子为本体端子，且连接到第二实例晶体管1318的第三端子(例如，源极)。然而，可另外地或替代地使用任何其它过去、现在及/或将来类型的晶体管及/或端子命名规则。
在图13的所示实例中，第二二极管1319的阴极连接到第一晶体管1314的第三端子，且第二二极管1319的阳极连接到第二晶体管1318的第三端子。第二二极管1319被称作1212VS_INT隔离N阱至P衬底的寄生二极管。
图12的所示实例的实例减压器1220将电压VS-4V 1222提供至带隙参考电路1230及放大器1260。在图13的所示实例中，使用第三二极管1321、第三电阻器1322、第四电阻器1323及第三晶体管1325来实施实例减压器1220。在本文中所揭示的实例中，第三二极管1321为齐纳二极管。然而，可另外地或替代地使用任何其它类型的二极管及/或电路。在图13的所示实例中，第三二极管1321的阴极连接到VS_INT 1212。第三实例二极管1321的阳极连接到第三实例电阻器1322的第一端子及第三实例晶体管1325的第一端子。第三实例晶体管1325的第二端子连接到第四实例电阻器1323的第一端子。第三实例电阻器1322的第二端子连接到第四实例电阻器1323的第二端子及端子VOUT_PIN 1204。第三实例晶体管1325的第三端子连接到VS_INT 1212。第三实例晶体管1325的第四端子将电压VS-4V 1222输出至实例带隙参考电路1230及实例放大器1260。
在图13的所示实例中，使用p沟道MOS(PMOS)晶体管来实施第三实例晶体管。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。在图13的所示实例中，第三实例晶体管1325的第一端子为栅极，第三实例晶体管1325的第二端子为漏极，第三实例晶体管1325的第三端子为本体，且第三实例晶体管1325的第四端子为源极。然而，可另外地或替代地使用任何其它过去、现在及/或将来晶体管类型及/或配置及/或端子命名规则。
如上所述，第三实例晶体管的第四端子输出电压VS-4V 1222。VS_INT 1212与VS-4V 1222之间的电压差等于第三二极管1321的击穿电压与跨第三实例晶体管1325的第一端子(例如，栅极)及第三实例晶体管1325的第二端子(例如，源极)的电压之间的差。
图12的所示实例的实例带隙参考电路1230接收VS_INT 1212及VS-4V 1222。实例带隙参考电路1230将VS-1.235V 1231输出至放大器1260。实例带隙参考电路1230将启用信号1232输出至温度补偿器1240。图12的实例带隙参考电路1230产生针对VS_INT的浮动电压参考。BGR输出电压值保持在VS_INT减去1.235V(VS_INT-1.235v)。由于电感负载保持输出电流，因此实例带隙参考电路1230在具有电感负载的电池损耗状态(例如，无电源电压输入)期间操作，其用以下拉VOUT_PIN 1204及VS_PIN 1202。在本文中所揭示的实例中，VS_PIN 1202箝位于第一阈值电压(例如，0V-0.7V，表示一个二极管电压降对P-Sub:0V)。在本文中所揭示的实例中，当跨VS_PIN 1202及VOUT_PIN 1204电压值的电压高于第二阈值电压(例如，4V)时，带隙参考电路1230变为经启用的。下文关于图14进一步详细地公开带隙参考电路1230的实例实施方案。
图12的所示实例的实例温度补偿器1240将温度补偿电流(IPTAT)1241注入分压器1250。在本文中所揭示的实例中，温度补偿电流与绝对温度(PTAT)成正比。然而，可另外地或替代地使用任何其它类型的温度补偿电流，例如与绝对温度互补的温度补偿电流(CTAT)。在本文中所揭示的实例中，实例温度补偿器接收VS_INT 1212及VS-4V 1222。实例温度补偿器1240自带隙参考电路1230接收启用信号1232。在本文中所揭示的实例中，输出至分压器的温度补偿电流(IPTAT)1241随温度增加或减少。以此方式，跨VS_INT 1212及VOUT_PIN 1204的电压同样随温度增加或减少，从而实现功率晶体管1265的随温度变化的操作特征的补偿。在一些实例中，功率晶体管1265由具有较大温度系数的电路来实施，这导致晶体管1265的击穿电压随温度而变化(例如，30mV/C，导致在27C至-40C的温度范围内击穿电压大致2V的范围)。使用由温度补偿器提供的温度补偿减少了将达到晶体管1265的击穿电压的风险。下文关于图14进一步详细地公开温度补偿器1240的实例实施方案。
图12的所示实例的实例分压器1250分压跨VS_INT 1212及VOUT_PIN 1204的电压，并将分压电压提供至放大器1260。在图13的所示实例中，使用第五电阻器1351及第六电阻器1352来实施实例分压器。第五电阻器1351的第一端子连接到VS_INT 1212。第五电阻器1351的第二端子连接到第六电阻器1352的第一端子。第六电阻器1352的第二端子连接到VOUT_PIN 1204。在图13的所示实例中，第五电阻器1351的第二端子及第六电阻器1352的第一端子自温度补偿器1240接收温度补偿电流(IPTAT)1241。第五电阻器1351的第二端子及第六电阻器1352的第一端子将输出提供至放大器1260。在图13的所示实例中，第五实例电阻器1351表示为R5，且第六实例电阻器1352表示为R6。在本文中所揭示的实例中，将跨第五实例电阻器1251的输出电压提供至实例放大器1260。
图12的所示实例的实例放大器1260由三级放大器来实施。然而，可另外地或替代地使用任何其它类型的放大器及/或放大电路。在图13的所示实例中，实例放大器1260的第一级由运算放大器1361来实施。运算放大器1361的第一端子自实例带隙参考电路1230接收VS-1.235V。运算放大器1361的第二端子连接到分压器1250的第五电阻器1351的第二端子。实例运算放大器的第三端子接收电压VS-4V 1222。运算放大器的第四端子接收电压VS_INT1212。运算放大器的第五端子连接到第四晶体管1363的第一端子及第七电阻器1362的第一端子。第七电阻器1362的第二端子连接到VS_INT 1212。
实例放大器1260的第二级由第四晶体管1363来实施。使用p沟道MOS(PMOS)晶体管来实施实例第四晶体管1363。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。如上所述，第四实例晶体管1363的第一端子连接到运算放大器1361的第五端子及第七电阻器1362的第一端子。第四实例晶体管1363的第二端子连接到第八电阻器1364的第一端子。实例第八电阻器1362的第二端子连接到VS_INT 1212。第四实例晶体管1363的第三端子连接到VS_INT 1212。第四实例晶体管1363的第四端子连接到功率晶体管1265的第一端子及第九电阻器1366的第一端子。在图13的所示实例中，第四实例晶体管1363的第一端子为栅极，第四实例晶体管1363的第二端子为漏极，第四实例晶体管1363的第三端子为本体，且第四实例晶体管1363的第四端子为源极。然而，可另外地或替代地使用任何其它过去、现在及/或将来类型的晶体管及/或端子命名规则。
实例放大器1260的第三级由功率晶体管1265来实施。如上所述，功率晶体管1265由横向双扩散NMOSFET(LDNMOS)来实施。然而，可另外地或替代地使用任何其它类型的晶体管。如上所述，功率晶体管1265的第一端子连接到第九实例电阻器1366的第一端子及第四实例晶体管1363的第四端子。第九实例电阻器1366的第二端子连接到VOUT_PIN 1204。功率晶体管1265的第二端子连接到VS_PIN 1202。功率晶体管1265的第三端子连接到VOUT_PIN1204。功率晶体管1265的第四端子连接到VOUT_PIN 1204。在图13的实例中，功率晶体管1265的第一端子为栅极，功率晶体管1265的第二端子为漏极，功率晶体管1265的第三端子为本体，且功率晶体管1265的第四端子为源极。然而，可另外地或替代地使用采用任何其它过去、现在及/或将来端子配置及/或命名规则的任何其它晶体管。
在图12的所示实例中，放大器1260、分压器1250及带隙参考电路1230一起充当封闭回路。在本文中所揭示的实例中，跨(分压器的)第五电阻器1351的封闭回路力电压等于VS-1.235V。换句话说，[VS-(VS-1.235V)]＝(VS_INT-VOUT_PIN)*R5/(R5+R6)，VS_VIN-VOUT＝1.235*(R5+R6)/R5。
图14为表示图12及/或13的负载开关1200的浮动带隙参考电路1230及温度补偿器1240的电路图。图14的实例带隙参考电路1230包含第一电阻器1405、第一晶体管1410、第二晶体管1415、第二电阻器1420、第三晶体管1430、第四晶体管1435、第三电阻器1440、第四电阻器1445、第五晶体管1450、第六晶体管1455及运算放大器1460。图14的所示实例的实例温度补偿器1240包含第七晶体管1470、第八晶体管1475及第九晶体管1480。
第一电阻器1405的第一端子连接到VS_INT 1212。第一电阻器1405的第二端子连接到第一晶体管1410的第一端子及第二晶体管1415的第一端子。
在图14的所示实例中，使用n沟道MOS(NMOS)晶体管来实施第一晶体管1410。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。第一晶体管1410的第一端子连接到第一电阻器1405的第二端子及第二晶体管1415的第一端子。第二晶体管1410的第二端子连接到第二电阻器1420的第一端子。第一晶体管1410的第三端子连接到VS-4V 1222。第二晶体管1410的第四端子连接到第三晶体管1415的第二端子、第五晶体管1450的第一端子、第六晶体管1455的第一端子、运算放大器1460的第五端子及第九晶体管1480的第一端子。在本文中所揭示的实例中，第一实例晶体管1410的第一端子为栅极，第一实例晶体管1410的第二端子为漏极，第一实例晶体管1410的第三端子为本体，且第一实例晶体管1410的第四第一端子为源极。然而，可另外地或替代地使用采用任何其它过去、现在及/或将来端子配置及/或命名规则的任何其它晶体管。
在图14的所示实例中，使用n沟道MOS(NMOS)晶体管来实施第二晶体管1415。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。第二晶体管1415的第一端子连接到第一电阻器1405的第二端子及第一晶体管1410的第一端子。第二晶体管1415的第二端子连接到第一晶体管1410的第四端子、第五晶体管1450的第一端子、第六晶体管1455的第一端子、运算放大器1460的第五端子及第九晶体管1480的第一端子。第二晶体管1415的第三端子及第二晶体管1415的第四端子连接到VS-4V 1222。在本文中所揭示的实例中，第二实例晶体管1415的第一端子为漏极，第二实例晶体管1415的第二端子为栅极，第二实例晶体管1415的第三端子为本体，且第二实例晶体管1415的第四第一端子为源极。然而，可另外地或替代地使用采用任何其它过去、现在及/或将来端子配置及/或命名规则的任何其它晶体管。
第二实例电阻器1420的第一端子连接到第一实例晶体管1410的第二端子。第二电阻器1420的第二端子连接到VS_INT 1212。
在一些实例中，第一实例电阻器1405、第一晶体管1410、第二实例晶体管1415及第二实例电阻器1420被称作起动电路。在操作中，第一实例电阻器1405、第一晶体管1410、第二实例晶体管1415及第二实例电阻器1420确定VS_INT 1212与VS-4V之间的差是否大于阈值电压(例如，约4V)，且输出对应的启用信号1232以实现带隙参考电路1230的另外操作及实例温度补偿器1240的操作。
图14的所示实例的第三实例晶体管1430由双极结晶体管(BJT)实施。图14的所示实例的第四实例晶体管1435由BJT实施。在图14的所示实例中，第三实例晶体管1430及第四实例晶体管1435为双极NPN晶体管。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。第三实例晶体管1430的第一端子连接到VS_INT 1212。第四实例晶体管1435的第一端子连接到VS_INT 1212。第三实例晶体管1430的第二端子连接到VS_INT 1212及第四实例晶体管1435的第二端子。第三实例晶体管1430的第三端子连接到第三电阻器1440的第一端子。第四实例晶体管的第三端子连接到第四电阻器1445的第一端子及运算放大器1460的第一端子。
在图14的所示实例中，第三实例晶体管1430的第一端子为集电极，第三实例晶体管1430的第二端子为基极，且第三实例晶体管1430的第三端子为发射极。第四实例晶体管1435的第一端子为集电极，第四实例晶体管1435的第二端子为基极，且第四实例晶体管1435的第三端子为发射极。然而，可另外地或替代地使用采用任何其它过去、现在及/或将来端子配置及/或命名规则的任何其它晶体管。
第四实例电阻器1440的第一端子连接到第三实例晶体管1430的第三端子。第四实例电阻器的第二端子连接到运算放大器1460的第二端子及第五晶体管1450的第二端子。
第五实例电阻器1445的第一端子连接到运算放大器1460的第一端子及第四实例晶体管1435的第三端子。第五实例电阻器1445的第二端子连接到第六实例晶体管1455的第二端子及VS-1.235V 1231。
在图14的所示实例中，使用n沟道MOS(NMOS)晶体管来实施第五实例晶体管1450。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。第五实例晶体管1450的第一端子连接到第一实例晶体管1410的第四端子、第二实例晶体管1415的第二端子、第六实例晶体管1455的第一端子、运算放大器1460的第五端子及第九实例晶体管1480的第一端子。第五实例晶体管1450的第二端子连接到第三实例电阻器1440的第二端子及运算放大器1460的第二端子。第五实例晶体管1450的第三端子及第四端子连接到VS-4V 1222。在本文中所揭示的实例中，第五实例晶体管1450的第一端子为栅极，第五实例晶体管1450的第二端子为漏极，第五实例晶体管1450的第三端子为本体，且第五实例晶体管1450的第四第一端子为源极。然而，可另外地或替代地使用采用任何其它过去、现在及/或将来端子配置及/或命名规则的任何其它晶体管。
在图14的所示实例中，使用n沟道MOS(NMOS)晶体管来实施第六实例晶体管1455。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。第六实例晶体管1455的第一端子连接到第一实例晶体管1410的第四端子、第二实例晶体管1415的第二端子、第五实例晶体管1450的第一端子、运算放大器1460的第五端子及第九实例晶体管1480的第一端子。第六实例晶体管1455的第二端子连接到第四实例电阻器1445的第二端子及输出端VS-1.235V 1231。第六实例晶体管1455的第三端子及第四端子连接到VS-4V 1222。在本文中所揭示的实例中，第五实例晶体管1455的第一端子为栅极，第五实例晶体管1455的第二端子为漏极，第五实例晶体管1455的第三端子为本体，且第五实例晶体管1455的第四第一端子为源极。然而，可另外地或替代地使用采用任何其它过去、现在及/或将来端子配置及/或命名规则的任何其它晶体管。
图14的所示实例的运算放大器1460接收第一端子及第二端子处的输入，接收第三端子及第四端子处的电源电压，且输出第五端子处的输出电压。在图14的所示实例中，运算放大器1460的第一端子连接到第三电阻器1440的第二端子及第五晶体管1450的第二端子。运算放大器1460的第二端子连接到第四实例晶体管1435的第三端子及第四实例电阻器1445的第一端子。在图14的所示实例中，运算放大器1460的第一端子为反相输入端，且运算放大器1460的第二端子为非反相输入端。然而，可另外地或替代地使用任何其它运算放大器配置。实例运算放大器1460的第三端子连接到VS_INT 1212。实例运算放大器1460的第四端子连接到VS-4V 1222。实例运算放大器1460的第五端子连接到第一实例晶体管1410的第四端子、第二实例晶体管1415的第二端子、第五实例晶体管1450的第一端子、第六实例晶体管1455的第一端子及第九实例晶体管的第一端子。
在一些实例中，第三实例晶体管1430、第四实例晶体管1435、第三实例电阻器1440、第四实例电阻器1445、第五实例晶体管1450、第六实例晶体管1455及运算放大器1460被称作带隙参考核心电路。在本文中所揭示的实例中，图14的带隙参考电路1230可在负电压下操作，这是因为第三实例晶体管1430及第四实例晶体管1435与VS_INT 1212连接。以此方式，避免Brokaw带隙参考不可在负电压下操作的传统问题。举例来说，实施第三实例晶体管1430及第四实例晶体管1435的双极NPN晶体管不受负电压影响。
如上所述，图14的所示实例的实例温度补偿器1240包含第七晶体管1470、第八晶体管1475及第九晶体管1480。使用p沟道MOS(PMOS)晶体管来实施第七实例晶体管1470及第八实例晶体管1475。使用n沟道MOS(NMOS)晶体管来实施第九实例晶体管1480。然而，可另外地或替代地使用任何其它晶体管类型及/或配置。
在图14的所示实例中，第六实例晶体管1470的第一端子连接到VS_INT 1212。第六实例晶体管1470的第二端子连接到VS_INT 1212。同样，第七实例晶体管1475的第一端子连接到VS_INT 1212，且第七实例晶体管1475的第二端子连接到VS_INT 1212。第六实例晶体管1470的第三端子连接到第六实例晶体管1470的第四端子、第七实例晶体管1475的第三端子及第九实例晶体管1480的第二端子。第八晶体管1475的第四端子输出温度补偿电流(IPTAT)1241。然而，第七实例晶体管1470及第八实例晶体管1475可以任何其它方式连接及/或配置。在图14的所示实例中，第七实例晶体管1470的第一端子为源极，第七实例晶体管1470的第二端子为本体，第七实例晶体管1470的第三端子为栅极，且第七实例晶体管1470的第四端子为漏极。第八实例晶体管1475的第一端子为源极，第八实例晶体管1475的第二端子为本体，第八实例晶体管1475的第三端子为栅极，且第八实例晶体管1475的第四端子为漏极。然而，可另外地或替代地使用采用任何其它过去、现在及/或将来端子配置及/或命名规则的任何其它晶体管。
如上所述，第九实例晶体管1480的第一端子连接到第一晶体管1410的第四端子、第二晶体管1415的第二端子、第五实例晶体管1450的第一端子、第六实例晶体管1455的第一端子及运算放大器1460的第五端子。第九实例晶体管1480的第二端子连接到第七实例晶体管1470的第四端子、第七实例晶体管1470的第三端子及第八实例晶体管1475的第三端子。第九实例晶体管的第三端子及第四端子连接到VS-4V 1222。在图14的所示实例中，第九实例晶体管1480的第一端子为栅极，第九实例晶体管1480的第二端子为漏极，第九实例晶体管1480的第三端子为本体，且第九实例晶体管1480的第四端子为源极。然而，可另外地或替代地使用采用任何其它过去、现在及/或将来端子配置及/或命名规则的任何其它晶体管。
在本文中所揭示的实例中，实例带隙参考电路1230产生追踪VS_INT 1212的浮动电压参考(例如，VS_INT-1.235V 1231)。在本文中所揭示的实例中，实例温度补偿器1240将温度补偿电流(IPTAT)1241提供至分压器1250，以调节电阻分压器电压(其以另外方式基于VS_INT 1212及VOUT_PIN 1204)。在操作中，将带隙参考VS_INT-1.235V 1231与温度补偿电阻分压器电压进行比较，以确定是否打开功率晶体管1265。
图15为表示由图13及/或14的实例电路实施以使用浮动带隙参考及温度补偿提供负输出电压有源箝位的实例过程1500的流程图。图15的实例过程1500开始于实例带隙参考电路1230产生带隙参考电压(例如，VS-1.235V 1231)(框1510)。在本文中所揭示的实例中，带隙参考电压表示源电压以下大致1.235V的电压(例如，VS_INT 1212)。
实例电阻分压器1250产生电阻分压器电压(框1520)。在本文中所揭示的实例中，电阻分压器电压表示源电压(例如，VS_INT 1212)与输出电压(例如，VOUT_PIN 1204)之间的差的部分。实例温度补偿器1240将温度补偿施加至电阻分压器电压(框1530)。在本文中所揭示的实例中，温度补偿与绝对温度成正比，且通过将温度补偿电流注入电阻分压器1250来施加温度补偿以调节电阻分压器比率对温度。然而，可另外地或替代地使用施加温度补偿的任何其它方法。
随着温度补偿经施加，当跨功率晶体管1265的漏极及源极的电压高于阈值(例如，约42.5V)时，温度补偿电阻分压器电压将低于带隙参考电压。放大器1260(例如，图13的运算放大器1361)的第一级将温度补偿电阻分压器电压与带隙参考电压进行比较，以确定温度补偿电阻分压器电压是否高于带隙参考电压(框1540)。如果温度补偿电阻分压器电压不高于带隙参考电压(例如，框1540返回结果“否”)，那么放大器1260启用功率晶体管1265(框1560)，且第四实例晶体管1363(图13)经启用，其将电流充入功率晶体管1265的栅极，从而打开功率晶体管1265以避免达到功率晶体管1265的击穿电压。随后重复图15的实例过程1500。
返回到框1540，如果温度补偿电阻分压器电压高于带隙参考电压(例如，框1540返回结果“是”)，那么放大器1260不启用功率晶体管1265(框1570)。随后重复图15的实例过程1500。
尽管在图15的所示实例中实例过程1500被说明为串行过程，但实际上并行地执行图12的负载开关1200的操作。
根据前文，应了解，以上所揭示的方法、设备及制品使用浮动带隙参考及温度补偿实现负输出电压有源箝位。本文中所揭示的实例方法在负电压供应输入及电池损耗状态下操作。此外，施加温度补偿来补偿功率晶体管漏极到源极击穿电压的温度系数。因此，制造工艺不限于使用高击穿电压Zener装置或竖直DMOS工艺的要求。此外，作为使用本文中所揭示的方法实现的较高精确性漏极到源极电压箝位的结果，可使用较低层级晶体管。举例来说，尽管先前技术的方法需要使用60V功率晶体管来允许箝位电路的较宽操作范围，但本文中所揭示的方法有助于使用较低电压功率晶体管(例如，40V、50V等)，从而减小使用本文中所揭示的方法实现的负载开关的整体尺寸。
尽管本文已经揭示了某些实例方法、设备和制品，但本专利的覆盖的范围并不限于此。相反，本专利覆盖落在本专利的权利要求书的范围内的所有方法、设备和制品。

Claims (14)

1.一种负载开关，其包括：
带隙参考电路，其产生浮动带隙参考电压；
电阻分压器，其产生电阻分压器电压；
温度补偿器，其将温度补偿电流施加到所述电阻分压器以产生温度补偿电阻分压器电压；和
功率晶体管，其在所述温度补偿电阻分压器电压低于所述带隙参考电压时经启用。
2.根据权利要求1所述的负载开关，其中所述电阻分压器电压是基于跨所述功率晶体管的漏极端子和源极端子的电压而产生。
3.根据权利要求1所述的负载开关，其中所述带隙参考电路用以基于所述功率晶体管的漏极端子和电源电压而产生所述带隙参考电压。
4.根据权利要求1所述的负载开关，其中所述带隙参考电路向所述温度补偿器提供启用信号。
5.根据权利要求1所述的负载开关，其进一步包含运算放大器，所述运算放大器将所述温度补偿电阻分压器电压与所述带隙参考电压进行比较。
6.根据权利要求5所述的负载开关，其进一步包含第二晶体管，所述第二晶体管的栅极连接到所述运算放大器的输出端，所述第二晶体管响应于所述运算放大器确定所述温度补偿电阻分压器电压低于所述带隙参考电压而启用所述功率晶体管。
7.根据权利要求1所述的负载开关，其进一步包含使能器，所述使能器在经启用时将所述功率晶体管的源极端子连接到所述带隙参考电路及所述电阻分压器。
8.根据权利要求1所述的负载开关，其中所述功率晶体管的漏极连接到电感负载。
9.根据权利要求1所述的负载开关，其中所述功率晶体管为横向双扩散n沟道金属氧化物半导体场效应晶体管。
10.一种用于施加负输出电压有源箝位的方法，所述方法包括：
产生带隙参考电压；
产生电阻分压器电压；
将温度补偿调节施加到所述电阻分压器电压以形成温度调节电阻分压器电压；
将所述温度补偿电阻分压器电压与所述带隙参考电压进行比较；和
响应于确定所述温度补偿电阻分压器电压低于所述带隙参考电压而启用功率晶体管。
11.根据权利要求10所述的方法，其中所述将所述温度补偿电阻分压器电压与所述带隙参考电压进行比较由运算放大器执行。
12.根据权利要求11所述的方法，其中所述温度补偿与绝对温度成正比。
13.根据权利要求10所述的方法，其中所述带隙参考电压是基于所述功率晶体管的源极端子处的电压而产生。
14.根据权利要求10所述的方法，其中所述电阻分压器电压是基于跨所述功率晶体管的漏极和源极的电压而产生。
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