CN105280634B - 具有金属层于漂移区之上的半导体元件 - Google Patents
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Abstract
本发明公开了一种具有金属层于漂移区之上的半导体元件，该半导体元件包括衬底、绝缘层、栅极层以及金属层。绝缘层配置于衬底之上且覆盖漂移区，绝缘层包括第一边缘与第二边缘，第二边缘相对于第一边缘。栅极层覆盖绝缘层的第一边缘。金属层包括金属部分，金属部分连接于栅极层且重叠于绝缘层的第一边缘。金属部分包括第一边缘，金属部分的第一边缘位于比金属部分的相对的第二边缘更接近于绝缘层的中央部分之处。沿通道长度方向由金属部分的第一边缘至绝缘层的第一边缘的距离是a。由绝缘层的第一边缘至绝缘层的第二边缘的距离是L。a/L比值是等于或高于0.46。
Description
技术领域
本发明是有关于一种半导体元件，且更特别是有关于一种具有金属层于漂移区之上的半导体元件。
背景技术
超高压半导体元件(Ultra-high voltage semiconductor device)是广泛地使用于显示元件、可携式元件、与许多其他应用中。超高压半导体元件的设计目标是在室温与高温环境中皆包括高的崩溃电压(breakdown voltage)、低的特定导通电阻(specific on-resistance)、与高的可靠度。然而，由于超高压半导体元件的尺寸缩减，欲达成这些设计目标变得极具挑战性。
发明内容
根据本发明的一实施例，一种半导体元件，包括一衬底、一漂移区(driftregion)、一绝缘层、一栅极层(gate layer)以及一金属层。漂移区配置于衬底中。绝缘层配置于衬底之上且覆盖漂移区，绝缘层包括一第一边缘与一第二边缘，第二边缘相对于第一边缘。栅极层配置于衬底之上且覆盖绝缘层的第一边缘。金属层配置于衬底与绝缘层之上，金属层包括一金属部分，金属部分连接于栅极层且重叠于绝缘层的第一边缘。金属部分包括一第一边缘，金属部分的第一边缘位于比金属部分的相对的一第二边缘更接近于绝缘层的一中央部分之处。沿一通道长度方向由金属部分的第一边缘至绝缘层的第一边缘的一距离是a。由绝缘层的第一边缘至绝缘层的第二边缘的一距离是L。a/L比值是等于或高于0.46。
根据本发明的另一实施例，一种半导体元件包括一衬底、一漂移区、一绝缘层、一栅极层以及一金属层。漂移区配置于衬底中。绝缘层配置于衬底之上且覆盖漂移区，绝缘层包括一第一边缘与一第二边缘，第二边缘相对于第一边缘。栅极层配置于衬底之上且覆盖绝缘层的第一边缘。金属层配置于衬底与绝缘层之上，金属层包括一金属部分，金属部分是可连接以接收一开机电压且重叠于绝缘层。金属部分包括一第一边缘，该第一边缘位于比该金属部分的相对的一第二边缘更接近于绝缘层的一中央部分之处。沿一通道长度方向由金属部分的第一边缘至绝缘层的第二边缘的一距离是a。由绝缘层的第一边缘至绝缘层的第二边缘的一距离是L。b/L比值是等于或低于0.3。
根据本发明的又一实施例，一种集成电路包括一衬底、一漂移区、一绝缘层、一栅极层以及一金属层。衬底包括一高侧操作区、一低侧操作区与一超高压金属氧化物半导体区，超高压金属氧化物半导体区是配置于高侧操作区与低侧操作区之间。漂移区配置于衬底的超高压金属氧化物半导体区中。绝缘层配置于衬底之上且覆盖漂移区，绝缘层包括一第一边缘与一第二边缘，第二边缘相对于第一边缘。栅极层配置于衬底之上且覆盖绝缘层的第一边缘。金属层配置于衬底与绝缘层之上，金属层包括一金属部分，金属部分是连接于栅极层且重叠于绝缘层的第一边缘。金属部分包括一第一边缘，第一边缘位于比金属部分的相对的一第二边缘更接近于绝缘层的一中央部分之处。沿一通道长度方向由金属部分的第一边缘至绝缘层的第一边缘的一距离是a。由绝缘层的第一边缘至绝缘层的第二边缘的一距离是L。a/L比值是等于或高于0.46。
附图说明
图1绘示根据本发明的一实施例的具有超高压金属氧化物半导体元件(Ultra-High Voltage Metal-Oxide-Semiconductor device，UHV MOS device)的集成电路的上视图。
图2A绘示根据本发明的一实施例的超高压金属氧化物半导体元件的上视图。
图2B绘示仅绘示金属层及没有绝缘层形成的氧化定义区域(Oxide Definedarea，OD area)的图2A的超高压金属氧化物半导体元件的另一个上视图。
图2C绘示沿着图2A的A-A'剖面线的超高压金属氧化物半导体元件的剖面图。
图3绘示不同的样品1至样品6的崩溃电压(breakdown voltage，BVD)试验结果的示意图。
【符号说明】
100：集成电路
100a、100b：阱
110：高压侧操作区
120：低压侧操作区
130、140：超高压金属氧化物半导体元件
150：金属层
160：超高压金属氧化物半导体区
170：自屏蔽区
180：高压内连区
200：衬底
211、212、213：N型埋入层
221、222：高压N型阱
231、232、233：P型阱
240：漂移区
240a：第一部分
240b：第二部分
242：P型顶层
244：N型阶层
250：绝缘层
251、252、253、254：场氧化部分
252a、252b、343a、343b、344a、344b：边缘
260：栅极氧化层
270：栅极层
280：间隔物
291、292、293：N+区
300：P+区
310：层间介电层
320：第一金属层
321、322、323、324、325、326：第一金属层部分
330：金属间介电层
340：第二金属层
341、342、343、344、345：第二金属层部分
C：中央部分
a、b、L：距离
A-A'：剖面线
Vbulk：本体电压
VB：开机电压
VD：漏极电压
VG：栅极电压
VS：源极电压
OD：氧化定义区域
B：基极端
D：漏极端
G：栅极端
S：源极端
具体实施方式
下文中将参照所附图式对本发明的实施例进行详细地解说。所有图式当中将尽可能地使用相同的元件符号来表示相同的或类似的部件。
图1绘示根据本发明的一实施例的具有超高压金属氧化物半导体元件(Ultra-High Voltage Metal-Oxide-Semiconductor device，UHV MOS device)的集成电路(IC)100的上视图。如图1所示，集成电路100是形成于具有2个阱100a与100b的衬底上。衬底包括一高压侧操作区(High voltage Side Operating Region，HSOR)110以及一低压侧操作区(Low voltage Side Operating Region，LSOR)120。高压侧操作区110是位于通过2个阱100a与100b所围绕的区域之内。低压侧操作区120是位于通过2个阱100a与100b所围绕的区域的左侧以及下侧。集成电路100包括位于高压侧操作区110与低压侧操作区120之间的2个超高压金属氧化物半导体元件130与140。超高压金属氧化物半导体元件130与140为相似的结构，但可具有不同的操作电压，例如是栅极电压(gate voltage)、源极电压(sourcevoltage)、漏极电压(drain voltage)、与体电压(bulk voltage)。超高压金属氧化物半导体元件130与140皆具有高于500伏特(V)的相对高的崩溃电压。虽然图1仅绘示2个超高压金属氧化物半导体元件130与140，仍可形成另外的半导体元件(例如是低电压金属氧化物半导体元件(Low-Voltage Metal-Oxide-Semiconductor device，LVMOS device)、双极结晶体管(Bipolar Junction Transistors，BJTs)、电容、电阻等等)于高压侧操作区110中。形成于高压侧操作区110中的半导体元件是连接于高于500伏特的接地电压(groundvoltage)。相似地，另外的半导体元件(例如是低电压金属氧化物半导体元件、双极结晶体管、电容、电阻等等)可形成于低压侧操作区120中。形成于低压侧操作区120中的半导体元件是连接于约0伏特的接地电压。本文所述的接地电压是指一参考电压。集成电路100亦包括围绕高压侧操作区110的一金属层150。在操作集成电路100的期间，是施加一开机电压(boot voltage，VB)于金属层150。
图2A是根据一实施例的超高压金属氧化物半导体元件130的放大上视图。图2B是图2A的超高压金属氧化物半导体元件130的另一个放大上视图，仅绘示金属层及没有绝缘层形成的氧化定义(Oxide Defined，OD)区域。图2C是沿着图2A的A-A'联机的超高压金属氧化物半导体元件130的剖面图。由于超高压金属氧化物半导体元件140的结构是相似于超高压金属氧化物半导体元件130的结构，故不提供超高压金属氧化物半导体元件140的另外描述。
超高压金属氧化物半导体元件130是提供于一P型衬底(P-type substrate)200上。请参阅图2A至图2C，高压侧操作区110是配置于衬底200的右侧部分上，低压侧操作区120是配置于衬底200的左侧部分上。超高压金属氧化物半导体区160及自屏蔽区(self-shielding region)170是配置于高压侧操作区110与低压侧操作区120之间。一高压内连区(high voltage interconnection region)180是配置于自屏蔽区170之上，且与超高压金属氧化物半导体区160的右侧边缘以及高压侧操作区110的左侧边缘重叠。高压侧操作区110是通过自屏蔽区170及高压内连区180来与超高压金属氧化物半导体区160分开。
衬底200包括第一N型埋入层(N-type Buried Layer，NBL)211、第二N型埋入层212、与第三N型埋入层213。第一N型埋入层211配置于超高压金属氧化物半导体区160中。第二N型埋入层212配置于超高压金属氧化物半导体区160中。第三N型埋入层213配置于高压侧操作区110中。第一N型埋入层至第三N型埋入层211至213中的各个是通过一N型掺杂质(例如砷(arsenic)或锑(antimony))在约1013至1016原子/平方厘米(atoms/cm2)的浓度下进行掺杂。一第一高压N型阱(High-Voltage N-Well，HVNW)221是配置于衬底200的超高压金属氧化物半导体区160中。一第二高压N型阱222是配置于衬底200的高压侧操作区110。第一高压N型阱221与第二高压N型阱222是隔开并电性隔离。第一高压N型阱221与第二高压N型阱222是通过N型掺杂质(例如是磷(phosphorus)或砷)在约1011至1013原子/平方厘米(atoms/cm2)的浓度下进行掺杂。第一N型埋入层211是连接于第一高压N型阱221的底部的左侧。第二N型埋入层212是连接于第一高压N型阱221的底部的右侧。第三N型埋入层213是连接于第二高压N型阱222的底部。
一第一P型阱(P-well，PW)231是配置于第一高压N型阱221中，且第一P型阱231是延伸以在第一高压N型阱221的底部连接于第一N型埋入层211。第二P型阱232与第三P型阱233是配置于衬底200的自屏蔽区170中，位于第一高压N型阱221与第二高压N型阱222之间。第一P型阱至第三P型阱231至233是通过P型掺杂质(例如硼(boron))在约1011至1014原子/平方厘米的浓度下进行掺杂。第二P型阱232是邻近于第一高压N型阱221的右侧，且第三P型阱233是邻近于第二高压N型阱222的左侧。第二P型阱232与第三P型阱233是彼此分开，以电性隔离高压侧操作区110与低压侧操作区120。虽然绘示于图2A至图2C的超高压金属氧化物半导体元件130仅包括第二P型阱232与第三P型阱233，以电性隔离第一高压N型阱221与第二高压N型阱222，超高压金属氧化物半导体元件130可包括大于2个P型阱，这些P型阱配置于第一高压N型阱221与第二高压N型阱222之间，以电性隔离第一高压N型阱221与第二高压N型阱222。此外，第二高压P型阱232与第三高压P型阱233促使一降低表面电场(reducedsurface field，RESURF)效应，使得一漂移区(drift region)(将详细描述于下文中)可以完全地空乏。
一漂移区240是配置于第一高压N型阱221中，且与第一P型阱231分开。漂移区240包括多个第一部分240a与第二部分240b，第一部分240a与第二部分240b是交替地沿超高压金属氧化物半导体元件130的通道的宽度方向(即图2A至图2C中所示的Y方向)配置。第一部分240a中的各个包括一P型顶层(P-top layer)242以及形成于P型顶层242上的N型阶层(N-grade layer)244。第二部分240b中的各个并不包括任何的P型顶层或N型阶层。P型顶层242是通过P型掺杂质(例如硼(boron))在约1011至1014原子/平方厘米的浓度下进行掺杂。N型阶层244是通过N型掺杂质(例如磷(phosphorus)或砷(arsenic))在约1011至1014原子/平方厘米的浓度下进行掺杂。虽然图2C仅绘示其中一个第一部分240a的剖面图，第二部分240b的剖面图是相似于第一部分240a的剖面图，除了在第二部分240b的剖面图中，第一高压N型阱221形成漂移区240的整体。漂移区240的功用是将操作电压(operating voltage)降低，由在高压侧操作区110中高于500伏特的相对高压降低至在低压侧操作区120中0伏特的电压。因此，形成于高压侧操作区110中的元件的操作电压是高于500伏特，且形成于低压侧操作区120中的元件的操作电压是约0伏特。
一绝缘层250是配置于衬底200之上。绝缘层250可形成场氧化物(field oxide，FOX)。下文中，绝缘层250是意指为场氧化层(FOX layer)250。场氧化层250包括一第一场氧化部分251、一第二场氧化部分252、一第三场氧化部分253、与一第四场氧化部分254。第一场氧化部分251覆盖第一高压N型阱221的左侧边缘部分以及第一P型阱231的左侧边缘部分。第二场氧化部分252覆盖漂移区240。第三场氧化部分253覆盖第一高压N型阱221的右侧边缘部分、第二P型阱232、第三P型阱233、第二P型阱232与第三P型阱233之间的空间、以及第二高压N型阱222的左侧边缘部分。第四场氧化部分254覆盖第二高压N型阱222的右侧边缘部分。
一栅极氧化层(gate oxide layer)260是配置于衬底200之上，栅极氧化层260覆盖第一P型阱231的右侧部分、及第一P型阱231与第二场氧化部分252之间的空间。一栅极层270是配置于衬底200之上，栅极层270覆盖栅极氧化层260及第二场氧化部分252的左侧部分。间隔物(spacer)280是配置于栅极层270的侧壁上。一第一N+区291(在下文中意指为源极区291)是配置于第一P型阱231的右侧部分中，邻近于栅极氧化层260的左侧部分。一第二N+区292(下文中是意指漏极区292)是配置于第一高压N型阱区221，位于第二场氧化部分252与第三场氧化部分253之间。第三N+区293是配置于第二高压N型阱222中，位于第三场氧化部分253与第四场氧化部分254之间。第一N+区至第三N+区291至293是通过N型掺杂质(例如磷或砷)在约1015至1016原子/平方厘米的浓度下进行掺杂。一P+区300(下文中意指本体区(bulk region)300)是配置于第一P型阱231的左侧部分中，邻近于第一场氧化部分251的右侧边缘部分。P+区300是通过P型掺杂质(例如硼)在约1015至1016原子/平方厘米的浓度下进行掺杂。因此，栅极层270覆盖源极区291与第二场氧化部分252之间的区域，且延伸以覆盖第二场氧化部分252的左侧部分。
一层间介电层(interlayer dielectric layer，ILD layer)310是配置于衬底200之上，且具有通孔洞(through hole)分别地对应于本体区300、源极区291、栅极层270、漏极区292、与第三N+区293。第一金属层(first metal layer，M1layer)320是配置于层间介电层310之上，且第一金属层320包括彼此电性隔离的第一个第一金属层部分至第六个第一金属层部分321至326。第一个第一金属层部分321重叠于本体区300，且第一个第一金属层部分321经由层间介电层310中对应的通孔洞连接于本体区300。第二个第一金属层部分322重叠于源极区291，且第二个第一金属层部分322经由层间介电层310中对应的通孔洞连接于源极区291。第三个第一金属层部分323重叠于栅极层270与第二场氧化部分252，且第三个第一金属层部分323经由层间介电层310中对应的通孔洞连接于栅极层270。第四个第一金属层部分324重叠于第二场氧化部分252，且第四个第一金属层部分324可连接以接收一开机电压(boot voltage，Vboot)。第五个第一金属层部分325重叠于漏极区292，且第五个第一金属层部分325经由层间介电层310中对应的通孔洞连接于漏极区292。第六个第一金属层部分326重叠于第三N+区293，且第六个第一金属层部分326经由层间介电层310中对应的通孔洞连接于第三N+区293。虽然于图2A至图2C中未显示第四个第一金属层部分324可连接于形成于衬底200上的一电阻或一齐纳二极管(zener diode)，以将开机电压(Vboot)降压至较低的电压，因而提供一电压差以施加于形成于高压侧操作区110中的元件(未显示)，且具有等同于该电压差的一操作电压。例如，若开机电压是500伏特，第四个第一金属层部分324可连接于电阻或齐纳二极管，以将500伏特的开机电压降压至约485伏特，因此提供一15伏特的电压差给形成于高压侧操作区110中的元件，且具有约15伏特的一操作电压。
一金属间介电层(inter-metal dielectric layer，IMD layer)330是配置于第一金属层320之上，且金属间介电层330具有分别地对应于第一个第一金属层部分至第六个第一金属层部分321至326的通孔洞(所谓的通孔(via))。一第二金属层(second metallayer，M2layer)340是配置于金属间介电层330之上，且包括第一个第二金属层部分至第五个第二金属层部分341至345。第一个第二金属层部分341重叠于本体区300，且第一个第二金属层部分341经由第一个第一金属层部分321以及在层间介电层310与金属间介电层330中的对应的通孔洞连接于本体区300。第二个第二金属层部分342重叠于源极区291，且第二个第二金属层部分342经由第二个第一金属层部分322以及在层间介电层310与金属间介电层330中的对应的通孔洞连接于源极区291。第三个第二金属层部分343重叠于栅极层270与第二场氧化部分252，且第三个第二金属层部分343经由第三个第一金属层部分323以及在层间介电层310与金属间介电层330中的对应的通孔洞连接于栅极层270。第四个第二金属层部分344重叠于第二场氧化部分252，且第四个第二金属层部分344经由通孔洞(未显示于图2C中)与开机电压(VB)连接于第四个第一金属层部分324。第五个第二金属层部分345重叠于漏极区292与第三N+型区293，且第五个第二金属层部分345分别地经由第五个第一金属层部分325与第六个第一金属层部分326、及在层间介电层310与金属间介电层330中的对应的通孔洞连接于漏极区292与第三N+型区293。第五个第二金属层部分345是形成于高压内连区(high voltage interconnection region)180，且功用为提供超高压金属氧化物半导体元件130与形成于高压侧操作区110中的元件之间的一内链接。
在操作当中，约0伏特的本体电压(bulk voltage，Vbulk)是施加于第一个第二金属层部分341，约0伏特的源极电压(source voltage，VS)是施加于第二个第二金属层部分342，一栅极电压(gate voltage，VG)是施加于第三个第二金属层部分343，一开机电压(VB)是施加于第四个第二金属层部分344，且一漏极电压(drain voltage，VD)是施加于第五个第二金属层部分345。开机电压(VB)是高于500伏特，且高于或等于漏极电压(VD)。开机电压(VB)亦高于源极电压(VS)、栅极电压(VG)与本体电压(Vbulk)。
如图2B与图2C中所示，第二场氧化部分252包括接近于源极区291的左侧边缘252a以及接近于漏极区292的右侧边缘252b。第三个第二金属层部分343包括一边缘343a，边缘343a位于相较于第三个第二金属层部分343的相对边缘343b更接近第二场氧化部分252的中央部分C。第四个第二金属层部分344包括一边缘344a，边缘344a位于相较于一相对的边缘344b更接近于第二场氧化部分252的中央部分C。沿着超高压金属氧化物半导体元件130的通道长度方向(即载子(carrier)流动的方向(图2A至图2C中所绘示的X方向))，由第三个第二金属层部分343的边缘343a至第二场氧化部分252的左侧边缘252a的距离是意指为距离「a」。沿着通道长度方向，由第四个第二金属层部分344的边缘344a至第二场氧化部分252的右侧边缘252b的距离是意指为距离「b」。沿着通道长度方向，由第二场氧化部分252的左侧边缘252a至第二场氧化部分252的右侧边缘252b的距离是意指为距离「L」。距离L的范围可由30微米(μm)至150微米。
根据本发明的一实施例，当a/L比值是等于或高于0.46，且b/L比值是等于或低于0.3，超高压金属氧化物半导体元件130具有相对高的崩溃电压，且在高温环境中是可靠的(reliable)。
实验例1：崩溃试验(Breakdown test)
崩溃试验是对于样品1至样品6进行测试，样品1至6被制造为具有如图2A至图2C所绘示的结构。样品1至样品6的尺寸除了距离a、b、L之外，其余皆相同。表一概述样品1至样品6中的距离a、b、与L，以及比值a/L与b/L。
表一
在崩溃试验的期间，第一个第二金属层部分341、第二个第二金属层部分342、与第三个第二金属层部分343是接地，且由0伏特持续地增加的电压是施加于第四个第二金属层部分344与第五个第二金属层部分345，直到元件崩溃为止(即一突然地增加的漏极-源极电流)，以确认元件的崩溃电压。
图3显示通过崩溃试验确认样品1至样品6的崩溃电压的示意图。根据图3，距离为a2的样品2、4与6分别地相较于距离为a1的样品1、3与5具有更高的崩溃电压。亦即，崩溃电压随着增加的距离「a」而增加。这是因为当距离「a」增加，第三个第二金属层部分343的右侧边缘343a是更接近地朝向第二场氧化部分252的中央部分C延伸，因而使源极区291与漏极区292之间的电位分布(potential distribution)变得更均匀。因此，崩溃电压是增加。
此外，根据图3，距离为b3的样品5与6相较于距离为b2的样品3与4具有更高的崩溃电压，且距离为b2的样品3与4相较于距离为b1的样品1与2具有更高的崩溃电压。亦即，崩溃电压随着距离「b」的减少而增加。这是因为当距离「b」减少，第四个第二金属层部分344的左侧边缘344a是更接近地朝向第二场氧化部分252的右侧边缘252b延伸，因而使源极区291与漏极区292之间的电位分布变得更均匀。因此，崩溃电压是增加。
又，根据图3，距离为a2与a3的样品6具有600伏特的崩溃电压，此崩溃电压是高于样品1至5的崩溃电压。此外，基于通过图3的虚线所示的内差法(extrapolation)，当距离「a」是大于a2且距离「b」是大于b3时，可达到高于600伏特的崩溃电压。亦即，当元件是以高于0.46的a/L比值且小于0.3的b/L比值形成时，元件可具有高于600伏特的崩溃电压。
实验例2：高温逆向偏压试验(High temperature reverse bias test)
一高温逆向偏压试验(HTRB test)是对于样品11至30进行测试，样品11至30被制造为具有如图2A至图2C所绘示的结构。高温逆向偏压试验评估当样品关闭(turned-off)时，样品在高逆向偏压之下的长期可靠度(reliability)与稳定度(stability)。除了样品11至20的距离「a」为a1＝26微米，且距离「b」为b3＝20微米，以及样品21至30的距离「a」为a2＝30微米，且距离「b」为b3＝20微米之外，样品11至30的尺寸皆相同。在高温逆向偏压试验的期间，第一个第二金属层部分341(亦即基极端(bulk terminal))、第二个第二金属层部分342(亦即源极端(source terminal))、与第三个第二金属层部分343(亦即栅极端(gateterminal))是接地，且一400伏特的电压是在150℃的环境中施加于第四个第二金属层部分344与第五个第二金属层部分345(亦即漏极端(drain terminal))达168小时。阈值电压(threshold voltage，VT)是当传导通道刚开始连接晶体管的源极区与漏极区时，栅极-源极电压之值，来允许显着的电流流通。当一小的电压(例如0.1伏特)是在试验前后施加于漏极区时，是测量栅极端与源极端之间的各个样品的阈值电压。当某一操作电压(例如15伏特)施加于栅极端以确保样品晶体管是在导通(on-state)的情况下，并用以测量试验前后的电阻时，是测量漏极端与源极端之间的各个样品的导通电阻(on-state resistance，Ron)。当样品关闭(turned-off)时，是在试验之后测量漏极端与源极端之间的各个样品的崩溃电压。
表2概述样品11至30的试验结果。
表2
在表2中，阈值电压变化(AVT)是试验之后所测量的阈值电压对于试验之前所测量的阈值电压的变化。导通电阻变化(△Ron)是试验之后所测量的导通电阻对于试验之前所测量的导通电阻的变化。用于通过高温逆向偏压试验的标准是在试验之后所测量的崩溃电压应高于500伏特，且导通电阻变化(△Ron)应小于30％。
根据表2，距离「a」较大的样品21至30相较于距离「a」较小的样品11至20具有更低的导通电阻变化(△Ron)。亦即，当距离「a」增加，导通电阻变化是降低。此外，当距离「a」增加时，元件在高温逆向偏压试验中是可靠的(reliable)。
虽然本发明上述的实施例中的超高压金属氧化物半导体元件130是提供于一P型半导体衬底上，本领域中具有通常知识者将了解到本发明所揭露的概念是可运用于提供于N型半导体衬底、半导体上覆绝缘体衬底(semiconductor on insulator substrate，SOIsubstrate)、或其他任何合适的衬底上的超高压金属氧化物半导体元件。
虽然上述实施例中的超高压金属氧化物半导体元件130包括2个金属层(亦即第一金属层320与第二金属层340)，本领域中具有通常知识者将了解到本发明所揭露的概念是亦可运用于包括任何数量的金属层的超高压金属氧化物半导体元件，例如是单一金属层、或3个或更多个金属层。亦即，只要最上金属层是以比值a/L等于或高于0.46且比值b/L等于或低于0.3，超高压金属氧化物半导体元件可具有一相对高的崩溃电压，且在高温的逆向偏压的环境中是可靠的。
虽然上述实施例中的超高压金属氧化物半导体元件130的绝缘层250是由场氧化物所组成，绝缘层250可由其他合适的介电绝缘结构(例如是浅沟道隔离结构(shallowtrench isolation structure，STI structure))所组成。
虽然图2A至图2C所绘示的超高压金属氧化物半导体元件130具有横向漏极金属氧化物半导体元件(Lateral Drain Metal-Oxide-Semiconductor device，LDMOS device)，本领域中具有通常知识者将了解到本发明所揭露的概念是等于应用于其他半导体元件，例如是绝缘栅极双极晶体管元件(Insulated-Gate Bipolar Transistor device，IGBTdevice)与二极管。
虽然上述实施例中的超高压金属氧化物半导体元件130包括第一N型埋入层至第三N型埋入层211至213，本领域中具有通常知识者将了解到第一N型埋入层至第三N型埋入层211至213可通过以一浅P型阱取代第一P型阱231来移除。
本发明所属技术领域中具有通常知识者可清楚了解本发明的其他实施例，考虑到依据本发明所揭露的说明书来实现本发明。然说明书以及范例仅应视为范例，本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (20)
1.一种半导体元件，包括：
一衬底；
一漂移区(drift region)，配置于该衬底中；
一绝缘层，配置于该衬底之上且覆盖该漂移区，该绝缘层包括一第一边缘与一第二边缘，该第二边缘相对于该第一边缘；
一栅极层(gate layer)，配置于该衬底之上且覆盖该绝缘层的该第一边缘；以及
一金属层，配置于该衬底与该绝缘层之上，该金属层包括一金属部分，该金属部分连接于该栅极层且重叠于该绝缘层的该第一边缘，
其中该金属部分包括一第一边缘，该金属部分的该第一边缘位于比该金属部分的相对的一第二边缘更接近于该绝缘层的一中央部分之处，
沿一通道长度方向由该金属部分的该第一边缘至该绝缘层的该第一边缘的一距离是a，
由该绝缘层的该第一边缘至该绝缘层的该第二边缘的一距离是L，且a/L比值是等于或高于0.46。
2.根据权利要求1所述的元件，其中该金属部分是一第一金属部分，该金属部分连接于该栅极层且重叠于该绝缘层的该第一边缘，
该金属层更包括一第二金属部分，该第二金属部分可连接以接收一开机电压(bootvoltage)且重叠于该绝缘层，
该第二金属部分包括一第一边缘，该第二金属部分的该第一边缘是位于比该第二金属部分的相对的一第二边缘更接近于该绝缘层的该中央部分之处，
沿该通道长度方向由该第二金属部分的该第一边缘至该绝缘层的该第二边缘的一距离是b，且
b/L比值是等于或低于0.3。
3.根据权利要求2所述的元件，其中该金属层更包括一第三金属部分，该第三金属部分是电性连接于配置于该衬底中的一漏极区，且
该第三金属部分是可连接以接收不同于该开机电压的一漏极电压(drain voltage)。
4.根据权利要求1所述的元件，其中该距离L的范围是由30微米至150微米。
5.根据权利要求1所述的元件，其中该金属层是一第一金属层，且该元件更包括至少一另外的金属层，该另外的金属层是配置于该衬底与该第一金属层之间。
6.根据权利要求1所述的元件，其中该绝缘层是由一场氧化层所形成。
7.根据权利要求1所述的元件，其中该绝缘层是形成于一浅沟道隔离结构(shallowtrench isolation structure)中。
8.根据权利要求1所述的元件，其中该元件是一横向漏极金属氧化物半导体元件(Lateral Drain Metal-Oxide-Semiconductor device,LDMOS device)。
9.根据权利要求1所述的元件，其中该元件是一绝缘栅极双极晶体管元件(Insulated-Gate Bipolar Transistor device,IGBT device)。
10.根据权利要求1所述的元件，其中该元件是一二极管。
11.根据权利要求1所述的元件，其中该衬底是一P型半导体。
12.根据权利要求1所述的元件，其中该衬底是一N型半导体。
13.根据权利要求1所述的元件，其中该漂移区包括交替配置的多个第一部分与第二部分，
这些第一部分中的各个包括一顶区(top region)与一阶区(grade region)，该顶区具有一第一导电型，该阶区具有一第二导电型，且
这些第二部分中的各个不包括该顶区与该阶区。
14.一种半导体元件，包括：
一衬底；
一漂移区，配置于该衬底中；
一绝缘层，配置于该衬底之上且覆盖该漂移区，该绝缘层包括一第一边缘与一第二边缘，该第二边缘相对于该第一边缘；
一栅极层，配置于该衬底之上且覆盖该绝缘层的该第一边缘；以及
一金属层，配置于该衬底与该绝缘层之上，该金属层包括一金属部分，该金属部分是可连接以接收一开机电压且重叠于该绝缘层，
其中该金属部分包括一第一边缘，该第一边缘位于比该金属部分的相对的一第二边缘更接近于该绝缘层的一中央部分之处，
沿一通道长度方向由该金属部分的该第一边缘至该绝缘层的该第二边缘的一距离是a，
由该绝缘层的该第一边缘至该绝缘层的该第二边缘的一距离是L，且
b/L比值是等于或低于0.3。
15.根据权利要求14所述的元件，其中该金属部分是一第一金属部分，该金属部分是可连接以接收该开机电压且重叠于该绝缘层，
该金属层更包括一第二金属部分，该第二金属部分是电性连接于配置于该衬底中的一漏极区，
该第二金属部分是连接并接收不同于该开机电压的一漏极电压，该漏极电压不同于崩溃电压。
16.根据权利要求14所述的元件，其中该距离L的范围是由30微米至150微米。
17.根据权利要求14所述的元件，其中该金属层是一第一金属层，且
该元件更包括至少一另外的金属层，该另外的金属层是配置于该衬底与该第一金属层之间。
18.一种集成电路，包括：
一衬底，包括一高侧操作区、一低侧操作区与一超高压金属氧化物半导体区，该超高压金属氧化物半导体区是配置于该高侧操作区与该低侧操作区之间；
一漂移区，配置于该衬底的该超高压金属氧化物半导体区中；
一绝缘层，配置于该衬底之上且覆盖该漂移区，该绝缘层包括一第一边缘与一第二边缘，该第二边缘相对于该第一边缘；
一栅极层，配置于该衬底之上且覆盖该绝缘层的该第一边缘；以及
一金属层，配置于该衬底与该绝缘层之上，该金属层包括一金属部分，该金属部分是连接于该栅极层且重叠于该绝缘层的该第一边缘，
其中该金属部分包括一第一边缘，该第一边缘位于比该金属部分的相对的一第二边缘更接近于该绝缘层的一中央部分之处，
沿一通道长度方向由该金属部分的该第一边缘至该绝缘层的该第一边缘的一距离是a，
由该绝缘层的该第一边缘至该绝缘层的该第二边缘的一距离是L，且
a/L比值是等于或高于0.46。
19.根据权利要求18所述的集成电路，其中该金属部分是一第一金属部分，该金属部分是连接于该栅极层且重叠于该绝缘层的该第一边缘，
该金属层更包括一第二金属部分，该第二金属部分是可连接以接收一开机电压且重叠于该绝缘层，
该第二金属部分包括一第一边缘，该第二金属部分的该第一边缘是位于比该第二金属部分的相对的一第二边缘更接近于该绝缘层的该中央部分之处，
沿该通道长度方向由该第二金属部分的该第一边缘至该绝缘层的该第二边缘的一距离是b，且
b/L比值是等于或低于0.3。
20.根据权利要求19所述的集成电路，其中该金属层更包括一第三金属部分，该第三金属部分是电性连接于配置于该衬底中的一漏极区，且
该第三金属部分是可连接以接收不同于崩溃电压的一漏极电压。
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